CN105137401A - 一种快速细步进捷变频雷达信号产生装置 - Google Patents

Abstract

本发明属于通信、雷达等发射机信号产生系统领域，具体涉及的是采用载频信号与脉冲信号的调制，基于FPGA平台采用DDS+DAS+PLL混合合成技术的快速细步进捷变频雷达信号产生装置。快速细步进捷变频雷达信号产生装置，包括电源、晶振、FPGA平台、控制单元4、数模转换器以及EPROM。本发明采用的并行的方式进行频率合成，并采用DDS+DAS+PLL的混合方式，通过控制单元的模式选择，进行相对应的载频信号的选择和脉冲信号形式，并且在于DDS也给出了对应的优化方案，在此基础上提高了器件的工作速度，结合混合模式，形成的捷变频信号有高分辨率、转换速度快、步进细等优势。

Description

一种快速细步进捷变频雷达信号产生装置

技术领域

本发明属于通信、雷达等发射机信号产生系统领域，具体涉及的是采用载频信号与脉冲信号的调制，基于FPGA平台采用DDS+DAS+PLL混合合成技术的快速细步进捷变频雷达信号产生装置。

背景技术

近几十年来，出现了一种捷变频雷达。它发射的是脉冲调制信号，其载波可以在一定频率范围内进行快速变化。频率捷变雷达不仅具有抗干扰能力强，电磁兼容性好等优点，而且其还可以增加雷达探测距离、提高跟踪精度和消除二次环绕回波，抑制海浪杂波以及其他分布杂波的干扰，提高雷达的目标分辨能力，减小多路径传输的误差等。因此，捷变频雷达在机载、舰载和地面设备中被广泛使用。但随之出现了一个新的问题，传统的雷达信号多采用PLL技术，由于其存在频率预置时间和锁定时间，频率捷变的速度不是很高，这使得传统的信号源不能用于模拟捷变频雷达信号。为了适应现代捷变频雷达信号频率分辨率高和转换速度快的需求，需要进行新型频率合成技术的优化。

在捷变频雷达信号生成方面，文献《低杂散、捷变频频率合成技术研究》其采用的是DDS+PLL的方案，其方案通过系统的复杂度来换取高频率跳变，与本发明中的方法有所差别。《S波段带宽捷变频频率源研究》主要是基于S波段的捷变频信号的设计，采用的DDS+DAS的方案。《宽带捷变频频率合成器的研究与设计》介绍的是L波段的捷变频频率合成器设计，均与本发明中的快速细步进的捷变频频率合成方法有别。专利《增强杂散抑制的捷变频频率合成器》是采用DDS生成载频信号再经过分频的方式进行捷变频信号的设计，专利《一种基于DDS非线性特性简化的捷变频频率合成器》只采用DDS的方式去生成信号，《一种用于电子对抗系统的捷变频频率合成器》是采用PLL混频的方式去生成信号，步进大，均与本发明中的捷变频雷达信号生成方式有别。

发明内容

本发明的目的是提供一种快速细步进捷变频雷达信号产生装置。

本发明的目的是这样实现的：

一种快速细步进捷变频雷达信号产生装置，包括电源1、晶振2、FPGA平台3、控制单元4、数模转换器5以及EPROM6，其中电源1为系统所需器件提供各种电源输入，晶振2为FPGA平台3提供输入时钟参考，控制单元4为FPGA平台3提供控制信号输入，经过FPGA平台3输出的数字量送到数模转换器5产生装置所需的模拟信号输出，EPROM6为FPGA平台3提供加载配置程序；

FPGA平台3利用晶振2和锁相环模块31产生一个足够高频率的基准时钟，在此基准时钟下，通过DDS模块32产生载频信号，由脉冲信号发生器33生成脉宽可调的和幅度可调的脉冲信号，数据由控制单元控制输出，经过混频器34将信号调制在一起，经过数模转换器5输出捷变频信号；

捷变频雷达信号通过采用控制单元12对DDS模块13进行控制，包括：

步骤1：将晶振输入的参考时钟通过锁相环倍频产生基准时钟；

步骤2：利用控制单元实现对捷变频雷达信号类型、通道数量、脉冲宽度、脉冲重复周期、载波频率的模式选择；

步骤3：将DDS模块输出的载波频率与脉冲信号产生模块输出的脉冲信号进行调制，输出所设置类型的捷变频雷达信号；

所述DDS模块13采用并行方式输出载频信号，内部相位累加器模块采用流水线的方式进行相位累加，其中输出的载频信号的频率为：F_out＝f_clk·M/2^N，其中F_out为输出频率，f_clk为采样时钟，M为频率控制字，N为相位累加器的位数，将频率控制单元进行相应模块的档位选择，在频率控制字前加一个乘法器，一端是相对应的档位选择，另一端是频率控制字的输入设置端。

本发明的有益效果在于：本发明采用的并行的方式进行频率合成，并采用DDS+DAS+PLL的混合方式，通过控制单元的模式选择，进行相对应的载频信号的选择和脉冲信号形式，并且在于DDS也给出了对应的优化方案，在此基础上提高了器件的工作速度，结合混合模式，形成的捷变频信号有高分辨率、转换速度快、步进细等优势。

附图说明

图1本发明的装置结构框图；

图2本发明FPGA内部方法实现流程图；

图3本发明相位累加器流水线示意图；

图4脉间捷变频雷达信号生成图；

图5脉组捷变频雷达信号生成图。

具体实施方式

下面结合附图举例对本发明做更详细地描述：

本发明提供的是一种快速细步进捷变频雷达信号产生装置及方法。其组成包括电源1、晶振2、FPGA平台3、控制单元4、数模转换器5以及EPROM6，其中电源1为系统所需器件提供各种电源输入，晶振2为FPGA平台3提供输入时钟参考，控制单元4为FPGA平台3提供控制信号输入，经过FPGA平台3输出的数字量送到数模转换器5产生装置所需的模拟信号输出，EPROM6为FPGA平台3提供加载配置程序。DDS模块采用并行的输出模式，可以实现高分辨率、转换速度快的载波信号。控制单元实现了载波信号频率控制的选择和脉冲信号幅度、脉宽、重频的选择，同时还可以实现路数和捷变频模式的选择。脉冲信号模块采用计数方式，可以大量的节省资源，利用加法器和乘法器使脉冲信号与载波信号调制合成在一起。本发明采用DDS+PLL+DAS的混合模式，充分发挥各种频率合成方式的优越性，合成了一种快速细步进捷变频雷达信号。

本发明是这样实现的，一种快速细步进的捷变频雷达信号产生装置，其组成包括电源1、晶振2、FPGA平台3、控制单元4、数模转换器5以及EPROM6，其中电源1为系统所需器件提供各种电源输入，晶振2为FPGA平台3提供输入时钟参考，控制单元4为FPGA平台3提供控制信号输入，经过FPGA平台3输出的数字量送到数模转换器5产生装置所需的模拟信号输出，EPROM6为FPGA平台3提供加载配置程序。

一种快速细步进的捷变频雷达信号产生装置，其特征在于：

利用了FPGA平台3作为该装置的核心处理单元，利用晶振2和锁相环模块31产生一个足够高频率的基准时钟，在此基准时钟下，通过DDS模块32可以产生转换速度快，带宽足够大的载频信号，通过改变控制单元4中的控制信号，就可以改变载频信号的频率，由脉冲信号发生器33生成脉宽可调的和幅度可调的脉冲信号，其数据也是由控制单元控制输出，最后经过混频器34将所生成的信号调制在一起，最后经过数模转换器5输出捷变频信号。

结合图1，电源1产生该装置所需的各种电源电压，送给FPGA平台3；晶振2将参考时钟输入到FPGA平台3中，控制单元4产生控制信号输入到FPGA平台3中，EPROM6为FPGA平台3提供加载配置程序，其中晶振2输入的参考时钟通过锁相环模块31的倍频，扩大时钟频率，在高频率时钟下，采用DDS32方式的频率合成，可以产生高分辨率和转换速度快的载频信号，并且因为采用的是并行的方式传输信号，可以实现细步进。同时控制单元4产生控制信号实现对脉冲信号发生器的控制，通过DAS的方式，对脉冲信号与DDS产生的载频信号进行相应的频率合成，形成快速细步进的捷变频频率合成，最后经过数模转换器5输出捷变频信号。

图2给出了基于FPGA的快速细步进捷变频雷达信号产生方法实现流程，实现的具体过程如下：

步骤1：首先将时钟信号10输入到FPGA中，为了提高带宽，通过PLL模块11将晶振产生的参考输入时钟信号进行倍频放大；

步骤2：通过控制单元12实现对DDS模块13的控制，其中DDS模块13中对相位累加器进行了优化，使得该环节具有高分辨率，转换速度快的优势，在提高器件的工作速度的同时，使得步进更小更细，并以并行的方式实现了载波信号的频率合成；

步骤3：利用控制单元12实现对脉冲信号模块14的控制，为了节省资源，采用计数器的方式进行PWM信号的设计，其具有频率可调，脉冲可调，幅度可调的优势，通过合理的程序设计，可以满足相应的调制方式的差异，其可以根据控制单元的设置进行多路信号的设计，最后根据要求选择合适的路数。相对于PLL和混频器的方式，其满足了步进小，转换速度快的优势，而且能够减小硬件方面的花销；

步骤4：对于波形信号合成单元，其主要是采用软件移相的方式进行移相，如图2所示是进行两路数据的合成，并且在后面给出了本发明的逻辑分析仪采集的数据。如果想要生成某一波段的雷达信号，可以在后面加一个带通滤波器和其他调整电路对此信号进行选择。

图3给出了相位累加器模块的优化设计，采用流水线的设计方案。其中D4为四位寄存器，FA为四位累加器，C为进位。该相位累加器实现的是16位相位累加器的流水线结构图，其输出可以根据ROM模块的位数进行高位的选择。

图4和图5给出了捷变频雷达信号两种形式的逻辑分析仪采集的数据效果图。捷变频雷达信号按照频率捷变得方式分为脉间捷变和脉组捷变两种方式，脉间捷变频雷达信号是一组脉冲内的信号载频不同，不同组脉冲之间的载频形式相同。

脉间捷变频雷达信号公式为：

y＝Arect(t/τ)e^j[wt+s(t)]

上式中：A是信号的幅度；rect(t/τ)是矩形函数；w为跳变载频；s(t)为脉内调制方式。脉内的调制的方式可能是不同的，这要根据具体用途去设置。

脉组捷变频信号是一组脉冲内的信号保持相同的载频，在不同组脉冲之间的载频形式是不同的。

脉组捷变频雷达信号公式为：

y＝Au(t)e^j[wt+s(t)]

$u\left(t\right)=rect\left(\frac{t}{\mathrm{\τ}}\right)+rect\left(\frac{t-t_r}{\mathrm{\τ}}\right)+...+rect\left(\frac{t-{\mathrm{nt}}_r}{\mathrm{\τ}}\right)$

上式中：u(t)为一组矩形脉冲信号，t_r为重复周期；即在一组脉冲信号内有n个脉冲信号，其一组脉冲内的载频是相同，而在不同的脉组之间的载频的调制方式是不相同的。

结合图4和图5中所示，图中所示为两路载频信号合成的捷变频信号。其中fout1和fout2为两种并行输出的载频信号，其频率分别为64KHz和32KHz，fout3和fout4为两路脉冲信号，在图4中是脉间捷变频雷达信号逻辑分析仪采集的数据效果图，其实现的是不同脉冲信号内的调制方式不同，可以从图4中看出fout3和fout4脉冲信号的脉宽是不同的，生成的脉间捷变频雷达信号如fout_all所示。图5给出的是脉组捷变频雷达信号逻辑分析仪采集的数据效果图，其载频信号fout1和fout2和图4中的相同，也是64KHz个32KHz，其脉冲信号与图4中的有所差异，其是两路信号的合成，连续两个脉冲之间的载频信号相同，生成的脉组捷变频雷达信号如fout_all所示。

Claims (1)

1.一种快速细步进捷变频雷达信号产生装置，包括电源(1)、晶振(2)、FPGA平台(3)、控制单元(4)、数模转换器(5)以及EPROM(6)，其中电源(1)为系统所需器件提供各种电源输入，晶振(2)为FPGA平台(3)提供输入时钟参考，控制单元(4)为FPGA平台(3)提供控制信号输入，经过FPGA平台(3)输出的数字量送到数模转换器(5)产生装置所需的模拟信号输出，EPROM(6)为FPGA平台(3)提供加载配置程序；

FPGA平台(3)利用晶振(2)和锁相环模块(31)产生一个足够高频率的基准时钟，在此基准时钟下，通过DDS模块(32)产生载频信号，由脉冲信号发生器(33)生成脉宽可调的和幅度可调的脉冲信号，数据由控制单元控制输出，经过混频器(34)将信号调制在一起，经过数模转换器(5)输出捷变频信号；

捷变频雷达信号通过采用控制单元(12)对DDS模块(13)进行控制，包括：

步骤1：将晶振输入的参考时钟通过锁相环倍频产生基准时钟；

步骤2：利用控制单元实现对捷变频雷达信号类型、通道数量、脉冲宽度、脉冲重复周期、载波频率的模式选择；

步骤3：将DDS模块输出的载波频率与脉冲信号产生模块输出的脉冲信号进行调制，输出所设置类型的捷变频雷达信号；

所述DDS模块(13)采用并行方式输出载频信号，内部相位累加器模块采用流水线的方式进行相位累加，其中输出的载频信号的频率为：F_out＝f_clk·M/2^N，其中F_out为输出频率，f_clk为采样时钟，M为频率控制字，N为相位累加器的位数，将频率控制单元进行相应模块的档位选择，在频率控制字前加一个乘法器，一端是相对应的档位选择，另一端是频率控制字的输入设置端。