CN101483433B - 一种步进频率的高速频率合成器 - Google Patents

Abstract

本发明提供一种具有高速频率切换特性和宽带频率扫描范围的频率合成器。包括参考频率源，系统控制器，DDS频率合成器，两个PLL电路，频率选择电路以及正交调制器。DDS频率合成器输出两个频率相同，相位相差90°的频率捷变信号；两个PLL电路轮流产生频率递增的大步进频率信号；正交调制器对PLL电路产生的大步进频率信号和DDS频率合成器产生的小步进频率信号进行混频，输出频率步进的信号。本发明可输出连续高速切换的频率扫描信号，在整个输出频率范围内，具有扫频信号切换时间短，扫频精度高，工作带宽大的特点。

Description

一种步进频率的高速频率合成器 

技术领域

本发明涉及一种步进频率的高速频率合成器，更为具体地涉及一种用于步进频率探地雷达的高速频率合成器。 

背景技术

步进频率探地雷达的工作原理是向地下目标发射一系列频率顺序步进增加的脉冲调制信号，然后接收各个频率的回波信号，并对回波信号进行一系列的处理以获得地下目标的特性。 

不同应用目的的步进频率探地雷达，对于频率扫描的范围和频率切换速度具有不同的要求，但一般而言工作带宽都属于宽带或超宽带范围。而且步进频率探地雷达用于移动平台(如机载、车载)使用时，为了保证各个频点回波信号对应地下目标特性的相关性，要求发送一系列步进频率扫描信号的总时间尽量的短，也就是要求各个频点切换的速度快。对于典型的应用，如探测深度为3米，运动速度为60公里/小时，频点数为401个的探地雷达，所需的频率切换时间为2微秒。总之，步进频率探地雷达对信号源的要求是具有较大的工作带宽和较快的切换速度。频率合成器是步进频率探地雷达的重要组件，以上的各种要求都依赖于频率合成器的性能。 

采用锁相环(Phase Lock Loop，简称PLL)电路的频率合成器，其频率切换速度只能达到数十微秒量级，还不能满足步进频率探地雷达对频率高速切换的要求；采用直接数字频率合成(Direct Digital Frequency Synthesis，简称DDS)的频率合成器，具有频率切换速度快的特点，可达到数十纳秒量级，但是受到目前DDS芯片技术的限制，它的工作带宽和最高输出频率是有限的，目前一般只能达到数百兆赫兹，不能满足步进频率雷达对信号带宽的要求。总之，传统 的频率合成器方案不能同时满足步进频率探地雷达对频率合成器的频率切换速度和扫频范围的要求。 

发明专利“步控频率合成器”(申请号CN98807872.4)采用PLL电路和DDS频率合成器相结合。如图1所示，该步控频率合成器由系统控制器、DDS频率合成器、滤波器和PLL电路组成。系统控制器控制DDS频率合成器产生频率步进的频率信号，该信号经滤波器输出至PLL电路，PLL电路在系统控制器的作用下对输入信号进行扩频产生最终的输出信号。这种步控频率合成器具有频率分辨率高，工作带宽较宽和最高输出频率较高的优点，但是受到PLL电路的限制，它的频率切换速度最快也只能达到数十微秒级，不能满足步进频率探地雷达对频率合成器的频率切换速度的要求(需要为纳秒级)。 

发明内容

本发明所要解决的技术问题是针对现有频率合成器不能同时实现较宽的工作带宽和较快的切换速度的不足，提供一种具有高速频率切换特性和宽带频率扫描范围的频率合成器。 

本发明的技术方案是：一种步进频率的高速频率合成器由参考频率源、系统控制器、DDS频率合成器、第一PLL电路、第二PLL电路、频率选择电路以及正交调制器组成。DDS频率合成器、第一PLL电路、第二PLL电路的参考频率输入端均与参考频率源相连，从参考频率源获取参考时钟；系统控制器分别与DDS频率合成器、第一PLL电路、第二PLL电路和频率选择电路连接；DDS频率合成器输出两个频率相同、相位相差90°的频率捷变信号，接入正交调制器的I、Q调制输入端；第一PLL电路和第二PLL电路分别接到频率选择电路的输入端，轮流产生频率递增的大步进频率信号输出到频率选择电路；频率选择电路的输出端接到正交调制器的本振输入端，使处于输出频率稳定状态的PLL 电路与正交调制器连通。正交调制器对频率选择电路输出的大步进频率信号和DDS频率合成器产生的小步进频率信号进行混频，输出频率步进的信号。 

设DDS频率合成器重复输出频率捷变信号f₁，f₂，…，f_m，记f_DDS＝f₁，f₂，…，f_m；第一PLL电路和第二PLL电路轮流产生频率递增的大步进频率信号输出到频率选择电路，频率选择电路的输出为1f_r，2f_r，…，Nf_r，记f_PLL＝1f_r，2f_r，…，Nf_r，其中f_r为大步进频率信号的频率步进间隔，N为大步进频率信号的频率数；每当DDS频率合成器的输出信号频率为f_m之后，频率选择电路的输出信号发生一次步进，即正交调制器的输出f_PLL+f_DDS为： 

1f_r+f₁，1f_r+f₂，…，1f_r+f_m， 

2f_r+f₁，2f_r+f₂，…，2f_r+f_m， 

Nf_r+f₁，Nf_r+f₂，…，Nf_r+f_m

系统控制器采用FPGA(Field Programmable Gate Array，现场可编程门阵列)实现。对于DDS芯片，只需设置其内部相位累加器的频率控制字K就可以改变输出频率；对于PLL芯片，需要设置其内部的参考频率分频比M值和可变分频器分频比N值，就可以改变输出频率。通过查阅相关芯片的数据手册，可以得到对应输出特定频率所需的参数值。 

将以上与频率有关的参数统称为频率控制字。FPGA片内存储器中事先存储DDS频率合成器的频率控制字f₁，f₂，…，f_m，第一PLL电路的频率控制字1f_r，3f_r，5f_r，…，第二PLL电路的频率控制字2f_r，4f_r，6f_r，…；FPGA将DDS频率合成器的频率控制字输出到DDS频率合成器，使DDS频率合成器产生频率捷变的信号f₁，f₂，…，f_m；FPGA将第一PLL电路的频率控制字输出到第一PLL电路，第一PLL电路产生频率步进的大频率信号1f_r，3f_r，5f_r，…；FPGA将第二PLL电路 的频率控制字输出到第二PLL电路，第二PLL电路产生频率步进的大频率信号2f_r，4f_r，6f_r，…；同时FPGA产生两个单脉冲信号，分别输出到两个PLL电路，两个单脉冲信号的有效状态输出时间不同，使两个PLL电路轮流处于输出频率稳定状态，一起产生频率递增的大频率信号1f_r，2f_r，…，Nf_r；FPGA产生单脉冲信号输出到频率选择电路，在该单脉冲信号的作用下，频率选择电路轮流接通两个PLL电路，使处于输出频率稳定状态的PLL电路与正交调制器连通。 

参考频率源采用通用恒温晶振构成，产生时钟信号，使DDS频率合成器和两个PLL电路能输出稳定的频率信号。 

DDS频率合成器可采用一片具有正交输出的DDS芯片实现，也可采用不具有正交输出功能的两个独立的DDS芯片实现。 

第一PLL电路和第二PLL电路均采用通用PLL芯片实现。 

频率选择电路采用高速二选一模拟开关构成。 

为了得到连续的频率覆盖，要求DDS输出带宽必须大于等于PLL的步进间隔f_r，即BW_DDS＞f_r。在实际应用中，根据DDS芯片和PLL芯片的带宽范围决定大频率步进间隔f_r和大步进频率信号的频率数N。 

采用本发明可以达到以下技术效果： 

本发明采用DDS频率合成器和双PLL电路相结合的方式克服现有技术不能同时实现快速频率切换和宽带宽的不足。利用双PLL电路轮流提供大步进频率信号，保证了本发明频率合成器具有较高的带宽和工作频率，利用DDS频率合成器保证频率分辨率和频率切换时间。 

本发明采用正交调制器将DDS频率合成器和PLL电路的输出信号进行混频，抑制了混频产生的镜像频率，避免了繁杂的滤波器组设计，降低了硬件成本。 

本发明可以输出连续高速切换的频率扫描信号，在整个输出频率范围内，频点的切换时间均可以控制在40纳秒以内，具有频率信号切换时间短，精度高，工作带宽大的特点。 

本发明的体积小、成本低。 

附图说明

图1是现有技术中频率合成器的结构示意图； 

图2是本发明所述步进频率的高速频率合成器的结构示意图； 

图3是本发明所述步进频率的高速频率合成器的工作时序图； 

图4是正交调制器结构示意图。 

具体实施方式

以下结合附图，对本发明作进一步的详细描述。 

图2是本发明所述步进频率的高速频率合成器的结构示意图，包括参考频率源，系统控制器，DDS频率合成器，两个PLL电路，频率选择电路以及正交调制器。参考频率源和系统控制器分别与两个PLL电路、DDS和频率选择电路相连，参考频率源提供参考时钟，系统控制器提供控制信号和控制字；DDS频率合成器输出两个频率相同，相位相差90°的频率捷变信号，接入正交调制器的I、Q调制输入端；两个PLL电路轮流产生频率递增的大步进频率信号输出到频率选择电路；频率选择电路与系统控制器相连，输出端接到正交调制器的本振输入端，在系统控制器的作用下，使处于输出频率稳定状态的PLL电路与正交调制器连通；正交调制器对PLL电路产生的大步进频率信号和DDS频率合成器产生的小步进频率信号进行混频，输出频率步进的信号。 

图3是本发明图2所示步进频率的高速频率合成器工作的时序图。对于具体的步进频率探地雷达系统，所需发射频点的数量和频率是固定的。在本发明 工作前，各个频点所需的频率控制参数包括DDS频率控制字f₁，f₂，…，f_m，第一PLL频率控制字1f_r，3f_r，5f_r，…和第二PLL频率控制字2f_r，4f_r，6f_r，…写入FPGA内部的存储器。当系统工作后，FPGA将DDS频率控制字输出到DDS频率合成器，DDS频率合成器在频率控制器的作用下，输出频率捷变信号f₁，f₂，…，f_m至正交调制器。而第一PLL电路和第二PLL电路分别接收FPGA输出的频率控制字，同时在FPGA输出的脉冲信号的控制下，轮流处于输出稳定频率状态和频率切换状态。如附图3，在T₁、T₂时段内，第一PLL电路输出频率f_r，同时频率选择电路在FPGA输出的单脉冲信号的作用下，选通第一PLL电路输出至正交调制器。因此在该时段内，正交调制器的输出信号频率为f_r+f_DDS，即由f_r+f₁递增到f_r+f_m。第二PLL电路由T₁时段的频率切换状态，转换到T₂时段的输出稳定频率2f_r的状态，即进入备用状态。到T₃时段第一PLL电路和第二PLL电路的状态发生转换，FPGA输出到频率选择电路的单脉冲信号，使第二PLL电路和正交调制器连通，从而正交调制器的输出变为2f_r+f_DDS，即由2f_r+f₁递增到2f_r+f_m，此时第一PLL电路处于频率切换状态。到T₄时段，第一PLL电路完成频率切换，产生稳定的频率信号3f_r。在T₅时段，两个PLL电路的状态再次转换。依此方式，系统完成整个频率范围内的信号产生和切换任务。这样，该频率合成器在整个频率范围内频率切换的时间就仅由频率选择电路的切换时间和DDS频率合成器的切换时间决定，而避开了PLL电路频率切换所需的时间。而且，目前频率选择电路的切换时间可达纳秒量级，完全可以满足本频率合成器的要求。 

由于现在FPGA的工作频率很高，可达400MHz以上；FPGA的管脚数量很多，在硬件设计时可以将DDS频率合成器、第一PLL电路、第二PLL电路和频率选择电路的控制接口分别连接在FPGA不同的管脚上，从而实现高速并行控制，大大减少了所花的时间。而且FPGA内部是纯粹的硬件结构，任务执行 的流程和时间都是精确可控的。因此，采用这种方法可以实现具有严格定时关系的高速频率切换。 

当频率合成器在同一f_r内进行频率转换时，频率切换时间由DDS决定，可达到数十纳秒，满足步进频率探地雷达的要求。当频率转换超过同一f_r的范围时，必须改变PLL输出的频率，而此时频率切换的时间由PLL决定，将超过数十微秒。本发明采用双PLL电路轮流产生大步进频率信号，消除了PLL切换时间的影响，从而使本频率合成器在整个工作频率范围内都具有较快的切换时间。 

由于本发明的频率合成器输出带宽属于宽带范围，如果采用一般的平衡混频器，要滤除混频产生的镜像频率，需要根据不同的频段设计滤波器组，在工作时进行切换。这种电路的结构复杂，且实现成本高。本发明采用正交调制器解决了这个问题。 

图4为正交调制器的结构示意图，正交调制器由90°移相器，两个混频器，加法器组成。在本发明中采用正交调制器进行混频，将PLL电路产生的大步进频率信号和DDS频率合成器产生的小步进频率信号合成为输出信号。 

本发明的正交调制器输出只保留了混频器输出的一个边带，抑制了另一个边带，使输出信号中的镜像频率成份得到抑制。这种电路结构避免了繁杂的滤波器组设计，减轻了设计难度，降低了电路成本。 

综上所述，本发明采用DDS频率合成器和双PLL频率合成器相结合的方式，输出高速连续切换的步进频率扫描信号，具有频率信号切换时间短，精度高，工作带宽大的特点。该频率合成器非常适合作为步进频率探地雷达的信号发生器，但它的应用不局限于此处，对于其它需要频率高速切换的应用场合也是适用的。 

Claims (3)

1.一种步进频率的高速频率合成器，由参考频率源、系统控制器、DDS频率合成器、第一PLL电路、第二PLL电路、频率选择电路以及正交调制器组成；DDS频率合成器、第一PLL电路、第二PLL电路的参考频率输入端均与参考频率源相连，从参考频率源获取参考时钟；系统控制器分别与DDS频率合成器、第一PLL电路、第二PLL电路和频率选择电路连接；DDS频率合成器在系统控制器的作用下输出两个频率相同、相位相差90°的频率捷变信号，接入正交调制器的I、Q调制输入端；第一PLL电路和第二PLL电路分别接到频率选择电路的输入端，在系统控制器的作用下轮流产生频率递增的大步进频率信号输出到频率选择电路；频率选择电路的输出端接到正交调制器的本振输入端，在系统控制器的作用下使处于输出频率稳定状态的PLL电路与正交调制器连通；正交调制器对频率选择电路输出的大步进频率信号和DDS频率合成器产生的小步进频率信号进行混频，输出频率步进的信号；

设f_r为大步进频率信号的频率步进间隔，DDS频率合成器的输出信号频率为f₁，f₂，...，f_m，其中与频率有关的参数统称为频率控制字；

系统控制器是FPGA，FPGA片内存储器中事先存储DDS频率合成器的频率控制字f₁，f₂，...，f_m，第一PLL电路的频率控制字1f_r，3f_r，5f_r，...，第二PLL电路的频率控制字2f_r，4f_r，6f_r，...；FPGA将DDS频率合成器的频率控制字输出到DDS频率合成器，使DDS频率合成器产生频率捷变的信号f₁，f₂，...，f_m；FPGA将第一PLL电路的频率控制字输出到第一PLL电路，第一PLL电路产生频率步进的大频率信号1f_r，3f_r，5f_r，...；FPGA将第二PLL电路的频率控制字输出到第二PLL电路，第二PLL电路产生频率步进的大频率信号2f_r，4f_r，6f_r，...；同时FPGA产生两个单脉冲信号，分别输出到两个PLL电路，两个单脉冲信号的有效状态输出时间不同，使两个PLL电路轮流处于输出频率稳定状态，一起产生频率递增的大频率信号1f_r，2f_r，...，Nf_r，N为大步进频率信号的频率数；FPGA产生单脉冲信号输出到频率选择电路，在该单脉冲信号的作用下，频率选择电路轮流接通两个PLL电路，使处于输出频率稳定状态的PLL电路与正交调制器连通。

2.根据权利要求1所述的步进频率的高速频率合成器，其特征在于DDS频率合成器采用一片具有正交输出的DDS芯片实现，或采用不具有正交输出功能的独立的两个DDS芯片实现。

3.根据权利要求1所述的步进频率的高速频率合成器，其特征在于第一PLL电路和第二PLL电路均采用通用PLL芯片。

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