CN107102299B - 一种宽带雷达波形信号产生结构及方法 - Google Patents

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Abstract

本发明提供一种宽带雷达波形信号产生结构及方法，结构如下，包括基带处理器、捷变频收发芯片、电源管理单元及时钟分配单元，基带处理器由FPGA芯片完成，通过SPI总线完成对捷变频芯片的初始化配置，并按要求产生雷达基带信号，通过发射数据端口发送给捷变频芯片，电源管理单元利用稳压器产生基带处理器与捷变频收发芯片所需的电压。本发明利用单片捷变频收发芯片加FPGA的硬件架构完成高达6GHz频率的雷达信号产生，简化了后续变频电路，具有大带宽跳频的特性，也减小了本振电路设计的复杂度。

Description

一种宽带雷达波形信号产生结构及方法
技术领域
本发明属于雷达信号产生技术领域，具体涉及一种宽带雷达波形信号产生结构及方法。
背景技术
雷达应用主要波形信号形式为窄带脉冲信号及脉冲线性调频信号，产生一般都是由中频波形产生、上变频和功率放大等几个部分组成。目前雷达中频波形产生一般采用DDS芯片直接产生中频信号，再利用双本振信号，经两次上变频及若干滤波器、放大器等电路后，产生射频信号。雷达信号需要较宽的工作带宽，往往通过本振跳频来完成，跳频数量的多少决定了本振信号产生的复杂度，跳频点数越多，本振越复杂。因此，现有技术主要存在几个缺点：(1)本振复杂度高(2)信号产生电路复杂。(3)DDS产生的中频信号频率低。
发明内容
本发明的目的在于提供一种宽带雷达波形信号产生结构及方法，克服或减轻现有技术的至少一个上述缺陷。
本发明的目的通过如下技术方案实现：一种宽带雷达波形信号产生结构，包括基带处理器、捷变频收发芯片、电源管理单元及时钟分配单元，基带处理器由FPGA芯片完成，通过SPI总线完成对捷变频芯片的初始化配置，并按要求产生雷达基带信号，通过发射数据端口发送给捷变频芯片，电源管理单元利用稳压器产生基带处理器与捷变频收发芯片所需的电压。
一种宽带雷达波形信号产生方法，包括如下步骤，
步骤一：根据宽带雷达信号所需的频率、带宽、功率等信息，确定芯片内部PLL设置、BLL设置、模拟滤波器带宽、数字半带滤波器抽取率、数字低通滤波器系数、基带采样率、功率设置等，将这些配置信息生成FPGA配置文件；
步骤二：利用数学软件计算出宽带雷达基带IQ信号对应的频率字，对应于单频点连续波信号，该频率字不变，对于线性调频信号，该频率字按照线性调频斜率及方向，将对应于每个基带采样周期的频率值依次计算出来，并将该频率值归一化至FPGA内DDS核所需的频率字；
步骤三：在FPGA内调用DDS的IP核，将该IP核配置为频率可编程，并将采样率设置为与捷变频收发芯片的基带采样率一致，将matlab所计算的频率字存储在FPGA的RAM中；
步骤四：通电后，利用FPGA内的配置文件，按顺序依次配置捷变频收发芯片的各个内部寄存器，并使能发射通道；
步骤五：FPGA通过外部输入选择产生波形的种类，并对应到具体的频率字存储单元内，当外部周期性触发脉冲到来时，FPGA循环播放该频率字，以完成雷达信号产生。
优选地是，还包括步骤六：当上位机需大带宽多频点跳频时，预先计算出该频率点对应的频率控制字以及相关的校准信息，并生成对应每个频点的配置信息表，按照配置芯片规定的时序要求将配置信息写入芯片寄存器内，完成雷达信号的大带宽多频点跳频。
本发明所提供的一种宽带雷达波形信号产生结构及方法的有益效果在于，1)简化雷达信号波形产生硬件电路的设计，对雷达本振模块复杂度要求降低；2)可产生最高频率达6GHz的载频信号，基带调制信号通过基带处理器输入，实现任意雷达频率调制、相位调制信号输出；3)雷达跳频范围宽，可在70MHz-6GHz内任意设置。
附图说明
图1为本发明宽带雷达波形信号产生机构的原理图；
图2为本发明一实施例中A9361内部时钟设置图；
图3为本发明一实施例中A9361基带采样率设置图；
图4为本发明一实施例中A9361接口设置图；
图5为本发明一实施例中线性调频时频图；
图6为本发明一实施例中线性调频基带I、Q时域图。
具体实施方式
为使本发明实施的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行更加详细的描述。在附图中，自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。所描述的实施例是本发明一部分实施例，而不是全部的实施例。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
下面结合附图对本发明的宽带雷达波形信号产生结构及方法做进一步详细说明。
如图1所示，本发明的宽带雷达波形信号产生结构，包括基带处理器、捷变频收发芯片、电源管理单元及时钟分配单元，基带处理器一般由FPGA芯片完成，通过SPI总线完成对捷变频芯片的初始化配置，并按要求产生雷达基带信号，通过发射数据端口发送给捷变频芯片。电源管理单元利用稳压器产生基带处理器与捷变频收发芯片所需的电压。
通过一实施例说明本发明基于捷变频收发芯片的宽带雷达波形信号产生方法。
本实施例选用ADI公司的捷变频收发芯片AD9361，成熟商用芯片AD9361是一款射频捷变收发器，涵盖了70M～6G的工作频率范围，信号带宽200KHz～56MHz，集成了射频前端、AD转换器、频率合成器、变频接收器，是一款集多种功能于一体的成熟商用芯片，其外围电路和相比离散器件的方案，电容、电阻及其他IC芯片的数量减少一半以上，且硬件平台可构建多种模式，可重构性强，功耗也较低。FPGA选用Xilinx公司Kintex-7系列中的一款FPGA,这是一款28nm工艺的最佳性价比FPGA，具有丰富可灵活配置的逻辑单元，同时支持高速数据传输，是低成本、高效能的优选芯片。该FPGA完成对捷变频收发芯片AD9361的初始化工作，包括对捷变频收发芯片初始化配置、雷达工作模式选择、产生雷达基带调制信号、存储跳频信息。
利用AD9361产生工作带宽2GHz-3GHz，线性调频信号瞬时带宽50MHz，假设脉宽周期为1ms，占空比为1:10，跳频间隔100MHz，本方法包括以下步骤：
首先，根据宽带雷达信号所需的频率、带宽、功率等信息，确定芯片内部PLL设置、BLL设置、模拟滤波器带宽、数字半带滤波器抽取率、数字低通滤波器系数、基带采样率、功率设置等。利用ADI公司提供的配置软件，对芯片的工作模式等信息进行相应设定，图2所示为芯片内部时钟设置，设置芯片的输入参考时钟为50MHz，参考频率设置为外部输入。图3是信号的基带采样率，数字半带滤波器抽取率，基带模拟滤波器带宽等信息进行设置。图4为AD9361与FPGA的接口作相应设定，本例中采用COMS接口电平标准，双口全双工模式。将所有功能配置结束后，即可生成配置收发捷变频芯片所需的配置流程程序。以上所述配置软件为ADI公司提供的AD9361Evaluation Software。
然后，利用matlab软件产生宽带雷达基带IQ信号对应的频率字，以w0＝2πf0代表未调制的载波频率，线性调频信号的频率变化规律为：
Figure BDA0001339187230000051
其中，μ为频率调制指数。本例中μ＝B/t＝5×1011。利用matlab将每一个基带采样周期对应的频率值一次计算出来，然后根据FPGA内的DDS核的数据格式要求进行归一化转换。本实施例需要产生的基带数据和归一化后输入DDS核的频率字时频特性如图5所示。
将计算出的频率字存储在FPGA的RAM中，调用FPGA内DDS的IP核，IP核配置为频率可编程，这样可以通过对IP核输入频率值后，IP核产生相应的IQ基带信号。将IP核的时钟设置为同AD9361数据时钟一致。通过对IP核输入图5所示的的频率字即可产生本例所需的线性调频IQ基带信号。
接着，通电后，按照配置表信息，以规定顺序和时序依次配置捷变频收发芯片的各个内部寄存器，配置结束后，将芯片发射通道使能。
利用FPGA产生所需的基带IQ数据，当外部周期性触发脉冲到来时，FPGA将IQ数据信息发送至捷变频收发芯片，基带IQ数据时域图如图6所示。
最后，当需要在2GHz-3GHz范围内产生100MHz线性调频时，首先计算出每个线性调频对应的本振中心频点，也即2.05GHz,2.15GHz,2.25GHz,2.35GHz,2.45GHz,2.55GHz,2.65GHz,2.75GHz,2.85GHz,2.95GHz，按照第一步所述的方法逐一生成DDS所需的每个频率字以及对应的配置文件，存储于FPGA内，上位机可实时选择产生的频段。
需要注意的是：
1)AD9361的基带采样率最高可达到56M，因此，能产生的线性调频最大瞬时带宽也是56M，而工作带宽可达70MHz-6GHz。
2)AD9361在更新本振频点时，为保证输出信号的杂散泄露等指标，需重新进行射频信号直流偏置校准，故跳频时间较慢，目前测量值为200ms；如对信号质量要求不高，可省去校准，跳频时间即为写配置文件的时间，测量可达200us。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (2)

1.一种采用宽带雷达波形信号产生结构产生宽带雷达波形信号的方法，其特征在于，宽带雷达波形信号产生结构包括基带处理器、捷变频收发芯片、电源管理单元及时钟分配单元，基带处理器由FPGA芯片完成，通过SPI总线完成对捷变频芯片的初始化配置，并按要求产生雷达基带信号，通过发射数据端口发送给捷变频芯片，电源管理单元利用稳压器产生基带处理器与捷变频收发芯片所需的电压；
所述方法包括如下步骤，
步骤一：根据宽带雷达信号产生所需的频率、宽带、功率信息，确定捷变频收发芯片内部PLL设置、BLL设置、模拟滤波器带宽、数字半带滤波器抽取率、数字低通滤波器系数、基带采样率、功率设置对应的各项设置，并生成为FPGA配置文件；
步骤二：利用数学软件产生出宽带雷达基带IQ信号对应的频率字，将对应于每个基带采样周期的频率值依次计算出来，并将该频率值归一化至FPGA内DDS核所需的频率字；
步骤三：调用FPGA内DDS的IP核，将该IP核配置为频率可编程，并将IP核的采样率设置为与捷变频收发芯片的基带采样率一致，将计算出的频率字存储在FPGA的RAM中；
步骤四：通电后，利用FPGA内的配置文件，按顺序依次配置捷变频收发芯片的各个内部寄存器，并使能发射通道；
步骤五：FPGA通过外部输入选择产生波形的种类，并对应到具体的频率字存储单元内，当外部周期性触发脉冲到来时，FPGA循环播放该频率字，以完成雷达信号产生。
2.根据权利要求1所述的宽带雷达波形信号产生方法，其特征在于，还包括步骤六：当上位机需大带宽多频点跳频时，预先计算出该频率点对应的频率控制字以及相关的校准信息，并生成对应每个频点的配置信息表，按照配置捷变频收发芯片规定的时序要求将配置信息写入捷变频收发芯片寄存器内，完成雷达信号的大带宽多频点跳频。
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