CN108462524A - 全数字卫星信号模拟源 - Google Patents

Abstract

本发明提出的一种全数字卫星信号模拟源，旨在提供一种能够提供UQPSK等多调制方式的模拟源。本发明通过下述技术方案予以实现：模拟源板卡将预先在Matlab中编码产生的编码数据，通过主控板到模拟源板卡的PCIE总线接口传输到现场可编程门阵列FPGA产生32路DDS调制数据，模拟源板卡上的DSP通过SRIO接口接收主控板下发的编码方式、调制方式和编码数据源选择开关信号的控制参数，并将解析后的上述控制参数通过EMIF总线分别输入到现场可编程门阵列FPGA中的信道编码单元、信号调制单元和选择器，信道编码单元根据输入差分编码、卷积编码不同的编码方式，数模转换器将通道数据转换为高中频模拟信号，高中频模拟信号被送入模拟处理部分，输出多模、码速率连续可变的高中频宽带卫星模拟信号。

Description

全数字卫星信号模拟源

技术领域

本发明涉及一种用于卫星测控通信领域中卫星发射信号的高速数据传输系统的模拟设备。特别是为地面测控、数传设备提供卫星信号的全数字卫星信号模拟源。

技术背景

随着遥感、探测等卫星对时间、空间、辐射、光谱等特性分辨率的不断提高，在单位时间需要传输的原始数据量的倍增，其数据传输系统的传输能力越来越成为将卫星获得的原始数据回传地面的瓶颈。美国在高速数据传输技术方面的技术研发是最早的，90年代末已经实用化了622Mbps的高速数据传输技术，现在美国TSI公司已实现了1Gbps的高数数据传输技术。欧空局开展高速数据传输技术的研究较晚些，目前成熟的数据传输速率在300Mbps左右。日本在已建立的WINDS系统采用透明转发方式，传输速率已达到超过1Gbps的高速数据通信。目前国内主流卫星数据传输技术也有长足的发展。中科院对地观测中心完成了频率复用高码速率遥感卫星数据接收系统，成功接收了ZY-3卫星(双圆极化频率复用、码速率450Mbit/s×2)数据，系统主要性能指标达到了国际先进水平。随着卫星数据传输性能需求的增加，对卫星导航信号模拟源的研究和应用需求也处于不断的升温之中。

卫星信号模拟源是模拟卫星发射信号经过一定的传输路径到达接收终端处的信号的设备。由于各个导航信号系统的信号频段、带宽、码速率、电文格式等存在较大差异，卫星导航信号模拟源是卫星导航系统和各种接收设，尤其是高动态接收机研制的关键仪器。卫星信号模拟器研制难点主要集中在卫星和用户相对运动产生的多普勒频率的模拟和用户实际运动轨迹及所处场景的模拟以及接收时刻卫星信号。要研发多体制高性能导航信号模拟源，关键是突破其信号模拟技术、多体制信号源同步实现技术。作为卫星地面测试系统的一部分，卫星遥测信号模拟源在满足卫星地面测试系统的要求的基础上，需要具有通用化的特点才能完成不同卫星测试的。通用化的特点不仅要求遥测参数可编程，以模拟多数卫星的遥测信号，而且要求提供灵活的遥测组帧方法，以模拟多数卫星上星载数据管理系统(ODBH)产生的数据。首先根据高性能卫星地面测试系统要求和通用化要求，明确其应具有的功能和指标；然后提出具有这些功能和指标的整体设计，包括采用FPGA+AVR单片机+USB专用芯片的整体方案，采用数字直接频率合成(DDS)作为副载波生成算法，采用加法延时斐波那契算法(ALFG)和公式方法组合作为高斯白噪声生成算法，关键芯片选择等内容；包括卫星遥测信号模拟源上各模块及模块间通信的实现，和上位机驱动程序、动态链接库及测试程序的编写。由于高速数据传输设备传输中心频率高、带宽宽，通常的实现方法是采用大规模可编程门阵列FPGA产生基带信号，通过宽带低通滤波，经正交调制的方式上变频到高中频，这种实现方式存在IQ双路一致性的问题，对模拟电路设计要求较高。目前，国内卫星数传技术通常采用较为成熟的低中频数字调制和信道模拟变频技术，但数据带宽和数据传输速率十分有限，这些设备主要由调制器单元、解调器单元和接入单元组成，并可完成多种调制方式，可提供多种编码制式，支持多种卫星制式，但不支持用户自定义的UQPSK等调制方式，且设备组成复杂，对模拟射频电路、微带电路等模拟硬件电路设计的要求很高，对于国内的电路工艺水平挑战很大。

传统模拟源采用IQ正交调制方式，需要两个数模转换器或一个双路数模转换器分别将I路和Q路数字信号变换到模拟域再通过双路低通滤波器，正交调制器完成。这种方式即使在FPGA内部IQ两路具有很好的一致性，但数模转换器的两个数据通道、滤波器的两个信号通道、正交调制器的两个输入口均存在不一致的问题。要保证这么多环节的一致性，在FPGA中生成数字波形时，需要控制I、Q两路信号幅度和相位，而且布线时I、Q两路信号线要严格等长控制且相互之间不干扰，实现起来相当复杂。

目前“北斗一号”卫星信号模拟源实现功能比较简单，不能模拟高动态下的卫星信号，而且不具备射频信号输出功能，不能完全模拟真实环境下的卫星信号，需要通过仪器将基带信号调制到射频，调试时也极为复杂，还要占用大量的仪器设备，这就使得一代卫星信号模拟源显得笨重和不易操作。几种常用的调制波形，如扫频、调频、调幅、FSK、PSK、Burst调制波形的信号源仪器，模式有限，不能提供UQPSK波形，且数据带宽不超过50MHz。而由于卫星测控通信系统用户自定义模式多、情况复杂，不可直接用作模拟源设备。任意波形发生器可产生的模式多、编程灵活、数据注入方便，但通常采用的方式是通过如MATLAB等软件直接计算输出信号并编译、循环播放，不能适应高实时性和低延时等系统要求。需要重新设计出一种可具备多种调制模式、多种码型，码速率连续可变，实时宽带信道模拟，数字高斯白噪声生成等功能的全数字卫星信号模拟源设备。

卫星信号模拟源从硬件资源上分可以分为主控台和信号生成单元，主控台主要为PC机，负责对信号生成单元控制，信号生成单元负责对数据进行处理，产生所需射频信号。计算机根据用户的需要选择卫星接收机的工作环境，生成导航电文，计算出各种所需参数，并实时控制调制电路产生用户所需的卫星信号。通过通信控制模块将计算出的参数及导航电文传递给DSP，之后DSP根据这些数据完成选星及对FPGA的通道控制等；码速率及码相位的控制、数字载波调制、多路信号合成在大规模在线可编程器件FPGA中完成；合成后的信号经过D/A转换、带通滤波后经过上变频、滤波及增益控制后即得到射频信号。杂散抑制度和相位噪声是卫星信号模拟源射频电路的关键指标。它们直接影响到卫星信号模拟源输出信号的质量，也是整个卫星信号模拟源的关键指标。卫星信号模拟源射频电路有两种输入方式，一种是基带信号输入，一种是中频信号输入。卫星到达接收机的信号在时延、相位，频率等方面均有差异，为了模拟这种差异，前端数字信号处理部分需要同时模拟基带信号和载波信号在这些方面的变化，要模拟载波信号的变化，前端数字信号处理部分的输出必须是数字中频信号。这就决定了射频电路的输入信号是中频信号而不是基带信号。卫星信号模拟源射频电路的输入可以是单路信号，也可以是多路信号.选择多路信号输入，通过多个调制单元调制成多路射频信号，这样成本昂贵而且电路极其冗余，调试复杂度极高，比如，要模拟12颗卫星，就需要12个调制单元，另外多路调制单元的一致性也无法保证。由于其要求的射频滤波器相对带宽非常小，实际工程中很难实现，而且本振信号也不能得到很好的滤除。

发明内容

本发明的目的是针对上述现有技术的不足之处，结合现有微电子技术的发展成果，提供一种基于MD662H的适用于高速卫星数据传输、电路组成结构简单且能够提供UQPSK等多调制方式的全数字卫星信号模拟源。

为达到上述发明目的，提出的一种全数字卫星信号模拟源，包括结构上采用可插入CPCI机箱的CPCI板卡，所述CPCI板卡上设有数字处理部分和模拟处理部分，数字处理部包含外接点频时钟源的数模转换器、外接内存相连数字信号处理器DSP的现场可编程门阵列FPGA，其特征在于：DSP通过SRIO接口接收主控板下发的编码方式、调制方式和编码数据源选择开关信号的控制参数，将预先在Matlab中编码产生的编码数据和解析后的控制参数，通过EMIF总线分别输入到现场可编程门阵列FPGA中的信道编码单元、信号调制单元和选择器，信道编码单元根据输入差分编码、卷积编码等不同的编码方式，产生该编码方式下的编码数据，将编码数据输出到选择器，选择器将编码数据源选择开关输出的编码数据或通过FPGA的PCIE接口输入的主控板存储文件编码数据作为信号调制单元的数据输入，信号调制单元将选择器输出的32路12位宽的DDS调制数据分为每组8个通道，每个通道数据位宽为12的A、B、C、D四组；四组通过各自的8通道数据(0:11)，经过各自的一个MUX(8:1)进行顺序合路，各组并行数据经过MUX(8:1)合路后分别对应数模转换器的一个端口，完成中频率的偏移，将各自输出一路的通道数据(0:11)分别送入到数模转换器的A、B、C、D端口，数模转换器将上述通道数据(0:11)转换为高中频模拟信号，高中频模拟信号被送入模拟处理部分，经宽带滤波衰减器滤去或衰减频段范围外的谐波，并调节数模转换器模拟端信号输出的幅度，输出多模、码速率连续可变的高中频宽带卫星模拟信号。

本发明相比于现有技术具有如下有益效果：

电路组成结构简单。本发明以大规模可编程门阵列FPGA和高速数模转换器组成全数字卫星信号模拟源核心电路。数字处理部分包括数字信号处理器DSP及其外接的内存和闪存、现场可编程门阵列FPGA及其外接的内存、数模转换器及其外接的点频时钟源，电路组成结构简单。数字信号处理器DSP作为该全数字卫星信号模拟源的主控，完成主控板下发包含编码方式、调制方式和编码数据源选择开关等参数的控制参数。利用DSP高速的数据运算能力，丰富的外部接口(如外部存储器EMIF接口、SRIO接口、三速以太网MAC控制器等)及其提供的SRIO接口，简化了硬件设计，提高DSP利用率，使模拟源与主控板之间的数据交换变得简单容易，采用降额使用原则，使得系统工作稳定可靠。现场可编程门阵列FPGA作为该高速卫星信号模拟源的主要算法处理单元，实际算法占用硬件资源量达到80％，可满足该模拟源系统多种功能单元和复杂并行算法的设计需要。

模拟电路设计要求低。本发明在模拟电路部分设计中心频率1200MHz，带宽500MHz的宽带衰减滤波器。相较于模拟源设备和信号源设备复杂的模拟电路组合、高的技术指标和高成本，该模拟源模拟部分宽带滤波衰减器矩形系数等技术指标要求低，容易实现，降低了模拟部分器件成本。

可节约硬件资源。本发明模拟源采用Box_Muller逻辑算法软件，在FPGA中通过多条DDS通道来完成不同的编码、加扰等功能，在主控板上的监控界面上对编码方式的参数进行设置时，模拟源上的信道编码单元的信号流程切换到与编码方式对应的处理支路，实现不同编码、变换等工作模式与处理支路对应关系。通过灵活配置不同编码方式的切换开关，可以选择增减编码单元，根据符号速率和并行运算主频率，确定32路的数字并行调制逻辑载波相位的翻转位置，并通过分级接口方法解决了多种编码功能带来的码流速率不一致问题，从而保证码流完整性。同时，当采用LDPC编码时，预先在Matlab中进行编码产生的编码数据通过主控板的PCIE总线接口传输到现场可编程门阵列FPGA产生32路DDS调制数据，产生的32路DDS调制数据经过MUX(8:1)合路后输入到数模转换器(MD662H)转换为高中频模拟信号。数模转换器(MD662H)的模拟端连至宽带衰减滤波器即可得到需要的模拟信号，与常规手段相比，可节约30％的硬件资源。

功能强大。本发明的模拟源设备功能强大，表现在以下几个方面：

1)输出信号灵活。本发明在FPGA上实现Box_Muller逻辑算法且在高速数模转换器上实现数模转换，通过2.8GHz双沿的高速数模转换器数据采样，直接产生连续可变的多模、码速率，以1200MHz为中心频率，5M～500MHz为带宽的卫星模拟信号；相较于IQ正交调制的传统信号调制生成方案实现中遇到如中心频率受到本振源输出频率限制，载波抑制受到IQ幅度和相位一致性限制等，本发明波形生成的Box_Muller逻辑算法和构成逻辑在FPGA内部完成，因此能够输出的信号灵活、多样，且不受后端模拟器件限制。本发明在未做均衡的情况下产生的信号能够实现QPSK信号EVM小于7，单载波杂散小于-60dBc的良好指标。

2)容易实现载波扫描、多普勒模拟。本发明中1200MHz中心频率的合成是在FPGA内部实现的，32个并行输出的DDS并行产生，每8个DDS为一组，分别有A、B、C、D四组，各组并行数据经过MUX(8:1)合路后分别对应数模转换器的一个端口，要完成中频率的偏移，只需改变DDS的频率字即可。这种由FPGA直接决定输出信号的方案更加容易实现。以1Hz为步进，计算所需的频率字，并不断置数给DDS，改变载波DDS的输出，从而实现载波的扫描；相同方法，计算频率字，置数给DDS，改变数据速率，实现码率的扫描，并且可以实现码率每比特连续可变功能。与传统的载波扫描通过DDS，多普勒模拟功能通过PLL、VCO改变正交调制器本振端的实现过程相比，本发明载波扫描和码率扫描按多普勒变换关系进行同步改变，可以实现多普勒模拟。试验测得多谱勒模拟范围可以达到±4MHz以上，多谱勒率精度达到：0.8382Hz/s，模拟的多谱勒速率可以达到±200KHz；同时还可实现三角扫面方式，避免接收机在拐点处失锁。

3)容易实现UQPSK、IQ不一致性调整。本发明在FPGA内部逻辑实现IQ两路信号产生及正交调制，I路进行归一化处理，计算Q路归一化参数，并在IQ信号正交变换前，通过乘法器对Q路信号的幅度和相位进行微调。使用这种调整方法在一定程度上能够消弱外部模拟器件性能不同带来的IQ两路信号正交性不好的问题。实验中测得，IQ两路模拟源能够达到模拟幅度精度±0.5dB，相位精度±3°的技术指标。

4)超宽带数字高斯白噪声信号产生容易实现。相较于传统高斯白噪声设备需要复杂的电路结构，本发明采用了双沿2.8GHz采样的高速数模转换器，为超宽带白噪声信号的产生提供硬件条件，而且在软件上，通过FPGA逻辑32路并行的Box_Muller逻辑算法，并进行加权相加就能够输出超带宽白噪声信号。因此，本发明的高斯白噪声信号产生更加容易实现。实际测试得噪声带宽可达1.2GHz，根据不同的调制模式加噪，添加Eb/N0的范围为0—18dB。

5)任意波形发生功能更加强大。就目前国内外任意波形发生器产品，通常采用软件的方式产生波形文件再滚动播放。而本发明的高速全数字卫星信号模拟源可通过PCIE接口外接主控板，操作主控板监控界面，由PCIE接口进行外部数据注入，用户生成的任何波形输出文件在FPGA中调制后再播放。本发明不仅具有其它任意波形发生器循环滚动播放功能，而且具有将注入数据在FPGA内部通过实时编码、调制产生输出实时波形的功能，比传统任意波形发生器的功能更为强大。

6)更适合卫星模式多样的参数配置项。本发明支持多模式和多种调制方式可配置：BPSK、QPSK、UQPSK、OQPSK；支持编码方式：卷积编码、RS编码、LDPC编码与交错、加扰、加同步字；支持多种码型变换：NRZ-L、M、S，Biφ-L、M、S和格雷差分码；支持串并变换、差分变换等。为了方便多种模式的配置，本发明FPGA在不同的编码方式、码型变换等变换模块的算法实现过程中设置选择开关，可以根据操作界面选择的工作模式自由配置组合功能；由于多种编码方式和码型变换的组合带来的数据速率的改变，可能为原速率的一半、两倍，因此通过设置双口存储器来配置不同的工作速率。如图3所示。

本发明采用全数字卫星中频信号直接合成高速数字信号和高速模数转换方案，实现了高速信号的并行编码和调制、高速数模转换器接口及高速信号的完整性，成功突破了宽带信道模拟、超宽带数字高斯白噪声生成等技术难题，采用全数字的方式实现整个编码调制的过程，并通过高速DAC合成模拟信号的设计方法，突破了高速数字信号直接合成、实时宽带信道模拟、超宽带数字高斯白噪声生成等设计技术难题。

本发明基于MD662H的高速卫星信号模拟源能达到以下性能指标：

1调制方式：BPSK、QPSK、UQPSK、OQPSK。

2输出高频标称频率：1200MHz。

3编码后的码速率：5Mb/s～500Mb/s连续可变，能够单载波输出。

4支持多种码型：NRZ-L、M、S，Biφ-L、M、S，8种格雷差分码。

5能动态模拟载波和数据的频率。能够按三角扫面方式进行多谱勒速率模拟；多谱勒模拟范围：±4MHz以上；多谱勒率精度：0.8382Hz/s；模拟的多谱勒速率可以达到±200KHz。

6能模拟I/Q相位、幅度不平衡。

7输出电平：-50dBm～0dBm，步进1dB。

8杂散抑制：≦－50dBc。

9任意波形存储容量：≧1G采样点。

11模拟噪声源，产生高斯白噪声带宽1.2GHz，信噪比可调。

12本发明能产生固定帧格式的调制数据，也可以接收外来的调制数据，数据可以是伪随机码、固定码、台阶码等；码型、码速率、帧格式、调制方式及参数可通过监控界面设定。

13数据具有帧计数格式。

本发明模拟源支持单数据源和双数据源，支持多种调制模式、多种码型变换和多种编码方式，包括BPSK、QPSK、UQPSK、OQPSK等调制方式；支持卷积编码、RS编码与交错、加扰、加同步字等编码方式；支持NRZ-L、M、S，Biφ-L、M、S，8种格雷差分码等码型变换；还支持串并变换、差分变换等。基于MD662H的适用于高速卫星数据传输，在宽带卫星信号传输、遥感、高速无线信号处理领域有着较大的应用前景。

附图说明

为了更清楚地理解本发明，参照本发明实施过程和附图，来描述本发明，其中：

图1是本发明全数字卫星信号模拟源的组成框图。

图2是图1数模转换器(MD662H)与现场可编程门阵列FPGA接口的工作原理图。

图3是图1FPGA采用32路DDS分组串并转换产生1200MHz高中频载波信号的流程示意图。

图4是图1FPGA多模式实时宽带模拟的工作示意图。

具体实施方式

参阅图1。在以下描述的实施例中，一种全数字卫星信号模拟源，结构上采用可插入CPCI机箱的CPCI板卡，该板卡主要由数字处理部分和模拟处理部分两部分组成。所述CPCI板卡上设有数字处理部分和模拟处理部分，数字处理部采用Box_Muller逻辑算法软件，包含了外接点频时钟源的数模转换器、外接内存相连数字信号处理器DSP的现场可编程门阵列FPGA。模拟处理部分主要由宽带滤波衰减器组成。数字信号处理器DSP可以选用TI公司一款高性能的TMS320C6455芯片作为系统控制和管理中心。数字信号处理器DSP外接内存容量可以是2Gb和闪存容量可以是512Mb。现场可编程门阵列FPGA作为该高速卫星信号模拟源的主要算法处理单元，可以选用Xilinx公司的V7系列，具体型号可以是XC7VX690T-FFG1930，硬件资源包含最大1000个IO口，1470个36Kb BLOCKram，69312个逻辑单元，3个PCIE高速接口，支持8X模式。现场可编程门阵列FPGA外接内存容量可以是4Gb。数模转换器可以选用EUVIS公司的MD662H。MD662H可以是12位高速数模转换器器件，最高支持双沿4Gsps的高速采样率，即采样率可达8Gsps，同时它提供48对差分接口，内部集成有multiplexers可完成4:1数据速率变换，实现4路并行2Gsps采样数据转换为8Gsps采样率数据，经D/A变换输出。外部点频时钟源提供2.8GHz的时钟，数模转换器的采样数据速率为5.6Gbps。数字信号处理器DSP作为该全数字卫星信号模拟源的主控，完成主控板下发包含编码方式、调制方式和编码数据源选择开关等参数的控制参数。数字信号处理器DSP外接存储DSP启动程序的闪存和用来解析控制参数需要的内存，通过Serial RapidIO总线传输解析后的控制参数，解析后的控制参数通过EMIF总线输出至现场可编程门阵列FPGA。

模拟源板卡通过PCIE接口将Matlab中按照低密度奇偶校验码LDPC编码方式进行编码，并存储在主控板上的编码数据通过PCI Express总线传输到现场可编程门阵列FPGA的PCIE数据解析单元，PCIE数据解析单元将PCIE接口输入的主控板存储文件编码数据存储在内存中，供选择器提取。PCIE数据解析单元将解析输出的主控板存储文件编码数据输入到FPGA外接的内存中进行速率转换，FPGA通过32位低速数据总线从外接内存存储区取数，将PCIE接口输入的主控板存储文件编码数据输入到选择器，选择器根据输入的编码数据源选择开关，选择信道编码单元输出的编码数据或PCIE接口输入的主控板存储文件编码数据作为信号调制单元的数据输入。

数字信号处理器DSP通过Serial RapidIO总线传输控制参数，FPGA通过多条DDS通道接收控制参数来完成控制参数不同的编码、加扰和加同步字，根据编码信道的符号速率和DDS的并行运算主频率，确定多路并行调制逻辑载波相位的翻转位置，并通过分级接口传输码流速率；FPGA通过内部逻辑产生IQ两路正交调制信号，对I路进行归一化处理，计算出Q路归一化参数，并在IQ信号正交变换前，通过乘法器对Q路信号的幅度和相位进行微调，消弱外部模拟器件性能不同带来的IQ两路信号正交性。在主控板上的监控界面上对编码方式的参数进行设置，配置不同编码方式的切换开关，切换开关选择增减编码单元，将模拟源上的信道编码单元的信号流程切换到与编码方式对应的处理支路，实现不同编码、变换等工作模式与处理支路对应关系。当数字信号处理器DDS采用LDPC编码时，预先在Matlab中进行编码产生的编码数据通过模拟源板卡的PCIE总线接口传输到现场可编程门阵列FPGA产生32路DDS调制数据，产生的32路DDS调制数据经过MUX(8:1)合路后输入到数模转换器(MD662H)转换为高中频模拟信号。数模转换器(MD662H)的模拟端连至宽带衰减滤波器即可得到需要的模拟信号。

数字处理部分采用Box_Muller逻辑算法软件，在FPGA上波形生成Box_Muller逻辑算法和构成逻辑，且在高速数模转换器上实现数模转换，通过2.8GHz双沿的高速数模转换器数据采样，直接产生连续可变的多模、码速率，以1200MHz为中心频率，5M～500MHz为带宽的卫星模拟信号。在FPGA中通过多条DDS通道来完成不同的编码、加扰和加同步字，根据符号速率和并行运算主频率，确定多路并行调制逻辑载波相位的翻转位置，并通过分级接口传输码流速率；模拟源板卡将预先在Matlab中编码产生的编码数据，通过模拟源板卡的PCIE总线接口传输到现场可编程门阵列FPGA产生32路DDS调制数据，DSP通过SRIO接口接收主控板下发的编码方式、调制方式和编码数据源选择开关信号的控制参数，通过SerialRapidIO总线传输控制参数需要的内存，将解析后的上述控制参数通过EMIF总线分别输入到现场可编程门阵列FPGA中的信道编码单元、信号调制单元和选择器，信道编码单元根据输入差分编码、卷积编码不同的编码方式，产生该编码方式下的编码数据，将编码数据输出到选择器，选择器将编码数据源选择开关输出的编码数据或通过模拟源板卡的PCIE接口输入的主控板存储文件编码数据作为信号调制单元的数据输入，信号调制单元将选择器输出的32路12位宽的DDS调制数据分为A、B、C、D四组，每组8个通道，每个通道数据位宽为12；四组通过各自的8通道数据(0:11)经过各自的一个MUX(8:1)进行顺序合路，各组并行数据经过MUX(8:1)合路后分别对应数模转换器的一个端口，完成中频率的偏移，将各自输出一路的通道数据(0:11)分别送入到数模转换器的A、B、C、D端口，数模转换器将上述通道数据(0:11)转换为高中频模拟信号，高中频模拟信号被送入模拟处理部分，经宽带滤波衰减器滤去或衰减频段范围外的谐波，并调节数模转换器模拟端信号输出的幅度，输出多模、码速率连续可变的高中频宽带卫星模拟信号。

现场可编程门阵列FPGA通过与数字信号处理器DSP相连的EMIF总线将包含编码方式、调制方式和编码数据源选择开关三种控制参数分别输入到信道编码单元、信号调制单元和选择器。信道编码单元根据输入不同的编码方式(例如差分编码、卷积编码等)产生该编码方式下的编码数据，并将编码数据输出到选择器。数字信号处理器DSP通过SRIO接口接收主控板下发包含编码方式、调制方式和编码数据源选择开关等参数的对该模拟源的控制参数。

数模转换器MD662H通过时钟输入源端，接收来自点频时钟源的2.8GHz的时钟信号作为数模转换的采样时钟，同时，数模转换器MD662H通过时钟输出端将点频时钟源输出的700MHz的时钟信号送入到现场可编程门阵列FPGA。现场可编程门阵列FPGA将点频时钟源输入的700MHz时钟，经过1/4分频输出175Mhz的时钟，将175MHz的时钟作为32路12位宽的DDS调制数据的时钟源。信号调制单元输出32路12位宽的DDS调制数据分为A、B、C、D四组，每组8个通道，每个通道数据位宽为12。A组8通道数据A1(0:11)、A2(0:11)…A8(0:11)经过1个MUX(8:1)进行顺序合路，输出为一路A(0:11)到数模转换器(MD662H)的A端口，同样，B、C、D三组和A组数据进行同样处理，分别输出B(0:11)、C(0:11)、D(0:11)数据到B端口、C端口、D端口。最后，数模转换器MD662H经模拟处理部分中的宽带滤波衰减器滤去或衰减频段范围外的谐波，并调节数模转换器(MD662H)模拟端信号输出的幅度，输出多模、码速率连续可变的高中频宽带卫星模拟信号。

参阅图2。工作时钟的速度和逻辑占用面积是现场可编程门阵列FPGA设计中相互制约的两个关键因素。本实施例中数模转换器(MD662H)的数据转换速率高达8Gsps，但是现场可编程门阵列FPGA芯片的时钟工作速度不可能这么高，因此采取了多路合成的设计思路，即“以资源换速度”的策略进行设计，整个数据链路进行了2级数据合成方法。数模转换器(MD662H)本身具有4分频时钟的能力，能够将外供2.8GHz时钟信号分频成700MHz输入到现场可编程门阵列FPGA时钟输入管脚，FPGA通过内部锁相环PLL锁定该700MHz时钟信号，并进行4分频生成175MHz主逻辑工作时钟。在数模转换器(MD662H)和现场可编程门阵列FPGA的接口设计中，该全数字卫星信号模拟源之所以能直接产生1200MHz中频信号，就在于数模转换器(MD662H)本身的高采样率性能。数模转换器(MD662H)能够接收双沿4GHz的外部采样时钟，依据奈奎斯特采样定理，数模转换器(MD662H)可以还原2GHz的信号。本实施例为了保证信号质量，采用降额设计方法，选择2.8GHz双沿采样时钟，一个周期5个采样点，可以还原中心频率为1200MHz的信号。

在数模转换器(MD662H)与现场可编程门阵列FPGA接口电路中，现场可编程门阵列FPGA将点频时钟源输入的时钟经1/4分频后的32路12位宽的DDS调制数据的时钟源送入信号调制单元，信号调制单元将32路12位宽的DDS调制数据分为A、B、C、D四大组，每组又分为A1、A2、A3、A4、A5、A6、A7、A8、B1、B2、B3、B4、B5、B6、B7、B8、C1、C2、C3、C4、C5、C6、C7、C8、D1、D2、D3、D4、D5、D6、D7、D8，12位宽的八小组，每小组时钟速率为175MHz。A组8通道数据A1(0:11)、A2(0:11)…A8(0:11)依次经过1个MUX(8:1)进行顺序合路，合路输出一路数据速率为1.4GHz位宽为12位的A(0:11)到数模转换器(MD662H)的A端口，同样，B、C、D三组和A组数据进行同样处理，分别输出B(0:11)、C(0:11)、D(0:11)通道数据送入数模转换器B端口、C端口、D端口。数模转换器(MD662H)在其内部又将A端口、B端口、C端口、D四路采样速率为1.4Gbps的高速数据A(0:11)、B(0:11)、C(0:11)、D(0:11)进一步串化为采样速率5.6Gsps的高速数据，高速数据通过数模转换器输出端输出模拟信号。

参阅图3。在实现1200MHz直接中频合成时，现场可编程门阵列FPGA采用32路DDS分组串并转换调制，并行DDS合成并行载波信号，DDS并行载波信号通道数据顺序输出，将分别经过对应的MUX(8:1)进行顺序合路为采样速率5.6Gsps的高速数据，通过A端口、B端口、C端口、D端口，将四路采样速率为1.4Gbps的高速数据输出到数模转换器(MD662H)，采样产生1200MHz中频载波信号。数模转换器(MD662H)通过5.6GHz采样率得到1200MHz中频信号，可确定在32个DDS查找表里的数据顺序和起始相位，32个数据按照排列顺序并行输出，编号为1，5，9，13，17，21，25，29的DDS通道分别与A组DDS通道的A1，A2，A3，A4，A5，A6，A7，A8顺序的对应，编号为2，6，10，14，18，22，26，30的DDS通道分别与B组DDS通道的B1，B2，B3，B4，B5，B6，B7，B8顺序的对应，编号为3，7，11，15，19，23，27，31的DDS通道分别与C组DDS通道的C1，C 2，C3，C4，C5，C6，C7，C8顺序的对应，编号为4，8，12，16，20，24，28，32的DDS通道分别与D组DDS通道的D1，D2，D3，D4，D5，D6，D7，D8顺序的对应。之后，A组8通道数据A1(0:11)、A2(0:11)…A8(0:11)经过1个MUX(8:1)进行顺序合路(依次先后输出1，5，9，13，17，21，25，29路的DDS通道数据)，输出为一路数据速率为1.4GHz位宽为12位的A(0:11)到数模转换器(MD662H)的A端口，同样，B、C、D三组和A组数据进行同样处理，分别输出B(0:11)、C(0:11)、D(0:11)数据到数模转换器B端口、C端口、D端口。数模转换器(MD662H)在其内部又将A端口、B端口、C端口、D四路采样速率1.4Gbps的高速数据A(0:11)、B(0:11)、C(0:11)、D(0:11)进一步顺序串化使用(以1、2、3…30、31、32的DDS通道数据顺序输出)，成为采样速率5.6Gsps的高速数据输出到高速数模转换器，采样产生1200MHz中频载波信号。

参阅图4。由于多种编码方式可能带来在编码级和调制级之间存在数据速率的改变，如差分变换等，编码过程中，差分编码等编码方式会造成数据速率减半或翻倍。本实施例在数据速率在编码级和调制级之间设置双口存储器，并能够根据功能开关配置不同的工作速率，保证编码数据与调制端数据速率缓冲接口。

多模式实时宽带模拟中，FPGA将内部逻辑分为数据源级、有多种数据速率的编码级和调制级，且在的数据源级和调制级数据速率固定，相邻两级之间数据速率的切换在双口RAM存储器中实现。数据源级按照用户要求对单数据源或者双数据源进行选择、并确定是否添加RS编码、加扰、加同步字等；编码级按照用户要求确定是否添加差分编码、卷积编码等，并对编码方式进行开关功能的切换；通过操作运行在主控板上的监控界面，用户可以对当前需要的工作模式参数进行配置，根据切换不同的配置组合方式，实现实时宽带信道的模拟。调制级选择配置用户要求的调制方式并输出调制方式。在编码级，FPGA通过不同的编码方式(例如：差分编码、卷积编码等)分别完成不同的编码、加扰等功能，可以依据不同的编码方式通过开关切换逻辑将信道编码单元的信号流程，切换到与该编码方式对应的处理支路，完成所需编码。在调制级，信号调制单元根据不同的调制方式(例如:BPSK、QPSK、UQPSK等)输出相对应的调制信号。FPGA通过数据源级，按照用户选择的单数据源或者双数据源，将确定添加的RS编码、加扰、加同步字送入双口存储器RAM；双口存储器RAM1通过编码级对编码方式进行开关切换为I、Q两路处理支路，将所需编码送入双口存储器RAM2，将I、Q两路编码送入调制级，调制级根据不同的BPSK、QPSK、UQPSK调制方式，输出BPSK、QPSK、UQPSK相对应的调制信号。

Claims (10)

1.一种全数字卫星信号模拟源，包括结构上采用可插入CPCI机箱的模拟源板卡，所述模拟源板卡上设有数字处理部分和模拟处理部分，数字处理部包含外接点频时钟源的数模转换器、外接内存相连数字信号处理器DSP的现场可编程门阵列FPGA，其特征在于：DSP通过SRIO接口接收主控板下发的编码方式、调制方式和编码数据源选择开关信号的控制参数，将解析后的控制参数，通过EMIF总线分别输入到现场可编程门阵列FPGA中的信道编码单元、信号调制单元和选择器，信道编码单元根据输入差分编码、卷积编码不同的编码方式，产生编码方式下的编码数据，将编码数据输出到选择器，选择器将编码数据源选择开关输出的编码数据或通过PCIE接口输入的主控板上存储文件编码数据作为信号调制单元的数据输入，信号调制单元将选择器输出的DDS调制数据分为每组8个通道，每个通道数据位宽为12的A、B、C、D四组；四组通过各自的8通道数据(0:11)，经过各自的一个MUX(8:1)进行顺序合路，各组并行数据经过MUX(8:1)合路后分别对应数模转换器的一个端口，完成中频率的偏移，将各自输出一路的通道数据(0:11)分别送入到数模转换器的A、B、C、D端口，数模转换器将上述通道数据(0:11)转换为高中频模拟信号，高中频模拟信号被送入模拟处理部分，经宽带滤波衰减器滤去或衰减频段范围外的谐波，并调节数模转换器模拟端信号输出的幅度，输出多模、码速率连续可变的高中频宽带卫星模拟信号。

2.如权利要求1所述的全数字卫星信号模拟源，其特征在于：数字信号处理器DSP外接存储DSP启动程序的闪存和用来解析控制参数需要的内存，通过Serial RapidIO总线传输解析后的控制参数，解析后的控制参数通过EMIF总线输出至现场可编程门阵列FPGA。

3.如权利要求1所述的全数字卫星信号模拟源，其特征在于：主控板将Matlab中按照低密度奇偶校验码LDPC编码方式进行编码，并存储在主控板上，存储在主控板上的编码数据通过PCI Express接口传输到现场可编程门阵列FPGA的PCIE数据解析单元，PCIE数据解析单元将PCIE接口输入的主控板存储文件编码数据存储在内存中，供选择器提取。

4.如权利要求3所述的全数字卫星信号模拟源，其特征在于：PCIE数据解析单元将解析输出的主控板存储文件编码数据输入到FPGA外接的内存中进行速率转换，FPGA通过32位低速数据总线从外接内存存储区取数，将PCIE接口输入的主控板存储文件编码数据输入到选择器，选择器根据输入的编码数据源选择开关，选择信道编码单元输出的编码数据或PCIE接口输入的主控板存储文件编码数据作为信号调制单元的数据输入。

5.如权利要求1所述的全数字卫星信号模拟源，其特征在于：数字信号处理器DSP作为该全数字卫星信号模拟源的主控，完成主控板下发包含编码方式、调制方式和编码数据源选择开关的控制参数。

6.如权利要求1所述的全数字卫星信号模拟源，其特征在于：数字信号处理器DSP通过Serial RapidIO总线传输控制参数，FPGA通过多条DDS通道接收控制参数来完成控制参数不同的编码、加扰和加同步字，根据编码信道的符号速率和DDS的并行运算主频率，确定多路并行调制逻辑载波相位的翻转位置，并通过分级接口传输码流速率。

7.如权利要求1所述的全数字卫星信号模拟源，其特征在于：FPGA通过内部逻辑产生IQ两路正交调制信号，对I路进行归一化处理，计算出Q路归一化参数，并在IQ信号正交变换前，通过乘法器对Q路信号的幅度和相位进行微调，消弱外部模拟器件性能不同带来的IQ两路信号正交性。

8.如权利要求1所述的全数字卫星信号模拟源，其特征在于：在主控板上的监控界面上对编码方式的参数进行设置，配置不同编码方式的切换开关，切换开关选择增减编码单元，将模拟源上的信道编码单元的信号流程切换到与编码方式对应的处理支路，实现不同编码、变换工作模式与处理支路对应关系。

9.如权利要求1所述的全数字卫星信号模拟源，其特征在于：当数字信号处理器DDS采用LDPC编码时，预先在Matlab中进行编码产生的编码数据通过主控板的PCIE总线接口传输到现场可编程门阵列FPGA产生32路DDS调制数据，产生的32路DDS调制数据经过MUX(8:1)合路后输入到数模转换器转换为高中频模拟信号，数模转换器的模拟端连至宽带衰减滤波器即可得到需要的模拟信号。

10.如权利要求1所述的全数字卫星信号模拟源，其特征在于：数字处理部分采用Box_Muller逻辑算法软件，在FPGA上波形生成Box_Muller逻辑算法和构成逻辑，且在高速数模转换器上实现数模转换，通过2.8GHz双沿的高速数模转换器数据采样，直接产生连续可变的多模、码速率，以1200MHz为中心频率，5M～500MHz为带宽的卫星模拟信号。