CN205179018U - 一种信号发生器 - Google Patents

Abstract

本申请公开了一种信号发生器，包括：控制单元；时钟信号发生器，与所述控制单元相连，其中，所述控制单元控制所述时钟信号发生器产生第一时钟信号；频率合成器，与所述控制单元及所述时钟信号发生器相连，其中，所述时钟信号发生器将所述第一时钟信号发送至所述频率合成器，所述频率合成器基于所述第一时钟信号，生成第一信号以及第二时钟信号，所述第一时钟信号为所述频率合成器的时钟信号，所述第二时钟信号为所述控制单元的时钟信号，所述频率合成器将所述第二时钟信号发送至所述控制单元。本实用新型提供上述信号发生器，用于解决现有技术中的信号发生器存在体积较大的技术问题，实现了减小信号发生器体积的技术效果。

Description

一种信号发生器

技术领域

本实用新型涉及电子技术领域，特别涉及一种信号发生器。

背景技术

信号发生器被广泛应用于现代雷达系统、现代通信系统中。信号发生器可以根据实际需要来产生不同形式信号。具体的，以信号发生器为捷变频信号发生器为例，由于捷变频频率源不仅具有优良的抗干扰能力，而且大大提高了系统的处理能力，因此捷变频信号发生器被广泛应用。但随着科学技术的不断发展，除了捷变频功能以外，现在的通信系统、雷达系统还要求捷变频信号发生器具有多种调制功能，能够产生多种方式进行调制的调制信号，如最小频移键控(MinimumShiftKeying，MSK)、二进制相移键控(BinaryPhaseShiftKeying，BPSK)、幅移键控(AmplitudeShiftKeying，ASK)、线性调频等。

在现有技术中，这种多功能的捷变频调制信号发生器实现起来是比较复杂的。通常采用现场可编程门阵列(FieldProgrammableGateArray，FPGA)来进行调制方式的控制，但在现有技术中，FPGA需要有独立的FPGA时钟源来提供时钟信号。且现有技术中的信号发生器需要设置混频电路对信号进行变频得到预定频段的调制信号。

由上所述，由于引入了混频电路和独立的FPGA时钟源，现有技术中的信号发生器存在体积较大的技术问题。

实用新型内容

本申请实施例提供一种信号发生器，用于解决现有技术中的信号发生器存在体积较大的技术问题，实现了减小信号发生器体积的技术效果。

本申请实施例提供一种信号发生器，包括：

控制单元；

时钟信号发生器，与所述控制单元相连，其中，所述控制单元控制所述时钟信号发生器产生第一时钟信号；

频率合成器，与所述控制单元及所述时钟信号发生器相连，其中，所述时钟信号发生器将所述第一时钟信号发送至所述频率合成器，所述频率合成器基于所述第一时钟信号，生成第一信号以及第二时钟信号，所述第一时钟信号为所述频率合成器的时钟信号，所述第二时钟信号为所述控制单元的时钟信号，所述频率合成器将所述第二时钟信号发送至所述控制单元。

可选的，所述频率合成器用于对所述第一时钟信号进行分频处理，得到所述第二时钟信号，其中，所述第一信号以及所述第二时钟信号的相位相同。

可选的，所述控制单元用于控制所述频率合成器对所述第一信号进行调制处理，获得第一调制信号。

可选的，所述信号发生器还包括：

带通滤波器，与所述频率合成器相连，用于对所述第一调制信号进行滤波处理，获得第二调制信号，所述第二调制信号的杂散干扰满足预设杂散干扰范围。

可选的，所述信号发生器还包括：

放大器，与所述带通滤波器相连，用于对所述第二调制信号进行功率放大，获得第三调制信号，所述第三调制信号的功率满足预设功率范围。

可选的，所述控制单元为现场可编程门阵列或复杂可编程逻辑器件。

可选的，所述频率合成器为直接数字式频率合成器或间接频率合成器或直接模拟频率合成器。

可选的，所述直接数字式频率合成器为AD9914芯片。

可选的，所述第一信号为L波段信号。

本申请实施例中的上述一个或多个技术方案，至少具有如下一种或多种技术效果：

一、本申请实施例中的方案中，频率合成器基于时钟信号发生器产生并发送的第一时钟信号，一方面生成第一信号进行进一步调制处理，另一方面生成第二时钟信号为控制单元提供所需要的时钟信号。而不用像现有技术那样单独为控制单元提供独立的时钟源，节约了设置时钟源的空间。因此，本申请实施例中的方案有效解决了现有技术中的信号发生器存在体积较大的技术问题，实现了减小信号发生器体积的技术效果。

二、本申请实施例中的信号发生器通过采用直接数字式频率合成器，直接生成L波段的第一信号，而不用像现有技术那样通过混频电路进行变频得到L波段的信号，因此，不用引入混频电路，节约了空间，进一步减小了信号发生器的体积和重量，同时降低了信号发生器的成本。

三、本申请实施例中的信号发生器不会引入混频电路，降低了电路复杂度。另外，由于混频电路会给输出信号的杂散抑制带来问题，因此，本申请实施例中由于不引入混频电路能够提高输出信号的质量。

四、本申请实施例中的方案，由于信号发生器的控制单元的时钟信号是通过频率合成器对第一时钟信号进行分频处理得到的，且第一时钟信号及第二时钟信号的相位相同，因此实现了控制单元与频率合成器的时钟同步。而现有技术中，由于控制单元的时钟信号是独立的时钟源提供的，独立的时钟源与频率合成器的参考时钟很难达到同步。可见，本申请实施例中的方案通过使控制单元与频率合成器的时钟同步，从而提高了调制信号的质量，降低了通信时的误码率。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为现有技术中信号发生器的结构框图；

图2为本申请实施例一中提供的一种信号发生器的结构框图；

图3为本申请实施例一中提供的另一种信号发生器的结构框图。

具体实施方式

本申请实施例提供一种信号发生器，用于解决现有技术中的信号发生器存在体积较大的技术问题，实现了减小信号发生器体积的技术效果。

本申请实施例中的技术方案为解决上述的技术问题，总体思路如下：

一种信号发生器，包括：

控制单元；

时钟信号发生器，与所述控制单元相连，其中，所述控制单元控制所述时钟信号发生器产生第一时钟信号；

频率合成器，与所述控制单元及所述时钟信号发生器相连，其中，所述时钟信号发生器将所述第一时钟信号发送至所述频率合成器，所述频率合成器基于所述第一时钟信号，生成第一信号以及第二时钟信号，所述第一时钟信号为所述频率合成器的时钟信号，所述第二时钟信号为所述控制单元的时钟信号，所述频率合成器将所述第二时钟信号发送至所述控制单元。

在上述方案中，频率合成器基于频率源产生并发送的第一时钟信号，一方面生成第一信号进行进一步调制处理，另一方面生成第二时钟信号为控制单元提供所需要的时钟信号。而不用像现有技术那样单独为控制单元提供独立的时钟源，节约了设置时钟源的空间。因此，本申请实施例中的方案有效解决了现有技术中的信号发生器存在体积较大的技术问题，实现了减小信号发生器体积的技术效果。

为了更好的理解上述技术方案，下面通过附图以及具体实施例对本实用新型技术方案做详细的说明，应当理解本实用新型实施例以及实施例中的具体特征是对本实用新型技术方案的详细的说明，而不是对本实用新型技术方案的限定，在不冲突的情况下，本实用新型实施例以及实施例中的技术特征可以相互组合。

实施例一

如图1所示，为现有技术中信号发生器的结构框图。首先，从图中可以看出，在现有技术中，FPGA的时钟信号是由单片机控制独立的时钟源产生的。一方面，由于独立时钟源的引入会导致信号发生器的体积较大，增加信号发生器的成本，另一方面，由于独立的时钟源产生的时钟信号与频率合成器的时钟信号很难同步，因此会恶化调制信号的质量，增加误码率。其次，在现有技术中引入了混频电路，混频电路包括混频器、本振元、单片机等。可见，引入混频电路使得信号发生器的电路实现起来会较复杂，并且由于混频器的引入，会给输出信号的杂散抑制带来问题，使得信号的质量较差。

在本申请实施例中，如图2所示，为本申请提供的信号发生器的结构框图，所述信号发生器包括：

控制单元10；

时钟信号发生器11，与所述控制单元10相连，其中，所述控制单元10控制所述时钟信号发生器11产生第一时钟信号；

频率合成器12，与所述控制单元10及所述时钟信号发生器11相连，其中，所述时钟信号发生器11将所述第一时钟信号发送至所述频率合成器12，所述频率合成器12基于所述第一时钟信号，生成第一信号以及第二时钟信号，所述第一时钟信号为所述频率合成器12的时钟信号，所述第二时钟信号为所述控制单元10的时钟信号，所述频率合成器12将所述第二时钟信号发送至所述控制单元。

具体来讲，所述控制单元10为现场可编程门阵列(FieldProgrammableGateArray，FPGA)或复杂可编程逻辑器件(ComplexProgrammableLogicDevice，CPLD)。还可以是其他的可编程器件，本申请不做具体限定。在本申请中，以控制单元10为FPGA为例来对本申请实施例进行说明。

进一步的，所述频率合成器12用于产生所需频率的信号，所述频率合成器12可以为直接数字式频率合成器或间接频率合成器或直接模拟频率合成器。本领域技术人员可以根据实际需要来进行选择，本申请不做具体限定。具体的，由于直接数字式频率合成器(DirectDigitalSynthesizer，DDS)能够直接以离散时间的方式产生信号，通过改变幅度、频率和相位来生成被调制信号，对于数字通信系统来说可以产生任意的波形。并且，与传统的频率合成器相比，DDS具有低成本、低功耗、高分辨率和快速转换时间等优点。因此，在本申请实施例中，以频率合成器12为直接数字式频率合成器为例来进行说明。

在本申请实施例中，FPGA发送一控制信号至所述时钟信号发生器11，时钟信号发生器11产生与直接数字式频率合成器相匹配的第一时钟信号，直接数字式频率合成器基于所述第一时钟信号产生第一信号。具体的，DDS的时钟信号的频率与输出信号的频率之间的关系为：时钟信号频率大于等于输出信号频率的二倍。因此，可以根据所需的输出信号的频率，来调整DDS时钟信号的频率，以输出所需频率的信号。

另外，所述频率合成器12用于对所述第一时钟信号进行分频处理，得到所述第二时钟信号，其中，所述第一信号以及所述第二时钟信号的相位相同。所述第二时钟被发送至FPGA，作为FPGA的时钟信号。由于第二时钟信号是对第一时钟信号分频得到的，因此可以保证第一时钟信号与第二时钟信号的相位相同，即保证DDS与FPGA的时钟同步。实现了提高频率合成器输出的信号质量，降低了信号的误码率。

在本申请实施例中，所述控制单元10用于控制所述频率合成器12对所述第一信号进行调制处理，获得第一调制信号。具体来讲，通过FPGA可以控制DDS实现对第一信号进行包括最小频移键控(MinimumShiftKeying，MSK)、二进制相移键控(BinaryPhaseShiftKeying，BPSK)、幅移键控(AmplitudeShiftKeying，ASK)、线性调频在内的调制方式。本领域的技术人员可以根据实际需要来设置具体的调制方式，本申请不做具体限定。

下面，以L波段的调制信号为例，来对本申请实施例来进行具体说明。

在本申请实施例中，所述直接数字式频率合成器为AD9914芯片。所述第一信号为L波段信号。AD9914芯片具有高参考时钟信号频率，其参考时钟信号频率可达3.5GHz。L波段的范围为1GHz～2GHz，由于DDS的参考时钟信号频率大于等于输出信号频率的2倍，所以AD9914可以直接产生L波段的信号。当然，本领域的普通技术人员可以根据实际需要选用其他时钟频率的频率合成器芯片，产生其他频率的调制信号。本申请不做具体限定。

具体来讲，当FPGA控制时钟信号发生器产生的第一时钟信号频率为3.2GHz时，DDS输出的信号频率为1GHz～1.3GHz。同时，DDS对第一时钟信号进行分频处理，产生频率为800MHz的第二时钟信号作为FPGA的时钟信号，其中，所述第一时钟信号和所述第二时钟信号的相位一致。FPGA对DDS进行调制方式控制，以使DDS产生不同形式的调制信号。可见，本申请实施例中的方案可以通过频率合成器直接产生L波段的调制信号，而不像现有技术那样需要引入混频电路，通过混频电路的变频处理得到L波段的调制信号。因此，本申请节约了设置混频电路的空间，进一步减小了信号发生器的体积重量，从而减小了信号发生器的成本。

进一步的，如图3所示，所述信号发生器还包括：

带通滤波器31，与所述频率合成器相连，用于对所述第一调制信号进行滤波处理，获得第二调制信号，所述第二调制信号的杂散干扰满足预设杂散干扰范围。

放大器32，与所述带通滤波器31相连，用于对所述第二调制信号进行功率放大，获得第三调制信号，所述第三调制信号的功率满足预设功率范围。

具体来讲，仍以L波段的调制信号为例，在DDS产生L波段的调制信号时，L波段的调制信号不可能是完全纯净的信号，必然会存在其他波段的杂散干扰信号。为了提高调制信号的质量，采用带通滤波器对调制信号进行滤波，滤掉干扰信号，使得调制信号的杂散干扰满足预设杂散干扰范围，在本申请实施例中，所述预设杂散干扰范围为：杂散小于等于-65dBc。即调制信号的杂散小于等于-65dBc时，所述调制信号为质量较好的信号。当然，本领域的技术人员可以根据实际情况来设置预设杂散干扰范围，或使用其他衡量信号质量的指标，本申请不做具体限定。

进一步的，为了使调制信号的功率达到要求，本申请实施例中的信号发生器还设置有放大器。与所述带通滤波器31相连，用于对经滤波后的第二调制信号进行放大，获得经放大后的第三调制信号。在本申请实施例中，预设功率范围为大于等于10dBm，即当第三调制信号的功率大于等于10dBm时，所述第三调制信号为满足要求的信号。由于第三调制信号为经过调制、滤波、放大后得到的最终信号，因此，第三调制信号的杂散小于等于-65dBc，且功率大于等于10dBm。当然，本领域的技术人员可以根据实际需要来设置预设功率范围，本申请不做具体限定。

本申请实施例中的上述一个或多个技术方案，至少具有如下一种或多种技术效果：

一、本申请实施例中的方案中，频率合成器基于时钟信号发生器产生并发送的第一时钟信号，一方面生成第一信号进行进一步调制处理，另一方面生成第二时钟信号为控制单元提供所需要的时钟信号。而不用像现有技术那样单独为控制单元提供独立的时钟源，节约了设置时钟源的空间。因此，本申请实施例中的方案有效解决了现有技术中的信号发生器存在体积较大的技术问题，实现了减小信号发生器体积的技术效果。

二、本申请实施例中的信号发生器通过采用直接数字式频率合成器，直接生成L波段的第一信号，而不用像现有技术那样通过混频电路进行变频得到L波段的信号，因此，不用引入混频电路，节约了空间，进一步减小了信号发生器的体积和重量，同时降低了信号发生器的成本。

三、本申请实施例中的信号发生器不会引入混频电路，降低了电路复杂度。另外，由于混频电路会给输出信号的杂散抑制带来问题，因此，本申请实施例中由于不引入混频电路能够提高输出信号的质量。

四、本申请实施例中的方案，由于信号发生器的控制单元的时钟信号是通过频率合成器对第一时钟信号进行分频处理得到的，且第一时钟信号及第二时钟信号的相位相同，因此实现了控制单元与频率合成器的时钟同步。而现有技术中，由于控制单元的时钟信号是独立的时钟源提供的，独立的时钟源与频率合成器的参考时钟很难达到同步。可见，本申请实施例中的方案通过使控制单元与频率合成器的时钟同步，从而提高了调制信号的质量，降低了通信时的误码率。

尽管已描述了本实用新型的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本实用新型范围的所有变更和修改。

显然，本领域的技术人员可以对本实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。

Claims (9)

1.一种信号发生器，包括：

控制单元；

时钟信号发生器，与所述控制单元相连，其中，所述控制单元控制所述时钟信号发生器产生第一时钟信号；

频率合成器，与所述控制单元及所述时钟信号发生器相连，其中，所述时钟信号发生器将所述第一时钟信号发送至所述频率合成器，所述频率合成器基于所述第一时钟信号，生成第一信号以及第二时钟信号，所述第一时钟信号为所述频率合成器的时钟信号，所述第二时钟信号为所述控制单元的时钟信号，所述频率合成器将所述第二时钟信号发送至所述控制单元。

2.如权利要求1所述的信号发生器，其特征在于，所述频率合成器用于对所述第一时钟信号进行分频处理，得到所述第二时钟信号，其中，所述第一信号以及所述第二时钟信号的相位相同。

3.如权利要求1或2所述的信号发生器，其特征在于，所述控制单元用于控制所述频率合成器对所述第一信号进行调制处理，获得第一调制信号。

4.如权利要求3所述的信号发生器，其特征在于，所述信号发生器还包括：

带通滤波器，与所述频率合成器相连，用于对所述第一调制信号进行滤波处理，获得第二调制信号，所述第二调制信号的杂散干扰满足预设杂散干扰范围。

5.如权利要求4所述的信号发生器，其特征在于，所述信号发生器还包括：

放大器，与所述带通滤波器相连，用于对所述第二调制信号进行功率放大，获得第三调制信号，所述第三调制信号的功率满足预设功率范围。

6.如权利要求3所述的信号发生器，其特征在于，所述控制单元为现场可编程门阵列或复杂可编程逻辑器件。

7.如权利要求1所述的信号发生器，其特征在于，所述频率合成器为直接数字式频率合成器或间接频率合成器或直接模拟频率合成器。

8.如权利要求7所述的信号发生器，其特征在于，所述直接数字式频率合成器为AD9914芯片。

9.如权利要求8所述的信号发生器，其特征在于，所述第一信号为L波段信号。