CN1893331B - 时钟数据回复器与方法 - Google Patents

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Abstract

本发明揭露一种具有平行且分离的控制路径的时钟数据回复器，其包含一相位检测电路、一第一电流泵电路、一比例负载电路、一第二电流泵电路、一积分负载电路以及一电压控制振荡电路，其中相位检测电路分别比较一数据信号与多个时钟信号间的一相位差以产生二比例控制信号以及二积分控制信号以分别控制第一电流泵电路与第二电流泵电路产生一第一电流与一第二电流，比例负载电路与积芬负载电路分别接收第一电流与第二电流以输出一比例电压与一积分电压，电压控制振荡电路依据比例电压与积分电压调整各个时钟信号的相位。

Description

时钟数据回复器与方法
技术领域
本发明关于一种时钟数据回复器与方法，特别是关于一种包含平行且分离的控制路径的时钟数据回复器与方法。
背景技术
在现代通讯系统中，高速序列传输信号的方式逐渐取代以往平行并列传输信号的方式。在高速序列传输信号的过程中，首先须将原本低速的并列信号转换为一高速序列信号以利传送，因此须要一时钟产生电路用以产生一高速时钟信号以对上述高速序列信号进行取样。而在接收端时，则需要一时钟数据回复器(Clock and Data Recovery)用以还原取样后的高速序列信号。时钟数据回复器一般是采用锁相回路式架构，其比较取样后的高速序列信号(在此称取样后的高速序列信号为数据信号)与一时钟信号的相位差以达成上述时钟信号与数据信号自行校准，如此可降低回多据信号的错误产生率。
如图1所示，其为一公知时钟数据回复器的区块图。公知的一时钟数据回复器1包含一相位检测电路11、一电流泵12(Charge Pump)、一滤波器13以及一电压控制振荡器14(Voltage Control Oscillator)。相位检测电路11接收一数据信号DATA与一当地时钟CLK以比较数据信号DATA与当地时钟CLK间的相位差以产生二控制信号UP、DN。相位检测电路11为一开关式相位检测器(Bang-Bang Phase Detector)或是二位式相位检测器(Binary Phase Detector)。控制信号UP、DN用以控制电流泵12中的一组开关121导通一组电流源122，使这一组电流源122输出入的电流I对滤波器13充放电以产生输出电压V。输出电压V控制电压控制振荡器14调整当地时钟CLK的相位，使当地时钟CLK能够与数据信号DATA保持固定的相位差。其中滤波器13包含一电阻131与一电容132，用以过滤电流泵12产生的电流I，其中电阻131与电容132串联，且电容132的另一端连接至一接地端。另外，滤波器13更包含一电容133，用以抑制高频抖动(High Frequency Jitter)，且电容133的另一端亦连接至接地端。通常电容133的容值较电容132小很多，因此在此将电容133忽略不谈。
在上述架构中，电压控制振荡器14主要受控于一单一控制路径(Single Control Path)，其包含一比例路径(Proportional Path)与一积分路径(Integration Path)，其中比例路径是指电流I经由电阻131的路径，而积分路径是指电流I经由电容132的路径。电流I在比例路径中提供一比例增益，其正比于电流I乘上电阻131的阻值R，而电流I在积分路径中提供一积分增益，其正比于电流I除以电容132的容值C。将比例增益除以积分增益会得到一稳定系数(Stability Factor)，其值愈高则代表系统愈稳定，因此经换算后，上述架构的稳定系数等于R×C。为了得到一较佳的稳定系数，公知技术通常是将R值或/及C值调大。当增加R值，则比例增益与电压V将提升，使得电压控制振荡器14调整当地时钟CLK的速度加快，因而当地时钟CLK的相位能够随时反应数据信号DATA的相位。当增加C值，则积分增益与电压V将减少，因此可避免电压控制振荡器14过于敏感地调整当地时钟CLK的相位。
综合比例路径与积分路径来说，增加电流I将造成比例增益与积分增益同时增加，于此情况时若要减少积分增益，则C值势必增大。若减少电流I则造成比例增益与积分增益同时减少，于此情况时若要增加比例增益，则R值势必增大。然而，不论是增大R值或C值都将增加时钟数据回复器1的成本。
另外，在上述架构中，由于流经单一控制路径的电流I同时影响比例增益与积分增益，使得电流I、电阻131的R值与电容132的C值较不容易互相搭配设计，因而时钟数据回复器1较难以调校与最佳化，其效能亦较难以提升。因此，如何提供一种能够解决上述问题的时钟数据回复器，实属当前重要课题之一。
发明内容
有鉴于上述课题，本发明的目的为提供一种具有平行且分离的控制路径的时钟数据回复器及相关方法。
本发明提供一种时钟数据回复器，包含一相位检测电路、一第一电流泵电路、一比例负载电路、一第二电流泵电路、一积分负载电路以及一电压控制振荡电路，其中相位检测电路包含多个相位检测器、一第一逻辑单元及一第二逻辑单元，所述相位检测器分别比较一数据信号与多个时钟信号间的一相位差以产生多个第一控制信号及多个第二控制信号，所述第一逻辑单元接收所述第一控制信号及所述第二控制信号，当所述第一控制信号之一致能且所述第二控制信号之一致能则产生二比例控制信号，所述第二逻辑单元接收所述第一控制信号及所述第二控制信号，当所述第一控制信号全部致能且所述第二控制信号全部致能，则产生二积分控制信号，第一电流泵电路受控于上述二比例控制信号而产生一第一电流，比例负载电路接收第一电流并输出与第一电流呈比例的一比例电压，第二电流泵电路受控于上述二积分控制信号而产生一第二电流，积分负载电路接收第二电流以输出一积分电压，电压控制振荡电路依据比例电压与积分电压调整各个时钟信号的相位。其中所述时钟信号同频率且不同相位，且该数据信号的频率是所述时钟信号的频率的数倍。
本发明亦提供一种时钟数据回复方法，包含以下步骤。首先，分别比较一数据信号与多个时钟信号间的一相位差以产生多个第一控制信号及多个第二控制信号，当所述第一控制信号之一致能且所述第二控制信号之一致能则产生二比例控制信号；当所述第一控制信号全部致能且所述第二控制信号全部致能，则产生二积分控制信号。接着，依据上述二比例控制信号控制一第一电流泵电路产生一第一电流，其中第一电流注入一比例负载电路以比例地输出一比例电压。依据上述二积分控制信号控制一第二电流泵电路产生一第二电流，其中第二电流注入一积分负载电路以输出一积分电压。最后，依据比例电压与积分电压调整各个时钟信号的相位。其中所述时钟信号同频率且不同相位，且该数据信号的频率是所述时钟信号的频率的数倍。
附图说明
图1为显示公知时钟数据回复器的一区块图；
图2为显示依本发明较佳实施例的时钟数据回复器的区块图；
图3A为显示依本发明较佳实施例的时钟数据回复器的另一区块图；
图3B为显示图3A中的各个相位检测器的详细区块图；
图4为显示依本发明较佳实施例的时钟数据回复器中，控制信号UP1-UP4、DN1-DN4以及第一电流IP的关系曲线；
图5为显示依本发明较佳实施例的时钟数据回复器中，控制信号UP1-UP4、DN1-DN4以及第二电流II的关系曲线；
图6为显示依本发明较佳实施例的时钟数据回复器中电压控制振荡电路的电路图；
图7为显示依本发明较佳实施例的时钟数据回复器中电压控制振荡电路中的振荡电路的电路图；以及
图8为显示依本发明较佳实施例的时钟数据回复器方法的实施步骤。
组件符号说明：
1、2：时钟数据回复器  11、21：相位检测电路
DATA：数据信号        213：相位检测器
12：电流泵            121、221、241：开关
122、222、242：电流源 13：滤波器
131、231：电阻        132、133、251：电容
14：电压控制振荡器    261：振荡电路
211：第一逻辑单元     211A、211B：或门
212：第二逻辑单元     212A、212B：与门
22：第一电流泵电路    23：比例负载电路
221、241：开关        222、242：电流源
24：第二电流泵电路    25：积分负载电路
26：电压控制振荡电路  CLK：当地时钟
CLK1-CLK8、CLK1-CLKn：时钟信号
IP：第一电流          II：第二电流
VP：比例电压          VI：积分电压
V：电压               I：电流
DFF：D型正反器        XOR：异或门
UP、DN、UP1-UP4、DN1-DN4：控制信号
UPP、DNP：比例控制信号
UPI、DNI：积分控制信号
具体实施方式
以下将参照相关图式，说明依本发明较佳实施例的时钟数据回复器及方法。
如图2所示，其为显示依本发明较佳实施例的时钟数据回复器的区块图，其包含一相位检测电路21、一第一电流泵电路22、一比例负载电路23、一第二电流泵电路24、一积分负载电路25以及一电压控制振荡电路26。相位检测电路21分别比较一数据信号DATA与多个时钟信号CLK1-CLKn间的一相位差以产生二比例控制信号UPP、DNP以及二积分控制信号UPI、DNI。其中，上述的时钟信号CLK1-CLKn同频率且不同相位，且数据信号DATA的频率是这些时钟信号CLK1-CLKn的频率的数倍。
二比例控制信号UPP、DNP用以控制第一电流泵电路22中的一组开关221导通一组电流源222而产生一第一电流IP。而比例负载电路23接收第一电流IP，并输出与第一电流IP呈比例的一比例电压VP。二积分控制信号UPI、DNI用以控制第二电流泵电路24中的一组开关241导通一组电流源242而产生一第二电流II。而积分负载电路25接收第二电流II以输出一积分电压VI。电压控制振荡电路26分别接收比例电压VP与积分电压VI，且依据比例电压VP与积分电压VI调整各个时钟信号CLK1-CLKn的相位。
在本实施例中，比例负载电路23包含一电阻231，第一电流IP注入电阻231的一端以于该端输出比例电压VP，积分负载电路25包含一电容251，第二电流II对电容251的一端充放电以于该端输出积分电压VI，其中电阻231与电容251的另一端分别连接至一接地端。在本实施例中，电阻231与电容251的另一端亦可分别连接至一偏压。在上述架构中，比例控制信号UPP、DNP、第一电流泵电路22、一比例负载电路23以及比例电压VP形成一比例路径，而积分控制信号UPI、DNI、第二电流泵电路24、积分负载电路25以及积分电压VI形成一积分路径。所以，比例控制路径与积分控制路径平行且分离，且比例控制路径与积分控制路径内的各级电路与增益可个别调整。
由于电容251具有保持电位的特性，使得比例电压VP对于第一电流IP较敏感，而积分电压VI对于第二电流II较不敏感。因此，当各个时钟信号CLK1-CLKn没有锁定数据信号DATA的相位时，比例电压VP可快速地反应并驱动电压控制振荡电路26调整各个时钟信号CLK1-CLKn的相位，所以时钟数据回复器2可产生较少的信号抖动(Jitter)。而当各个时钟信号CLK1-CLKn锁定数据信号DATA的相位时，积分电压VI维持电压控制振荡电路26输出各个时钟信号CLK1-CLKn，藉以增加时钟数据回复器2对信号抖动的容忍度(JitterTolerance)。
以下将举一实际例子说明时钟数据回复器2的运作情形。请参考图3A与图6，在此一实施例中，电压控制振荡电路26包含四级振荡电路261以产生8个相位不同的时钟信号CLK1-CLK8。其中，各个时钟信号CLK1-CLK8的频率皆相同且为数据信号DATA频率的四分之一。在图6中，电压控制振荡电路26为一差动式电压控制振荡器，其操作于差动模式且各级振荡电路261接收其上一级振荡电路261所输出周期相差180度的二时钟信号，并具有二差动输入端以分别接收比例电压VP与积分电压VI，因而可调整每一级振荡电路261所输出的二时钟信号的相位。
相位检测电路21分别比较数据信号DATA与多个时钟信号CLK1-CLK8间的一相位差以产生二比例控制信号UPP、DNP以及二积分控制信号UPI、DNI，其中相位检测电路21包含多个相位检测器213、一第一逻辑单元211以及一第二逻辑单元212。在本实施例中，相位检测电路21包含8个相位检测器213，第一逻辑单元211包含两个或门(OR gate)211A与211B，第二逻辑单元212包含两个与门(AND gate)212A与212B。各个相位检测器213分别接收一时钟信号CLK1-CLK8以比较数据信号DATA与时钟信号CLK1-CLK8间的相位差而产生第一控制信号UP1-UP4与第二控制信号DN1-DN4。请同时参考图3B，其中各个相位检测器213分别包含一D型触发器(DFF，D Flip-Flop)DFF以及一异或门XOR，这些D型触发器DFF接收数据信号DATA并分别接收各个时钟信号CLK1-CLK8。各个时钟信号CLK1-CLK8在其上升缘依序触发各D型触发器DFF对数据信号DATA取样。D型触发器DFF对数据信号DATA取样后将取样结果输出至异或门XOR。各个相位检测器213中的异或门XOR电性连接此级的D型触发器与前一级相位检测器213的D型触发器，藉以接收此两个D型触发器的输出而分别输出控制信号UP1-UP4与DN1-DN4。
或门211A对控制信号UP1-UP4进行OR运算以判断第一控制信号UP1-UP4之一是否致能而致能比例控制信号UPP。或门211B对第二控制信号DN1-DN4进行OR运算以判断第二控制信号DN1-DN4之一是否致能而致能比例控制信号DNP。当比例控制信号UPP或是DNP致能时，第一电流泵电路22产生第一电流IP。于此，控制信号UP1-UP4、DN1-DN4以及第一电流IP的关系曲线如图4所示，当控制信号UP1致能时，比例控制信号UPP开始致能，此后当控制信号UP2-UP4连续地致能则比例控制信号UPP亦保持在致能状态。相反地，当控制信号DN1致能时，比例控制信号DNP开始致能，此后当控制信号DN2-DN4连续地致能则比例控制信号DNP亦保持在致能状态。
与门212A对第一控制信号UP1-UP4进行AND运算以判断第一控制信号UP1-UP4是否全部致能而产生积分控制信号UPI，而与门212B对第二控制信号DN1-DN4进行AND运算以判断第二控制信号DN1-DN4是否全部致能而产生积分控制信号DNI。当比例控制信号UPI或是DNI致能时，第二电流泵电路24产生第二电流II。于此，控制信号UP1-UP4、DN1-DN4以及第二电流II的关系曲线如图5所示，当第一控制信号UP1-UP4全部致能后，积分控制信号UPI方始致能，于是在控制信号UP4未致能之前即造成盲带(Dead Zone)，藉以提高抖动的容忍度。此后若第一控制信号UP1-UP4连续地致能则积分控制信号UPI亦保持在致能状态。相反地，当第二控制信号DN1-DN4全部致能之后，积分控制信号DNI方始致能，于是在控制信号DN4未致能之前即造成盲带。此后当第二控制信号DN1-DN4连续地致能则积分控制信号DN1亦保持在致能状态。
由于或门211A和与门212A接收相同的第一控制信号UP1-UP4进行逻辑运算，明显地，或门211A产生的比例控制信号UPP的致能机率高于与门212A产生的积分控制信号UPI的致能机率。或门211B和与门212B也接收相同的第二控制信号DN1-DN4进行逻辑运算，同样的，或门211B产生的比例控制信号DNP的致能机率高于与门212B产生的积分控制信号DNI的致能机率。因此，比例路径上的比例控制信号UPP、DNP对于数据信号DATA与时钟信号CLK1-CLK8的相位差较敏感。当比例控制信号UPP或是DNP致能时，第一电流泵电路22因较第二电流泵电路24常被开启而输出第一电流IP，使得比例电压VP较积分电压VI快速地反应而驱动电压控制振荡电路26调整时钟信号CLK1-CLK8的相位。另一方面，因为积分控制信号UPI、DNI较不敏感的特性，使得积分电压VI较能够维持电压控制振荡电路26所输出的时钟信号CLK1-CLK8。如此一来，时钟数据回复器2更能够减少信号抖动的产生，并具有较佳的信号抖动的容忍度。此外，第二逻辑单元212可加大图5所示中关系曲线的盲带，以减缓积分路径的反应速度。
在本实施例中，第一逻辑单元211与第二逻辑单元212所包含的或门211A、211B和与门212A、212B皆为四输入一输出，然而本发明的第一逻辑单元211与第二逻辑单元212可以其它组合逻辑(Combination Logic)加以实现。
比例负载电路23包含一电阻231，而积分负载电路25包含一电容251。在本实施例中，第一电流泵电路22与第二电流泵电路24是差动式电流泵。于此，第一电流泵电路22依据比例控制信号UPP、DNP产生一第一电流IP，第一电流IP注入电阻231以在电阻231的两端产生差动的比例电压VP作为电压控制振荡电路26的输入。另外，第二电流泵电路24依据积分控制信号UPI、DNI产生一第二电流II，第二电流II对电容251充/放电以在电容251的两端产生差动的积分电压VI作为电压控制振荡电路26的输入。为了有较佳稳定的工作点，第一电流泵电路22可电性连接一共模回授电路，第二电流泵电路24可电性连接另一共模回授电路。与公知技术相较之下，自相位检测电路21之后的电路如第一电流泵电路22、第二电流泵电路24与电压控制振荡电路26皆以差动电路实现，因而时钟数据回复器2的稳定性，例如电源供应抑制率(PSRR)，可提高。而且在差动模式中，电容251的值相当于公知技术中以单端模式时电容132之值的一半，所以藉由差动模式亦可节省电容251的一半的面积。
在本实施例中，第一电流IP在比例路径中提供的比例增益正比于第一电流IP乘上电阻231的阻值RP，而第二电流II在积分路径中提供的积分增益正比于第二电流II除以电容251的容值CI。将比例增益除以积分增益会得到稳定系数，其值愈高则代表系统愈稳定，因此经换算后，本实施例的稳定系数为
Figure G2006101005332D00091
为了得到一较佳的稳定系数以及缩减电阻231与电容251的成本，电阻231和电容251可同时减小，并利用第一电流泵电路22产生较第二电流II大的第一电流IP，而得到较高的比例电压VP来驱动电压控制振荡电路26，使得电压控制振荡电路26能够较快速地调整时钟信号CLK1-CLK8的相位，藉以再减少信号抖动的产生。与公知技术相较之下，第一电流IP与第二电流II可分别调整，电阻231和电容251亦可分别调整，因此，本发明的时钟数据回复器2亦较容易最佳化以取得较佳的效能。
另外，电压控制振荡电路26中各级振荡电路261具有二差动输入端，因此可利用此特性再次强化比例路径的比例增益，以得到一较佳的稳定系数。如图7所示，其为电压控制振荡电路26中的一振荡电路261的详细电路图。在本实施例中，振荡电路261中的比例电压VP的输入端的晶体管的宽长比为积分电压VI的输入端的晶体管的宽长比的m倍，且电压控制振荡电路26本身的增益为KVCO，因此电压控制振荡电路26贡献至比例控制路径的增益为而电压控制振荡电路26贡献至积分控制路径的增益为经换算后，稳定系数为
Figure G2006101005332D00094
其中m值越大，稳定系数则越高，系统亦趋稳定。为了得到一较佳的稳定系数，可在每一级振荡电路261中调高比例电压VP的输入端的晶体管的宽长比。
图8所示为依本发明较佳实施例的一种时钟数据回复方法，其包含下列步骤S01-S04。
步骤S01：分别比较一数据信号与多个时钟信号间的一相位差以产生二比例控制信号以及二积分控制信号。其中，上述各个时钟信号同频率且不同相位，且数据信号的频率是上述各个时钟信号的频率的数倍。
步骤S02：依据上述二比例控制信号控制一第一电流泵电路产生一第一电流，其中第一电流注入一比例负载电路以比例地输出一比例电压。
步骤S03：依据上述二积分控制信号控制一第二电流泵电路产生一第二电流，其中第二电流注入一积分负载电路以输出一积分电压。
步骤S04：依据比例电压与积分电压调整上述各个时钟信号的相位。
综上所述，因依本发明的时钟数据回复器与方法产生互不影响的比例控制信号与积分控制信号，藉以分别控制第一电流泵电路与第二电流泵电路而产生独立的第一电流与第二电流，且第一电流与第二电流分别注入比例负载电路与积分负载电路而产生独立的比例电压与积分电压来调整时钟信号的相位，所以本发明的比例控制路径与积分控制路径平行且分离，且比例控制路径与积分控制路径内的各级电路与增益可个别调整，因而可克服公知技术中比例增益与积分增益难以各自调校的缺点，使得时钟数据回复器与方法较容易地最佳化，进而提升电路的操作效能。
以上所述仅为举例性，而非为限制性者。任何未脱离本发明的精神与范畴，而对其进行的等效修改或变更，均应包含于后附的权利要求中。

Claims (8)

1.一种时钟数据回复器，包含：
一相位检测电路，包含多个相位检测器、一第一逻辑单元及一第二逻辑单元，所述相位检测器分别比较一数据信号与多个时钟信号间的一相位差以产生多个第一控制信号及多个第二控制信号，所述第一逻辑单元接收所述第一控制信号及所述第二控制信号，当所述第一控制信号之一致能且所述第二控制信号之一致能则产生二比例控制信号，所述第二逻辑单元接收所述第一控制信号及所述第二控制信号，当所述第一控制信号全部致能且所述第二控制信号全部致能，则产生二积分控制信号；
一第一电流泵电路，受控于上述二比例控制信号而产生一第一电流；
一比例负载电路，接收该第一电流并输出与该第一电流呈比例的一比例电压；
一第二电流泵电路，受控于上述二积分控制信号而产生一第二电流；
一积分负载电路，接收该第二电流以输出一积分电压；以及
一电压控制振荡电路，依据该比例电压与该积分电压调整所述时钟信号的相位；
其中所述时钟信号同频率且不同相位，且该数据信号的频率是所述时钟信号的频率的数倍。
2.如权利要求1所述的时钟数据回复器，其中该比例负载电路包含一电阻，其中该第一电流注入该电阻的一端以于该端输出该比例电压。
3.如权利要求1所述的时钟数据回复器，其中该积分负载电路包含一电容，其中该第二电流对该电容充放电以输出该积分电压。
4.如权利要求1所述的时钟数据回复器，其中该第一电流泵电路与该第二电流泵电路为差动式电流泵，所述电压控制振荡电路为一差动式电压控制振荡电路，并分别接收该比例电压与该积分电压，而所述电压控制振荡电路包含四级振荡电路，各级振荡电路接收其上一级振荡电路所输出的二时钟信号。
5.如权利要求1所述的时钟数据回复器，其中该第一逻辑单元包含二或门，该第二逻辑单元包含二与门。
6.一种时钟数据回复方法，包含：
分别比较一数据信号与多个时钟信号间的一相位差以产生多个第一控制信号及多个第二控制信号；
当所述第一控制信号之一致能且所述第二控制信号之一致能则产生二比例控制信号；
当所述第一控制信号全部致能且所述第二控制信号全部致能，则产生二积分控制信号；
依据上述二比例控制信号控制一第一电流泵电路产生一第一电流，其中该第一电流注入一比例负载电路以比例地输出一比例电压；
依据上述二积分控制信号控制一第二电流泵电路产生一第二电流，其中该第二电流注入一积分负载电路以输出一积分电压；以及
依据该比例电压与该积分电压调整所述时钟信号的相位；
其中所述时钟信号同频率且不同相位，且该数据信号的频率是所述时钟信号的频率的数倍。
7.如权利要求6所述的时钟数据回复方法，其中该比例负载电路包含一电阻，其中该第一电流注入该电阻的一端以于该端输出该比例电压。
8.如权利要求6所述的时钟数据回复方法，其中该积分负载电路包含一电容，其中该第二电流对该电容充放电以输出该积分电压。
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