CN108763783A - 一种基于lfsr的高频率低开销的奇数分频电路 - Google Patents

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Abstract

本发明提供一种基于LFSR的高频率低开销的奇数分频电路，立足于线性反馈移位寄存器基础上，将传统的十进制计数改为了伪随机计数方式，从而避免了位宽增大后带来的进位逻辑的复杂度攀升问题。由于采用LFSR计数器替代传统奇数分频电路中的行波进位计数器，实现了较高位数的奇数分频，它不修改原有奇数分频的规整化结构，可以复用既有的时序约束规则，降低了后端实现的复杂度。相对于异步设计的行波计数器则采用纯同步逻辑，极大的降低了时序约束的设计复杂度，且对综合工具友好。相对于行波进位计数器和约翰逊计数器，能够明显的降低资源开销。具有良好的可扩展性，在对更高频率、更高分频系数的应用中优势更加明显。

Description

一种基于LFSR的高频率低开销的奇数分频电路
技术领域
本发明涉及集成电路设计领域，具体为一种基于LFSR的高频率低开销的奇数分频电路。
背景技术
得益于微电子工艺技术的飞速发展，以处理器为代表的微电子芯片已经迈入了上GHz的频率时代，构成了集成多种功能组件的复杂SoC。这其中，除了以高主频为目标的处理器内核，同时也集成了各种特定频率的功能IP，例如工作于33/66MHz的PCI控制器、工作于80MHz的Flexray控制器、工作于12/16MHz的1553控制器等。因此，几乎目前所有的SoC都需要设计对应的时钟管理单元，用以对PLL倍频出的高频时钟进行分频，以获得相应需要的低频时钟。然而，随着SoC复杂度的急剧提升，多种频率时钟的需求使得时钟管理单元的设计越来越复杂，出现了包括不同分频系数的奇偶分频需求。
现有技术中，当SoC处理器主频接近GHz水平时，就需要PLL倍频至更高频率，但是同时还要兼顾较低频率模块的时钟需求，因此需要在上GHz的时序约束下，分频出若干个几十MHz的时钟。这就需要时钟管理单元既能满足复杂的分频要求，同时也要求电路结构尽可能简单以达到GHz的时序约束要求。
当前，时钟管理单元的核心就是计数器，通过计数器的溢出信号作为时钟分频的标记信号。不过，传统的计数器均存在对应的问题。第一种就是最常用的行波进位计数器，它的每一级的数据输入值需要依赖前级计算结构的进位情况而确定。该结构的优点是全局时钟同步且逻辑结构规整，产生出的计数序列符合十进制的加减算术规则，可以直接应用于ALU等有数值运算需求的电路结构中，但是它的缺点在于计算延迟随着计数器位宽的增大而增大，且消耗的组合逻辑部件也较多。
第二种是行波计数器，它的主要特点是并不产生进位信号，后级寄存器的时钟变化频率始终为前级的1/2。在自加操作时，取每级寄存器输出信号的下降沿作为后级寄存器的异步时钟输入信号；在自减操作时，取每级寄存器输出信号的上升沿作为后级寄存器的异步时钟输入信号。该结构的优点是其资源需求较低，每一级仅需一套反相器和多路选择器，但它的寄存器工作于异步时钟域，前级寄存器时钟到Q的延迟而使第二级寄存器的时钟输入产生偏移，进而使延迟累计增加，对STA(Static Timing Analysis)和综合工具分析带来困难，因此在SoC设计中应尽量避免使用这种结构。
第三种是约翰逊计数器，它是全局同步设计结构。虽然从形式上该结构的资源开销最少，仅需要两个反相器和若干多路选择器，且最大计算延迟也仅为反相器和多路选择器的组合延迟。但是该结构仅能实现2n-1个计数值，如果要实现与其它类型计数器相同的计算数据量，则需要增加至少一倍的寄存器资源，如此产生的面积开销将会使得其资源优势不复存在。
中国专利CN101006645A，提出一种两级奇数分频电路，虽然仍然采用行波进位计数器，但拆分成两级后每一级的逻辑结构大为简化，但是这种结构使用第一级输出作为第二级的时钟，对于时序约束较为严格。中国专利CN102160289A与CN105553446A，则是从晶体管层面进行分频电路的定制化设计，这种结构能够提供精度较高的分频时钟，且对综合工具友好，但是由于需要定制化设计，因此不适用基于标准单元库的半定制化快速设计。
具备高频率低开销特点的时钟分频电路，尤其是奇数分频电路，已经是目前高性能SoC设计中不可回避的关键问题，同时考虑到可靠性及研制周期因素，也必须基于商用工艺标准单元库进行设计。经检索相关专利，尚未发现有解决该问题的方法。
发明内容
针对现有技术中存在的问题，本发明提供一种基于LFSR的高频率低开销的奇数分频电路，不受计数位宽的影响，不会产生进位逻辑复杂度问题，简化的设计逻辑能够满足高频时钟下的时序综合，同时减小资源开销，适宜于分频结构的ASIC设计实现。
本发明是通过以下技术方案来实现：
一种基于LFSR的高频率低开销的奇数分频电路，包括两个模N计数器、三个非门、两个数据选择器和两个分频寄存器和一个或门；
第一模N计数器的输入端接入高频时钟CLK，输出端输出信号sel1连接第一数据选择器MUX1的选择端；
第二模N计数器的输入端经第一非门INV1取反接入高频时钟CLK，输出端输出信号sel2连接第二数据选择器MUX2的选择端；
第一数据选择器MUX1的输出端连接第一分频寄存器的输入端；第一数据选择器MUX1的一个输入端连接第一分频寄存器的输出端，另一个输入端经第二非门INV2取反连接第一分频寄存器的输出端；
第二数据选择器MUX2的输出端连接第二分频寄存器的输入端；第二数据选择器MUX2的一个输入端连接第二分频寄存器的输出端，另一个输入端经第三非门INV3取反连接第二分频寄存器的输出端；
或门的输入端分别连接第一分频寄存器和第二分频寄存器的输出端，输出端输出奇数分频时钟。
优选的，模N计数器以伪随机的方式计数，其包括时钟端均接入高频时钟CLK的f(log2N)个计数寄存器，其中f代表向上取整；前f(log2N)-2级中每一级的输出连接至后一级的输入端，第f(log2N)级的输出连接至第一级的输入端；第f(log2N)-1级的输出与第f(log2N)级的输出经过一个同或门XNOR后，连接至第f(log2N)级的输入；f(log2N)个计数寄存器的输出经数据选择器判别后，输出指示信号sel要求分频时钟进行翻转。
进一步，f(log2N)个计数寄存器的输出经数据选择器判别时，当输出等于计数序号为g(N/2)和N对应的计数值时，输出指示信号sel要求分频时钟进行翻转；其中g为向下取整。
进一步，N取15时，模15计数器包括时钟端均接入高频时钟CLK的4个计数寄存器。
再进一步，4个计数寄存器依次连接形成四级寄存器分别为DFF0、DFF1、DFF2和DFF3，每一级对应的输出分别为Q0、Q1、Q2和Q3。
再进一步，四级寄存器的输出经数据选择器判别时，当寄存器的输出Q3Q2Q1Q0等于1001和0000的时候，输出指示信号sel要求分频时钟进行翻转。
与现有技术相比，本发明具有以下有益的技术效果：
本发明立足于线性反馈移位寄存器(Linear Feedback Shift Register，LFSR)基础上，将传统的十进制计数改为了伪随机计数方式，从而避免了位宽增大后带来的进位逻辑的复杂度攀升问题。由于采用LFSR计数器替代传统奇数分频电路中的行波进位计数器，实现了较高位数的奇数分频，所取得的效果如下：
1)针对SoC芯片中高主频处理器核与低频率外设的时钟需求，本发明提出一种利用LFSR计数器替代传统奇数分频电路中的行波进位计数器，它不修改原有奇数分频的规整化结构，可以复用既有的时序约束规则，降低了后端实现的复杂度。
2)本发明提出的LFSR奇数分频电路，相对行波进位计数器能够极大提高频率特性，能够满足上GHz主频的时序约束，相对于异步设计的行波计数器则采用纯同步逻辑，极大的降低了时序约束的设计复杂度，且对综合工具友好。
3)本发明提出的LFSR奇数分频逻辑仅需要若干寄存器和一个同或门，相对于行波进位计数器和约翰逊计数器，能够明显的降低资源开销。
4)本发明具有良好的可扩展性，它与奇数分频系数无关，除了相同的寄存器开销外，仅需要一个同或门，因此在对更高频率、更高分频系数的应用中优势更加明显。
附图说明
图1为本发明实例中所述的奇数15分频时序示意图。
图2为本发明实例中所述的4bit LFSR结构。
图3为本发明实例中所述的奇数15分频电路的结构示意图。
图4为本发明实例中所述的任意奇数分频电路示意图。
具体实施方式
下面结合具体的实施例对本发明做进一步的详细说明，所述是对本发明的解释而不是限定。
如图1所示，一个奇数15分频的时序示意图。在图中可以看出，时钟是一个模15的周期信号，A信号在时钟CLK的上升沿计数，当在第7和15的上升沿处分别发生一次翻转，B信号则在时钟CLK的下降沿计数，同样在第7和15的下降沿处分别发生一次翻转，将A和B信号相‘或’可以看出，即得到一个占空比50％的15分频奇数分频时钟信号。
根据图1可以推断出，只需要设计一个模15的行波进位计数器就可以解决奇数分频的问题，并且可以推广到任意奇数分频生成电路中。然而，对于一个15分频计数器而言，采用行波进位计数器需要4级寄存器，并且随着位数的增加最后一级进位的复杂度会呈现平方级的增长，这样不仅导致逻辑资源的急剧增大，同时很容易在GHz时钟约束下产生时序路径违例。
实际上，对上述计数过程的观察可以发现：(1)计数过程并不关心具体的计数值，而是关心计数个数；(2)计数序列并非一定要按照自增的顺序进行。因此，可以考虑一种结构简单、资源占用少的非算术型计数器。线性反馈移位寄存器(Linear Feedback ShiftRegister，LFSR)就是这样一种结构，它由一组寄存器和若干XOR/XNOR门构成无输入的伪随机序列生成电路，每一级寄存器或直接移入下级寄存器，或与最后一级寄存器的输出进行XNOR操作而移入下级寄存器。通过选择合适的XNOR反馈位置，一个m位的LFSR可以构造出最多(2m-1)个不同状态。如果忽略线延迟和反馈线的扇出能力，LFSR的延迟则完全独立于计数器的位宽。相关文献指出，只有依照本原多项式的系数连接而成的LFSR才能生成最大长度的伪随机序列。一个LFSR可以表示为：
其中，xi代表第i级寄存器的输出，而ci则指第i级的输入端是否有XNOR运算。查表可知，对于一个4bit LFSR的本原多项式可以是：
g(x)＝1+x3+x4 (2)
根据此多项式，可以构造出如图2所示的4bit LFSR计数器，需要四级寄存器分别为DFF0/DFF1/DFF2/DFF3，每一级对应的输出分别为Q0/Q1/Q2/Q3，可以看出，该电路非常简单，每一级的输出连接至后一级的输入端，只有DFF2的输出与DFF3的输出经过一个同或门(XNOR)后，连接至DFF3的输入。由XNOR构成的LFSR电路所生成的序列可以以全0作为初始值，其产生的伪随机序列如表1所示。
表1 4bit LFSR计数序列
由表1可以看出，4bit LFSR计数序列没有按照自增的方式，而是以一种伪随机的方式计数，其计数个数为15(0～14)比4bit行波进位计数个数16(0～15)少1，但这并不影响15分频计数使用，按照表1的计数序列，为了实现图1的时序，只需要对Q3Q2Q1Q0的输出进行判别，当等于1001和0000的时候，输出指示信号sel要求分频时钟进行翻转。
根据上述设计思路，可以得到基于LFSR的15分频电路如图3所示。图中的两个模15计数器就是图2所示的结构，这里的高频时钟就是图3中的CLK，区别在于产生输出信号sel1的模15计数器为时钟上升沿计数，而产生输出信号sel2的模15计数器为时钟下降沿计数(具体就是将高频时钟CLK经过INV1取反)。
如图4所示，给出了任意奇数分频的电路示意图。可以看出，与图3相比，这里仅仅是将模15计数器改成了模N计数器，其余的所有逻辑均不改变。事实上，对于任意模N计数器，其内部的结构也是基本一致的，差别仅在于寄存器的数目为f(log2N)，f为向上取整。因此，这样一种通用的分频逻辑适用于任意高频信号的奇数分频，其产生的逻辑延迟总是固定的，并且由于其延迟开销仅为一个同或门，因此适用于高频率、大分频系数的应用场合。
本发明已经应用于一款兼容ARM v7架构处理器的SoC中。目标系统需要在1.2GHz的PLL倍频时钟下分频出80MHz的外设使用时钟，传统分频电路由于较大的进位延迟，导致不能满足0.8ns的时序要求。使用本发明所提出的LFSR奇数分频电路，解决了该时序违例问题，同时不需要修改任何后端时序约束文件，且降低了资源开销。

Claims (6)

1.一种基于LFSR的高频率低开销的奇数分频电路，其特征在于，包括两个模N计数器、三个非门、两个数据选择器和两个分频寄存器和一个或门；
第一模N计数器的输入端接入高频时钟CLK，输出端输出信号sel1连接第一数据选择器MUX1的选择端；
第二模N计数器的输入端经第一非门INV1取反接入高频时钟CLK，输出端输出信号sel2连接第二数据选择器MUX2的选择端；
第一数据选择器MUX1的输出端连接第一分频寄存器的输入端；第一数据选择器MUX1的一个输入端连接第一分频寄存器的输出端，另一个输入端经第二非门INV2取反连接第一分频寄存器的输出端；
第二数据选择器MUX2的输出端连接第二分频寄存器的输入端；第二数据选择器MUX2的一个输入端连接第二分频寄存器的输出端，另一个输入端经第三非门INV3取反连接第二分频寄存器的输出端；
或门的输入端分别连接第一分频寄存器和第二分频寄存器的输出端，输出端输出奇数分频时钟。
2.根据权利要求1所述的一种基于LFSR的高频率低开销的奇数分频电路，其特征在于，模N计数器以伪随机的方式计数，其包括时钟端均接入高频时钟CLK的f(log2N)个计数寄存器，其中f代表向上取整；前f(log2N)-2级中每一级的输出连接至后一级的输入端，第f(log2N)级的输出连接至第一级的输入端；第f(log2N)-1级的输出与第f(log2N)级的输出经过一个同或门XNOR后，连接至第f(log2N)级的输入；f(log2N)个计数寄存器的输出经数据选择器判别后，输出指示信号sel要求分频时钟进行翻转。
3.根据权利要求2所述的一种基于LFSR的高频率低开销的奇数分频电路，其特征在于，f(log2N)个计数寄存器的输出经数据选择器判别时，当输出等于计数序号为g(N/2)和N对应的计数值时，输出指示信号sel要求分频时钟进行翻转；其中g为向下取整。
4.根据权利要求2所述的一种基于LFSR的高频率低开销的奇数分频电路，其特征在于，N取15时，模15计数器包括时钟端均接入高频时钟CLK的4个计数寄存器。
5.根据权利要求4所述的一种基于LFSR的高频率低开销的奇数分频电路，其特征在于，4个计数寄存器依次连接形成四级寄存器分别为DFF0、DFF1、DFF2和DFF3，每一级对应的输出分别为Q0、Q1、Q2和Q3。
6.根据权利要求5所述的一种基于LFSR的高频率低开销的奇数分频电路，其特征在于，四级寄存器的输出经数据选择器判别时，当寄存器的输出Q3 Q2 Q1 Q0等于1001和0000的时候，输出指示信号sel要求分频时钟进行翻转。
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