CN101535917A - 电路器件中的动态时序调整 - Google Patents

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CN101535917A CNA2007800078292A CN200780007829A CN101535917A CN 101535917 A CN101535917 A CN 101535917A CN A2007800078292 A CNA2007800078292 A CN A2007800078292A CN 200780007829 A CN200780007829 A CN 200780007829A CN 101535917 A CN101535917 A CN 101535917A
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Abstract

一种方法，包括确定代表在第一时刻电路器件的操作速度的第一操作特性(502)。该方法进一步包括在电路器件的第一锁存器的输入端接收输入信号(504)并且在电路器件的第二锁存器的输入端接收输出信号(506)。该方法另外包括通过第一延迟来延迟时钟信号以提供第一被调整的时钟信号(508)以及通过第二延迟来延迟该时钟信号以提供第二被调整的时钟信号(510)。在一个实施例中，第一延迟和第二延迟基于第一操作特性(508、510)。该方法进一步包括响应于第一被调整的时钟信号来在第一锁存器锁存输入信号(512)以及响应于第二被调整的时钟信号来在第二锁存器锁存输出信号(514)。

Description

电路器件中的动态时序调整
技术领域
本发明一般涉及电路器件，并且更具体地涉及控制电路器件的时序关系。
背景技术
在集成电路器件的制造工艺中的变化，以及在集成电路器件的操作期间温度和电压的变化(统称为工艺-电压-温度或者PVT)典型地导致在集成电路器件的逻辑电路的操作速度上的变化。当操作速度改变时，各种逻辑电路部件的建立和保持时间改变，从而典型地需要与集成电路器件连接(interface)的其它器件针对建立和保持时间的最坏情况而设计。作为这些时序约束的结果，系统设计者典型地被迫来实现更昂贵、复杂和更快的连接器件。因此，用于控制集成电路器件的时序以补偿PVT变化的改进技术将是有利的。
附图说明
通过参考附图可以更好地理解本发明，并且本发明的许多特征和优点对于本领域技术人员变得清楚。
图1是说明根据本发明的至少一个实施例的实现动态输入和输出时序调整的集成电路器件的框图。
图2是更详细地说明图1的集成电路器件的框图。
图3是说明根据本发明的至少一个实施例的用于在动态时序调整中使用的操作速度监控器的框图。
图4是说明根据本发明的至少一个实施例的用于在集成电路器件中动态时序调整的示例性方法的流程图。
图5是说明根据本发明的至少一个实施例的用于在集成电路器件中动态时序调整的另一个示例性方法的流程图。
在不同附图中使用相同的标号表示相似的或者相同的项目。
具体实施方式
根据本发明的一个方面，一种方法包括确定代表电路器件操作速度的操作特性。该方法进一步包括基于该操作特性调整第一时钟信号的等待时间，第一时钟信号控制该电路器件的第一逻辑电路的时序。该方法进一步包括基于该操作特性调整第二时钟信号的等待时间，第二时钟信号控制该电路器件的第二逻辑电路的时序，其中该第二逻辑电路与该第一逻辑电路不同。
根据本发明的另一个方面，一种方法包括在第一时间(at a firsttime)确定代表电路器件的操作速度的第一操作特性。该方法进一步包括在该电路器件的第一锁存器的输入端接收输入信号并且在该电路器件的第二锁存器的输入端接收输出信号。该方法另外包括通过第一延迟来延迟时钟信号以提供第一被调整的时钟信号并且通过第二延迟来延迟该时钟信号以提供第二被调整的时钟信号。在一个实施例中，该第一延迟和该第二延迟基于该第一操作特性。该方法进一步包括响应于该第一被调整的时钟信号来在该第一锁存器锁存该输入信号并且响应于该第二被调整的时钟信号来在该第二锁存器锁存该输出信号。
根据本发明的又一方面，一种电路器件包括具有接收第一信号的输入端和输出端的第一逻辑电路以及具有接收第二信号的输入端和输出端的第二逻辑电路。该电路进一步包括具有可操作地耦接到第一逻辑电路的该输出端的输入端、接收第一时钟信号的时钟输入端和响应于第一时钟信号而提供第一被锁存信号的输出端的第一锁存器，以及具有可操作地耦接到第二逻辑电路的该输出端的输入端、接收第二时钟信号的时钟输入端和响应于第二时钟信号而提供第二被锁存信号的输出端的第二锁存器。该电路还包括具有接收第三时钟信号的输入端、具有不同延迟的多个延迟路径、接收指示该多个延迟路径的所选延迟路径的信号的选择输入端以及通过该所选延迟路径选择性地耦接到该输入端的输出端的第一可编程延迟单元。第一可编程延迟单元的该输出端用以提供第一时钟信号。该电路器件进一步包括具有接收第三时钟信号的输入端、具有不同延迟的多个延迟路径、接收指示该多个延迟路径的所选延迟路径的信号的选择输入端以及通过该所选延迟路径选择性地耦接到该输入端的输出端的第二可编程延迟单元。第二可编程延迟单元的该输出端用以提供第二时钟信号。该电路器件另外包括具有耦接到第一可编程延迟单元的该选择输入端的第一输出端和耦接到该可编程延迟单元的该选择输入端的第二输出端的操作速度监控器。该操作速度监控器基于代表第一逻辑电路和第二逻辑电路的操作速度的操作特性来通过第一输出端提供第一值且通过第二输出端提供第二值。
图1-5说明了用于动态调整集成电路器件的逻辑电路部件之间的信号时序关系以补偿操作速度变化的示例性技术。在至少一个实施例中，操作速度监控器被用于基于例如制造工艺、温度和电压中的变化(即，工艺-电压-温度，或者PVT)来确定输入和输出逻辑电路的操作速度的改变。基于被识别的操作速度(或其改变)，用于控制第一逻辑电路(例如，输入逻辑电路)的时序和用于控制第二逻辑电路(例如，输出逻辑电路)的时序相对于彼此并且相对于固定的输入或输出参考时钟而被调整。该调整被执行以补偿操作速度相对于被识别的典型操作速度或平均操作速度的偏差，或者以补偿相对于先前测量的操作速度(诸如从紧接着前一个监控周期测量的操作速度)的偏差。在至少一个实施例中，通过调整用于控制输入锁存器(也称为俘获锁存器)和输出锁存器(也称为发射锁存器)的时钟信号的有效时钟等待时间来调整输入逻辑电路和输出逻辑电路的时序。
为了方便讨论，在这里公开的集成电路器件的动态时序调整技术在用于将中央处理器(CPU)耦接到外部存储器(诸如随机存取存储器(RAM))的外部总线接口(EBI)的情景中被描述。然而，使用这里提供的指导方针，本领域技术人员可以在不脱离本发明范围的情况下，在其它集成电路器件中实现该公开的技术。为了说明，替代的实施例可以用于控制到有条件(conditional)逻辑电路的输入端的选通(gating)。作为另一个实例，这里描述的技术可替代地可以用于例如通过降低时钟速率，来调整电路的时序。此外，本发明的技术可以用于减少集成电路的功耗(例如，通过降低时钟速率而仍然允许满足某些时序规格)。其中可以实现该公开技术的示例性集成电路器件包括芯片上系统(SOC)、专用集成电路(ASIC)等。
参见图1，根据本发明的至少一个实施例说明了实现动态信号时序调整的示例性处理系统100。在该描述的实例中，处理系统100包括具有通过外部总线接口(EBI)106耦接到总线104的CPU 102的微控制器。同样耦接到总线106的是多个可以通过EBI 106访问CPU 102的部件，包括外围器件108、外围器件110和存储器112。在操作中，CPU102通过EBI 106向外围器件108和110以及存储器112提出总线请求。相反地，来自外围器件108和110以及存储器112的数据和其它信号通过EBI 106与CPU 102进行通信。因此，CPU 102和EBI 106之间的信号可以包括数据信号122、地址信号124和控制信号126。时钟信号典型地通过锁相环(PLL)产生，并且被分布到CPU 102和EBI 106。总线104和EBI 106之间的信号可以包括数据信号132、地址信号134、控制信号136和时钟信号137。
如所示的，EBI 106包括处理输入信号的输入逻辑电路142和处理用于输出的数据的输出逻辑电路146。为了控制时序，时钟信号147被分布到输入逻辑电路142，并且时钟信号148被分布到输出逻辑电路146。在至少一个实施例中，时钟信号147和148包括时钟信号130的不同延迟表示。为了说明，时钟信号147和148可以代表时钟信号130的锁相环(PLL)同步的表示。此外，时钟信号147和148可以代表时钟信号130的倍频或分频形式。
由于它们的逻辑电路部件的物理特性，输入逻辑电路142和输出逻辑电路146的操作速度典型地根据EBI 106的温度改变和EBI 106的电压改变而变化。此外，对于相同操作电压和温度，制造工艺变化可以导致EBI 106偏离制造者所期望的或典型的操作速度。同样，操作温度或电压的改变也可以导致EBI 106偏离典型的操作速度。因此，在至少一个实施例中，提供到输入逻辑电路142的时钟信号147和提供到输出逻辑电路146的时钟信号148均被动态地调整以补偿操作速度相对于预定操作速度的偏差。在一个实施例中，通过将等待时间引入到提供到输入逻辑电路142和输出逻辑电路146的时钟信号147和148的不同表示中以改变它们的有效频率，来调整时钟信号。时钟信号的这些调整导致输入逻辑电路142和输出逻辑电路146的建立和保持时间的改变，从而输入逻辑电路142中的等待时间与输出逻辑电路146中的等待时间互补，反之亦然。
参见图2，根据本发明的至少一个实施例，更详细地说明了图1的EBI 106。为了方便说明，EBI 106在单数据输入和单数据输出的情景下被说明。然而，应当理解，多数据或控制输入和输出可以以相同的方式实现。在该描述的实例中，EBI 106包括输入逻辑电路142、EBI电路201、输出逻辑电路146、数据信号输入端202(例如，芯片焊盘或封装管脚)、数据信号输出端204、时钟信号输入端206、时钟信号输出端207、锁相环(PLL)208、可编程延迟单元210和212以及操作速度监控器214。输入逻辑电路142包括输入信号处理/格式化逻辑电路216和俘获锁存器218。输出逻辑电路146包括发射锁存器220和输出信号处理/格式化逻辑电路222。
输入逻辑电路142的输入信号处理/格式化逻辑电路216包括连接到数据信号输入端202的输入端和提供被处理的输入信号224的输出端，该被处理的输入信号224包括通过数据信号输入端202接收的数据信号203的被格式化的或者以别的方式被处理的表示。俘获锁存器218包括接收被处理的输入信号224的数据输入端、接收时钟信号225的锁存器控制输入端和根据时钟信号225提供被锁存的输入信号226的锁存器输出端。EBI电路201包括接收被锁存的输入信号226的输入端和提供数据信号227的输出端。输出逻辑电路146的发射锁存器220包括接收数据信号227的数据输入端、接收时钟信号228的锁存器控制输入端和根据时钟信号228提供被锁存的输出信号229的输出端。输出信号处理/格式化逻辑电路222包括接收被锁存的输出信号229的输入端和耦接到数据信号输出端204以提供被处理的输出数据信号230的输出端。
PLL 208包括耦接到时钟信号输入端206的输入端和提供时钟信号252的输出端，该时钟信号252被同步到通过时钟信号输入端206在PLL 208的输入端接收的时钟信号251。可编程单元210包括延迟路径231、232、233和234(延迟路径231-234)，每一个延迟路径都具有接收时钟信号252的输入端和提供时钟信号252的被延迟的表示的输出端。延迟路径231-234中的每一个都将不同量的等待时间引入到时钟信号252中。可编程单元210进一步包括多路复用器236，该多路复用器236具有多个输入端(每一个输入端都耦接到延迟路径231-234的相应一个的输出端)、接收多路复用器控制信号238的多路复用器选择输入端和提供时钟信号225的输出端，其中时钟信号225基于多路复用器控制信号238而选自由延迟路径231-234提供的被延迟的时钟信号。类似地，可编程单元212包括延迟路径241、242、243和244(延迟路径241-244)，每一个延迟路径都具有接收时钟信号252的输入端和提供时钟信号252的被延迟的表示的输出端。与延迟路径231-234一样，延迟路径241-244中的每一个都将不同量的等待时间引入到时钟信号252中。在至少一个实施例中，延迟路径241-244中的每一个中的延迟基本上等于延迟路径231-234的相应一个中的延迟。可编程单元212进一步包括多路复用器246，该多路复用器246具有多个输入端(每一个输入端都耦接到延迟路径241-244的相应一个的输出端)、接收控制多路复用器信号248的多路复用器选择输入端和提供时钟信号228的输出端，其中时钟信号228基于多路复用器控制信号248而选自由延迟路径241-244提供的被延迟的时钟信号。
在该说明的实例中，延迟路径231-234和延迟路径241-244被实现为不同数目的反相器的序列。然而，本领域技术人员可以在不脱离本发明范围的情况下使用用于将可变的延迟引入到时钟信号252中的其它技术。而且，虽然为了方便讨论而将可编程单元210和212说明为每一个都具有四个延迟路径，但是应当理解，在适当时可以使用少于四个或多于四个(例如，六十四个)延迟路径。
操作速度监控器214包括提供多路复用器控制信号238的第一输出端和提供多路复用器控制信号248的第二输出端。在至少一个实施例中，操作速度监控器214监控EBI 106的至少一个操作特性以确定输入逻辑电路142和输出逻辑电路146的操作速度。基于被确定的操作速度，操作速度监控器214可以调整多路复用器控制信号238的值以控制由多路复用器236选择哪个被延迟的时钟信号作为时钟信号225输出，并且从而动态地调整俘获锁存器218的时序。同样，操作速度监控器214可以基于被确定的操作速度而通过调整多路复用器控制信号248的值来控制由多路复用器246选择哪个被延迟的时钟信号作为时钟信号228输出，来动态地调整发射锁存器220的时序。
如参考图3更详细地描述的，操作速度监控器214可以通过比较EBI 106的时钟生成部件生成的时钟信号和在EBI 106上从另一个器件接收的外部时钟信号(例如，时钟信号251或252)的频率，来确定输入逻辑电路142和输出逻辑电路146的相对操作速度。因为时钟生成部件典型地在与EBI 106的其它部件相同或相似的制造工艺下形成，并且因为它在与EBI 106的其余部件基本上相同的温度和电压下操作，所以由时钟生成部件生成的时钟信号频率典型地以与输入逻辑电路142和输出逻辑电路146相同的方式受到EBI 106的PVT点的影响。因此，时钟生成部件生成的时钟信号频率相对于外部时钟信号的改变可以用作输入逻辑电路142和输出逻辑电路146的相对操作速度的指示器。操作速度监控器214因此可以使用内部生成的时钟信号频率和外部时钟信号频率的比值来进行在被引入到时钟信号225和时钟信号228中以补偿操作速度改变的等待时间上的调整。为了减少或者消除由跨芯片(across chip)器件变化而引入的变化量，操作速度监控器214可以被放置在与EBI 106的其它部件物理上紧密邻近处。
在至少一个实施例中，通过操作速度监控器214对俘获锁存器218时序的调整和对发射锁存器220时序的调整是互补的，以便补偿被确定的操作速度相对于预定操作速度(例如，典型的或正常的操作速度)的偏差。为了说明，当实际操作速度低于典型操作速度时，操作速度监控器214可以控制可编程延迟单元210以增加时钟信号225中的等待时间，从而改善输入逻辑电路142的建立时间。操作速度监控器214进一步可以控制可编程延迟单元212以减少时钟信号228中的等待时间，从而改善输出逻辑电路146的外部建立时间。相反的，当实际操作速度高于典型操作速度时，操作速度监控器214可以控制可编程延迟单元210以减少时钟信号225中的等待时间，从而改善输入逻辑电路142的保持时间。操作速度监控器214也可以控制可编程延迟单元212以增加时钟信号228中的等待时间，从而改善输出逻辑电路146的保持时间。在实际操作速度基本上等于预定的操作速度的情况下，操作速度监控器214可以维持时钟信号225和时钟信号228中的等待时间。
参见图3，根据本发明的至少一个实施例，说明了操作速度监控器214的示例性实现方式。在该描述的实例中，操作速度监控器214包括环形振荡器302、计数器304、索引器模块306和查找表308。
环形振荡器302生成并且提供PVT时钟信号310。因为环形振荡器302被实现在EBI 106(图2)里或者在EBI 106的紧密邻近处，所以PVT时钟信号310的频率取决于EBI 106工作的PVT点。计数器304包括接收由PLL208(图2)输出的时钟信号252的第一输入端、接收PVT时钟信号310的第二输入端和接收重置信号312的第三输入端。根据重置信号312的断言(assertion)，计数器304重置并且开始对在时钟信号252的预定数目时钟周期(例如，一百个时钟周期)期间出现的PVT时钟信号310的时钟周期数目进行计数。因此，由计数器304生成的时钟周期计数(时钟比率信号314)代表PVT时钟信号310与时钟信号252的频率的比值。
如上所述，PVT时钟信号310的频率由EBI 106的PVT点影响，但是作为从EBI 106外部器件提供的时钟信号251(图2)的表示的时钟信号252的频率基本上与EBI 106的PVT点无关。因此，作为由时钟周期计数代表的时钟比率的改变可以代表由EBI 106的PVT点的改变而引起的EBI 106的PVT的相对改变。为了说明，假设时钟信号252具有100兆赫(100MHz)的频率，但是当EBI 106在典型的PVT点下运行时PVT时钟信号310具有1吉赫(1GHz)的频率。因此，当EBI 106在典型的PVT点时由计数器304输出的时钟比率信号314代表近似10:1的时钟比率。假设EBI 106的PVT点由于温度增加而改变。该温度的增加导致环形振荡器302的操作速度变慢，这导致PVT时钟信号310的频率降低到例如900MHz。在该实例中，时钟比率可以改变到近似9：1，从而指示EBI 106的操作速度已经变慢到典型PVT点以下。相反，EBI 106的温度降低导致环形振荡器302的操作速度变快，这导致操作速度时钟信号310的频率增大到例如1.1GHz。在该实例中，时钟比率可以改变到近似11:1，从而指示EBI 106的操作速度已经增大到典型PVT点以上。
在该说明的实例中，查找表308包括多个基于由时钟比率信号314代表的时钟比率而由索引器模块306索引(索引值318)的条目316。每一个条目316都包括代表将被可编程延迟单元210(图2)引入到信号225(图2)中的延迟的输入延迟值320，以及代表将被可编程延迟单元212(图2)引入到信号228(图2)中的延迟的输出延迟值322。在至少一个实施例中，输入延迟值320可以包括由索引器模块306输出的多路复用器选择值作为多路复用器控制信号238以指引多路复用器236(图2)来选择要将被指示的输入等待时间引入到时钟信号225中的延迟路径231-234中的一个。同样，输出延迟值322包括由索引器模块306输出的多路复用器选择值作为多路复用器控制信号248以指引多路复用器246(图2)来选择要将被指示的输入等待时间引入到时钟信号228中的延迟路径241-244中的一个。在根据时钟比率信号314而提供用于多路复用器控制信号238和多路复用器控制信号248的多路复用器选择值之后，索引器模块306断言重置信号312以重置计数器304用于下一个监控周期。
参见图4，根据本发明的至少一个实施例，说明了用于动态调整电路器件的逻辑电路之间的时序关系的示例型方法400。方法400包括在块402确定代表电路器件操作速度的操作特性。如参考图3所述的，操作特性可以包括诸如通过环形振荡器，在电路器件生成的时钟信号频率与外部提供的时钟信号频率的比较或者比值。
在块404，方法400包括基于操作特性调整用于控制电路器件的第一逻辑电路时序的第一时钟信号的等待时间。第一逻辑电路可以包括例如电路器件的输入逻辑电路。在块406，方法400包括基于操作特性调整用于控制电路器件的第二逻辑电路时序的第二时钟信号的等待时间。第二逻辑电路可以包括例如电路器件的输出逻辑电路。
在至少一个实施例中，当操作特性指示操作速度低于被识别的值时，在块404调整第一时钟信号的等待时间可以包括增加第一时钟信号的等待时间，并且在块406调整第二时钟信号的等待时间可以包括减少第二时钟信号的等待时间。相反，当操作特性指示操作速度高于被识别的值时，在块404调整第一时钟信号的等待时间可以包括减少第一时钟信号的等待时间并且在块406调整第二时钟信号的等待时间可以包括增加第二时钟信号的等待时间。被识别的值可以包括例如，电路器件的预定的典型或标准的操作速度或者先前确定的操作速度。如参考图2所述的，第一时钟信号和第二时钟信号的等待时间可以使用可编程延迟单元来调整。请注意，对输入和输出时钟等待时间的调整典型地发生在EBI 106空闲时，指示没有数据传输在进行中。
参见图5，根据本发明的至少一个实施例，说明了用于动态调整用于控制电路器件的锁存的时钟信号的示例型方法500。方法500包括在块502在第一时间确定代表电路器件操作速度的第一操作特性。在一个实施例中，操作特性基于在电路器件生成的时钟信号频率的改变而确定。在块504，方法500包括在电路器件的第一锁存器的输入端接收输入信号。在块506，方法500进一步包括在电路器件的第二锁存器的输入端接收输出信号。
在块508，方法500包括通过第一延迟来延迟时钟信号以提供第一被调整的时钟信号。在块510，方法500包括通过第二延迟来延迟该时钟信号以提供第二被调整的时钟信号。第一延迟和第二延迟基于第一操作特性。在一个实施例中，当第一操作特性指示操作速度大于被识别的操作速度时第一延迟大于第二延迟，而当操作速度小于被识别的操作速度时第二延迟大于第一延迟。此外，当第一操作特性指示操作速度基本上等于被识别的操作速度时第一延迟基本上等于第二延迟。被识别的操作速度可以包括在第一时间之前的第二时间的电路器件的第二操作速度。可替换地，被识别的操作速度可以包括典型的或者正常的操作速度。方法500进一步包括在块512响应于第一被调整的时钟信号来在第一锁存器锁存输入信号并且在块514响应于第二被调整的时钟信号来在第二锁存器锁存输出信号。
方法500另外包括在块516在第一时间之后的第二时间确定代表电路器件操作速度的第二操作特性。在块518，方法500包括通过第三延迟来延迟时钟信号以提供第三被调整的时钟信号。在块520，方法500包括通过第四延迟来延迟时钟信号以提供第四被调整的时钟信号。第三延迟和第四延迟基于第二操作特性。方法500进一步包括在块522响应于第三被调整的时钟信号来在第一锁存器锁存输入信号并且响应于第四被调整的时钟信号来在第二锁存器锁存输出信号。
虽然这里将本发明的示例性技术描述为用于在EBI中调整电路速度，但是可替代的实施例可以用于调整在任何集成电路中的以任何方式使用的电路的速度。从考虑这里公开的本发明的说明书和实例，本领域技术人员将明白本发明的其它实施例、用途和优点。说明书和附图应该被认为仅仅是示例性的，并且本发明的范围因此意图仅仅由下面的权利要求和其等同物来限制。

Claims (20)

1.一种方法，包括：
确定代表电路器件的操作速度的操作特性；
基于该操作特性调整第一时钟信号的等待时间，该第一时钟信号控制该电路器件的第一逻辑电路的时序；以及
基于该操作特性调整第二时钟信号的等待时间，该第二时钟信号控制该电路器件的第二逻辑电路的时序，其中该第二逻辑电路与该第一逻辑电路不同。
2.权利要求1的方法，其中确定该操作特性包括：
通过环形振荡器在该电路器件生成第三时钟信号；
基于该第三时钟信号频率与第四时钟信号频率的比较来确定时钟比率，其中该第一时钟信号和该第二时钟信号基于该第四时钟信号；以及
其中该操作特性基于该时钟比率。
3.权利要求1的方法，其中当该操作特性指示该操作速度低于被识别的值时，调整该第一时钟信号的等待时间包括增加该第一时钟信号的等待时间，并且其中调整该第二时钟信号的等待时间包括减少该第二时钟信号的等待时间。
4.权利要求3的方法，其中当该操作特性指示该操作速度高于被识别的值时，调整该第一时钟信号的等待时间包括减少该第一时钟信号的等待时间，并且其中调整该第二时钟信号的等待时间包括增加该第二时钟信号的等待时间。
5.权利要求4的方法，其中该被识别的值代表该电路器件先前确定的操作速度。
6.权利要求4的方法，其中该被识别的值代表在所期望的操作条件下该电路器件的操作速度。
7.权利要求1的方法，其中该第一时钟信号的等待时间通过第一可编程延迟单元来调整，并且该第二时钟信号的等待时间通过第二可编程延迟单元来调整。
8.权利要求1的方法，其中该第一时钟信号的等待时间和该第二时钟信号的等待时间基本上同时被调整。
9.一种方法，包括：
在第一时间确定代表电路器件的操作速度的第一操作特性；
在该电路器件的第一锁存器的输入端接收输入信号；
在该电路器件的第二锁存器的输入端接收输出信号；
通过第一延迟来延迟时钟信号以提供第一被调整的时钟信号，该第一延迟基于该第一操作特性；
通过第二延迟来延迟该时钟信号以提供第二被调整的时钟信号，该第二延迟基于该第一操作特性；
响应于该第一被调整的时钟信号来在该第一锁存器锁存该输入信号；以及
响应于该第二被调整的时钟信号来在该第二锁存器锁存该输出信号。
10.权利要求9的方法，进一步包括：
在该第一时间之后的第二时间确定代表该电路器件的操作速度的第二操作特性；
通过第三延迟来延迟该时钟信号以提供第三被调整的时钟信号，该第三延迟基于第二操作特性；
通过第四延迟来延迟该时钟信号以提供第四被调整的时钟信号，该第四延迟基于第二操作特性；
响应于该第三被调整的时钟信号来在该第一锁存器锁存该输入信号；以及
响应于该第四被调整的时钟信号来在该第二锁存器锁存该输出信号。
11.权利要求9的方法，其中该操作特性基于在该电路器件生成的时钟信号频率的改变而确定。
12.权利要求9的方法，其中：
当该第一操作特性指示该操作速度大于被识别的操作速度时该第一延迟大于该第二延迟；以及
当该第一操作特性指示该操作速度小于该被识别的操作速度时该第二延迟大于该第一延迟。
13.权利要求12的方法，其中该被识别的操作速度包括在该第一时间之前的第二时间该电路器件的第二操作速度。
14.权利要求12的方法，其中当该第一操作特性指示该操作速度基本上等于该被识别的操作速度时该第一延迟基本上等于该第二延迟。
15.一种系统，包括：
第一逻辑电路，具有接收第一信号的输入端和输出端；
第二逻辑电路，具有接收第二信号的输入端和输出端；
第一锁存器，具有可操作地耦接到该第一逻辑电路的输出端的输入端、接收第一时钟信号的时钟输入端和响应于该第一时钟信号而提供第一被锁存信号的输出端；
第二锁存器，具有可操作地耦接到该第二逻辑电路的输出端的输入端、接收第二时钟信号的时钟输入端和响应于该第二时钟信号而提供第二被锁存信号的输出端；
第一可编程延迟单元，具有接收第三时钟信号的输入端、具有不同延迟的多个延迟路径、接收指示该多个延迟路径的所选延迟路径的信号的选择输入端、以及通过该所选延迟路径选择性地耦接到该输入端的输出端，其中该第一可编程延迟单元的输出端用以提供该第一时钟信号；
第二可编程延迟单元，具有接收该第三时钟信号的输入端、具有不同延迟的多个延迟路径、接收指示该多个延迟路径的所选延迟路径的信号的选择输入端、以及通过该所选延迟路径选择性地耦接到该输入端的输出端，其中该第二可编程延迟单元的输出端用以提供该第二时钟信号；以及
操作速度监控器，具有耦接到该第一可编程延迟单元的选择输入端的第一输出端和耦接到该可编程延迟单元的选择输入端的第二输出端，其中该操作速度监控器基于代表该第一逻辑电路和该第二逻辑电路的操作速度的操作特性来通过该第一输出端提供第一值且通过该第二输出端提供第二值。
16.权利要求15的系统，其中该操作速度监控器包括：
环形振荡器，具有提供第四时钟信号的输出端；以及
计数器，具有耦接到该环形振荡器的输出端的第一输入端、接收该第三时钟信号的第二输入端、和提供代表该第四时钟信号频率与该第三时钟信号频率的比值的计数器值的输出端，其中该操作特性包括该计数器值。
17.权利要求16的系统，进一步包括：
查找表，包括由该计数器值索引的多个条目，每一个条目都包括通过该操作速度监控器的输出端输出的值以及通过该操作速度监控器的第二输出端输出的值。
18.权利要求15的系统，其中该第一逻辑电路的输入端包括该电路器件的输入端，并且该第二逻辑电路的输出端包括该电路器件的输出端。
19.权利要求15的系统，其中该电路器件包括总线接口。
20.权利要求19的系统，其中该第一逻辑电路包括该总线接口的输入逻辑电路，并且该第二逻辑电路包括该总线接口的输出逻辑电路。
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