JP7422066B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置法に関し、例えば、クロックに同期して動作する複数の回路が含まれる半導体装置に関する。

近年、プロセッサに代表される論理回路を含む半導体装置では、消費電力の増大が問題となっている。この論理回路における消費電力を低減する技術の一例が特許文献１に開示されている。

特許文献１に記載の半導体装置は、動作モードとして低周波モードと高周波モードとを有し、高周波モード時には低周波モード時よりも周波数の高いクロックを生成するクロック生成回路と、クロック生成回路で生成されたクロックに基づいて動作する不揮発性メモリと、不揮発性メモリに接続されたデータバスと、クロック生成回路で生成されたクロックに基づいて動作し、データバスを介して不揮発性メモリから読み出された読出データを取得する中央処理装置と、クロック生成回路から中央処理装置へ至るクロックの供給経路に設けられたクロック遅延部と、を備え、クロック遅延部は、縦続接続された複数段のバッファを介した第１の経路と複数段のバッファを迂回した第２の経路とを含み、高周波モード時には、クロック生成回路からのクロックを第１の経路を介して中央処理装置に供給し、クロック遅延部は、低周波モード時には、クロック生成回路からのクロックを第２の経路を介して中央処理装置に供給する。

特開２０１３－８８９１６号公報

特許文献１に記載の技術では、中央処理装置を低周波モードと高周波モードで動作させることができ、低周波モード時に複数段バッファを迂回する第２の経路を経由して中央処理装置にクロックを供給することで低周波モード時にバッファで消費される電力を削減する。しかしながら、特許文献１に記載の技術では、高周波モード（或いは高速動作モード）を含む様々な回路状態のそれぞれにおいて消費電力を低減することができない問題がある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、半導体装置は、クロック信号に同期して動作する複数の機能回路のそれぞれに対して設けられ、機能回路毎に遅延量を調整するクロック調整回路と、クロック調整回路のそれぞれに含まれる複数の経路のいずれを介して機能回路にクロックを伝達するかを制御するクロック経路選択回路と、を有し、クロック経路選択回路は、複数の機能回路の動作状態の変化に応じてクロック信号を伝達する経路の切り替えを指示する経路選択信号を出力する。

前記一実施の形態によれば、半導体装置は、変化する回路の状態に合わせて消費電力を低減することができる。

実施の形態１にかかる半導体装置のブロック図である。 実施の形態１にかかる半導体装置におけるクロック経路切り替え動作を説明するフローチャートである。 実施の形態１にかかる半導体装置におけるクロック経路切り替え動作の一例を説明するタイミングチャートである。 実施の形態１にかかる半導体装置において選択できるクロック経路の選択肢を説明する表である。 実施の形態２にかかる半導体装置のブロック図である。 実施の形態２にかかる半導体装置における消費電力を説明する図である。 実施の形態２にかかる半導体装置の動作と消費電力の遷移の一例を説明するタイミングチャートである。 実施の形態２にかかる半導体装置の動作と消費電力の遷移の別の一例を説明するタイミングチャートである。 実施の形態３にかかる半導体装置のブロック図である。 実施の形態３にかかる半導体装置の動作モードを説明する表である。 実施の形態３にかかる半導体装置において経路Ａを選択したときの消費電力を説明する図である。 実施の形態３にかかる半導体装置において経路Ｂを選択したときの消費電力を説明する図である。

説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。

また、上述したプログラムは、様々なタイプの非一時的なコンピュータ可読媒体（non-transitory computer readable medium）を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体（tangible storage medium）を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ－ＲＯＭ（Read Only Memory）ＣＤ－Ｒ、ＣＤ－Ｒ／Ｗ、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Programmable ROM）、ＥＰＲＯＭ（Erasable PROM）、フラッシュＲＯＭ、ＲＡＭ（Random Access Memory））を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体（transitory computer readable medium）によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。

実施の形態１
まず、図１に実施の形態１にかかる半導体装置１のブロック図を示す。図１に示す実施の形態１にかかる半導体装置１は、論理回路１０を有する。この論理回路１０は、半導体装置１が行う情報処理を行うためのものであり、半導体装置１の主な機能を実現する。そして、実施の形態１にかかる半導体装置１では、論理回路１０に対して、電源回路１１、クロック経路選択回路１２、電源制御回路（例えば、ＶＢＢ制御回路１３）、回路状態検知回路１４、トリミング情報１５、設定レジスタ１６を有する。

電源回路１１は、論理回路１０に電源を供給するものである。この電源回路１１は、例えば、半導体装置を動作させる主な電源電圧である第１の電源電圧（ノーマル電源電圧）と、トランジスタに生じるリーク電流を低減する第２の電源電圧（ＶＢＢ電源電圧）と、を出力する。なお、ＶＢＢ電源電圧は、ＶＢＢ制御回路１３からの指示に基づき論理回路１０が動作中に選択的に出力されるものとする。このＶＢＢ電源電圧は、トランジスタのバックゲートに印加される電圧である。トランジスタは、ウェル部に接地電圧とは異なる正または負の電圧を印加することで閾値電圧が変化し、リーク電流が低減する特徴がある。このようなＶＢＢ電源電圧によるリーク電流制御に適したトランジスタとして、ＳＯＩ（Silicon On Insulator）技術を用いたＳＯＴＢ（Silicon ON Thin Buried oxide）構造のトランジスタがある。

クロック経路選択回路１２は、論理回路１０内の第１のクロック調整回路と第２のクロック調整回路においてクロック信号を伝達する経路を指示する経路選択信号を、第１の回路及び第２の回路の動作状態の変化に応じて出力する。ここで、クロック経路選択回路１２は、ＶＢＢ制御回路１３、回路状態検知回路１４、トリミング情報１５、設定レジスタ１６から得られる情報に基づき動的かつリアルタイムにクロックの伝達経路における消費電力を削減する。

ＶＢＢ制御回路１３は、電源回路に対してノーマル電源電圧を供給するのか、ＶＢＢ電源電圧を供給するのか、を指示する。回路状態検知回路１４は、論理回路１０についてのチップ温度を少なくとも含む回路状態を検知する。例えば、回路状態検知回路１４は、チップ温度の検知、有効化されている回路のうちチップ全体で行われている処理への寄与度等から機能停止或いは動作速度低下をしても問題ないと判断される回路の検知等を行う。トリミング情報１５は、半導体装置１の製造工程において論理回路１０を構成する回路素子の製造ばらつきを小さくするトリミングを行うが、このトリミングに関する情報を保持するものである。設定レジスタ１６は、論理回路１０に含まれる機能回路のうち有効に動作させる回路と動作を無効化する回路に関する情報、及び、各回路の動作条件（例えばＣＰＵ動作モード、動作周波数）が格納される。

クロック経路選択回路１２は、ＶＢＢ制御回路１３、回路状態検知回路１４、トリミング情報１５、設定レジスタ１６から得られる情報の少なくとも１つの情報に基づき論理回路１０内のクロック調整回路でクロック信号に与えられる遅延量、或いは、遅延量調整用バッファ（以下ＣＴＳバッファ、或いは、単にバッファと称す）の段数の変更を経路選択信号によりクロック調整回路に指示する。

ここで、クロック経路選択回路１２によるクロック信号の伝達経路制御対象となる論理回路１０の一例を図１を参照して説明する。なお、クロック経路選択回路１２は、論理回路１０がクロックタイミングを同期させる必要がある複数の回路グループを有し、各回路グループに伝達するクロック信号毎に異なる遅延量を与えるクロック調整回路を有する論理回路を制御対象とする。従って、図１に示す論理回路１０のブロック図は一例であり、他の回路構成を対象外とするものではない。

図１に示すように、論理回路１０は、発振器２０、分周回路２１、２２、クロック調整回路２３～２５、クロック微調整回路２６～２８、ＣＰＵ３０、メモリ３１、周辺回路群３２、３３を有する。なお、クロック調整回路２３～２５のうちの１つが第１のクロック調整回路であり、他の１つが第２のクロック調整回路となる。また、ＣＰＵ３０及びメモリ３１の回路グループ、周辺回路群３２及び周辺回路群３３の１つが第１の回路、他の１つが第２の回路に相当するものである。

発振器２０は、クロック信号を出力する。分周回路２１、２２は、それぞれ発振器２０が生成したクロック信号の周波数を後段の回路の動作周波数に合わせて調整する。なお、分周回路２１は必ずしも必要な物ではない。

クロック調整回路２３～２５は、含まれる経路に設定される遅延量は異なるものの基本的な構成は同じであるためクロック調整回路２３を例にクロック調整回路について説明する。クロック調整回路２３は、クロックゲートＣＧ１～ＣＧ３、複数のＣＴＳバッファ、ＯＲゲートＯＧを有する。クロックゲートＣＧ１～ＣＧ３は、クロック経路選択回路１２から与えられる経路選択信号に基づき有効（クロック信号を通過させる状態）と無効（クロック信号を遮断する状態）が切り替えられる。

そして、クロック調整回路２３では、クロックゲートＣＧ１～ＣＧ３の後段にそれぞれ多段に接続されたＣＴＳバッファを設ける。このＣＴＳバッファは対応するクロックゲート毎に１つの経路を構成する。図１に示す例では、クロック調整回路２３にクロック信号に与える遅延量が異なる３つのクロック信号の伝達経路が構成される。３つのクロック信号の伝達経路の１つが第１の経路、他の１つが第２の経路に相当する。なお、クロック調整回路２４及びクロック調整回路２５にもクロック信号に与える遅延量が異なる３つの経路を有する。クロック調整回路２４及びクロック調整回路２５に形成される３つの経路の１つが第３の経路、他の１つが第４の経路に相当する。そして、クロック調整回路２３～クロック調整回路２５のＯＲゲートＯＧの出力はクロックエッジのタイミングが揃えられるように各経路の遅延量が調整される。

また、クロック調整回路２３では、クロックゲートＣＧ１の後段に設けられる多段のＣＴＳバッファが最も段数が多く設定され遅延量がもっとも大きい。クロックゲートＣＧ３の後段に設けられる多段のＣＴＳバッファが最も段数が少なく設定され遅延量がもっとも小さい。また、クロックゲートＣＧ２の後段に設けられる多段のＣＴＳバッファは段数が他の経路の中間的な段数に設定され、遅延量も他の経路の中間的な大きさとなる。また、各経路の消費電力は、ＣＴＳバッファの段数が大きくなるほど大きくなるものとする。

クロック微調整回路２６～２８は、第１の回路グループ（例えば、ＣＰＵ３０及びメモリ３１）、第２の回路グループ（例えば、周辺回路群３２）、第３の回路グループ（例えば、周辺回路群３３）のそれぞれに対応する。そして、クロック微調整回路２６～２８は、対応する回路グループに含まれる回路に供給されるクロック信号の間のエッジタイミングを調整する。

ＣＰＵ３０、メモリ３１、周辺回路群３２、３３は、それぞれ機能回路である。ＣＰＵ３０及びメモリ３１、周辺回路群３２及び周辺回路群３３の１つが第１の回路に相当し、他の１つが第２の回路に相当するものとする。また、ＣＰＵ３０は、クロック微調整回路２６に形成される第５の経路を介して与えられるクロック信号に基づき動作する。ＣＰＵ３０は、プログラムを実行することで各種機能を実現する。また、ＣＰＵ３０は、処理において周辺回路群３２、３３に含まれる周辺回路を利用することもある。メモリ３１は、クロック微調整回路２６に形成される第６の経路を介して与えられるクロック信号に基づき動作する。メモリ３１は、ＣＰＵ３０で実行されるプログラム、ＣＰＵ３０の処理の途中に生成される中間情報、ＣＰＵ３０の処理結果等のデータを格納する。

周辺回路群３２には、周辺回路Ｐ１１～Ｐ１３が含まれる。また、周辺回路群３３には、周辺回路Ｐ２１～Ｐ２３が含まれる。この周辺回路Ｐ１１～Ｐ１３、Ｐ２１～Ｐ２３は、例えば、コプロセッサ、ＡＤ変換回路、ＰＷＭ信号生成回路、タイマー等の回路である。また、クロック微調整回路２７、２８には、周辺回路Ｐ１１～Ｐ１３、Ｐ２１～Ｐ２３に対応したクロック伝達経路が設けられるものとする。

実施の形態１にかかる半導体装置１では、クロック経路選択回路１２がＶＢＢ制御回路１３、回路状態検知回路１４、トリミング情報１５、設定レジスタ１６から得た情報に基づきクロック調整回路２３～２５内のクロック信号の伝達経路を動的、かつ、自動的に切り替えることに特徴の１つを有する。そこで、クロック経路選択回路１２及び論理回路１０の動作について以下で詳細に説明する。

まず、図２に実施の形態１にかかる半導体装置１におけるクロック経路切り替え動作を説明するフローチャートを示す。図２に示すフローチャートは、主にクロック経路選択回路１２の処理を示したものである。

図２に示すように、半導体装置１は、動作を開始するとクロック経路選択回路１２がまずトリミング情報１５を読み込み、トリミング情報１５に基づくクロック経路の設定を行う（ステップＳ１）。

続いて、クロック経路選択回路１２は、設定レジスタ１６に格納されている情報に変化がないかを確認し、変化があれば当該設定レジスタ１６に格納された情報に基づき経路の切り替えを行う（ステップＳ２、Ｓ６）。ここで、半導体装置１が起動したときには、設定レジスタ１６の情報の変化の有無にかかわらず、ステップＳ６のクロック経路の切り替え処理を行う。また、ステップＳ２において、設定レジスタ１６に格納されている情報に前回確認時からの変化がなければステップＳ３の処理を行う。

ステップＳ３では、クロック経路選択回路１２は、回路状態検知回路１４の出力を参照して、出力値に変化があれば、当該変化後の回路状態検知回路１４の出力に応じたクロック経路の切り替えを行う（ステップＳ３、Ｓ６）。ここで、半導体装置１が起動したときには、回路状態検知回路１４の出力の変化の有無にかかわらず、ステップＳ６のクロック経路の切り替え処理を行う。また、ステップＳ３において、回路状態検知回路１４の出力に前回確認時からの変化がなければステップＳ４の処理を行う。

ステップＳ４では、ＶＢＢ制御回路１３の出力を参照し、電源モードの変化があったか否かを判断する。このステップＳ４の判断において電源モードの変化があれば、クロック経路選択回路１２は、当該変化に応じてクロック経路の切り替えを行う。ここで、半導体装置１が起動したときには、ＶＢＢ制御回路１３の出力の変化の有無にかかわらず、起動時のＶＢＢ制御回路１３の出力に応じてステップＳ６のクロック経路の切り替え処理を行う。また、ステップＳ４において、ＶＢＢ制御回路１３の出力に前回確認時からの変化がなければクロック経路を維持してステップＳ２以降の処理を繰り返す（ステップＳ５）。

続いて、図２で説明したフローチャートに従って動作する半導体装置１の動作の一例について説明する。そこで、図３に実施の形態１にかかる半導体装置におけるクロック経路切り替え動作の一例を説明するタイミングチャートを示す。図３に示す例は、ノーマル電源モードからＶＢＢ電源モードへの切り替わり、及び、周辺回路群３２に含まれる周辺回路Ｐ１１～Ｐ１３が不使用になる期間を含む動作を示したものである。なお、図３の動作では、クロック微調整回路２６、クロック微調整回路２８及び周辺回路群３３は考慮から外した。

また、図３では、クロック調整回路２３に含まれる経路として経路Ａ～経路Ｃを示した。経路ＡはコントロールゲートＣＧ１に対応する経路であり、最もＣＴＳバッファの数が多く消費電力が大きい経路である。経路ＢはコントロールゲートＣＧ２に対応する経路であり、ＣＴＳバッファの数が中程度であり消費電力も中程度の経路である。経路ＣはコントロールゲートＣＧ３に対応する経路であり、ＣＴＳバッファの数が少なく消費電力が小さい経路である。また、クロック調整回路２４に含まれる経路として経路Ｄ～経路Ｆを示した。経路Ｄは最もＣＴＳバッファの数が多く消費電力が大きい経路である。経路ＥはＣＴＳバッファの数が中程度であり消費電力も中程度の経路である。経路ＦはＣＴＳバッファの数が少なく消費電力が小さい経路である。

図３に示す例では、ノーマル電源モード、かつ、周辺回路群３２のいずれかの回路を利用する場合、クロック調整回路２３の経路Ａとクロック調整回路２４の経路Ｄを用いる。これは最も動作速度が速く、ＣＰＵ３０及びメモリ３１と周辺回路群３３との間のクロックタイミングとの間のタイミング差が最も厳しいためである。

そして、図３に示す例では、タイミングＴ１においてＶＢＢ制御信号がロウレベルからハイレベルに切り替わる。これにより、半導体装置１では、論理回路１０にＶＢＢ電源電圧が供給される。このＶＢＢ電源電圧が供給されているのは低消費電力モードであり、クロックの周波数も低くなる。そのため、ＣＰＵ３０及びメモリ３１と周辺回路群３３との間のクロックタイミングとの間のタイミング差の制約はノーマル電源モードよりも緩くなる。そのため、クロック経路選択回路１２は、クロック調整回路２３に経路Ｂを有効化し、クロック調整回路２４に経路Ｅを有効化する経路選択信号を与える。これにより、半導体装置１では、クロック経路に含まれるＣＴＳバッファの数が減少するためＣＴＳバッファに関連する消費電力が低減する。この状態は、ＶＢＢ制御信号がロウレベルに戻るタイミングＴ２まで続く。

また、図３に示す例では、タイミングＴ３～Ｔ４の期間において回路状態検知回路１４の出力信号のうち周辺回路活性化信号がハイレベルとなり、周辺回路群３２が停止する状態となる。この周辺回路群３２の停止期間では、周辺回路群３２とＣＰＵ３０及びメモリ３１との間のクロックタイミングの整合性を確保する必要がない。これは、周辺回路群３２へのクロック伝達経路となるクロック調整回路２４がクロックを遮断する状態となるためである。そのため、クロック経路選択回路１２は、クロック調整回路２３に対して経路Ｃを選択する経路選択信号を出力する。これにより、クロック調整回路２３では経路Ｃを介してＣＰＵ３０及びメモリ３１にクロック信号を供給する状態となる。また、タイミングＴ３～Ｔ４の期間は、有効に動作する経路が経路Ｃのみであるため、ＣＴＳバッファに関連する消費電力は他の期間に比べて大きく減少する。

続いて、実施の形態１にかかる半導体装置１で用いるクロック伝達経路と回路の動作モードとの関係について説明する。そこで、図４に実施の形態１にかかる半導体装置において選択できるクロック経路の選択肢を説明する表を示す。なお、図４に示す動作モードは、半導体装置１において採用される動作モードの一部であり、他の動作モードがあることに注意が必要である。なお、図４の電力削減効果は、半導体装置１のクロック経路選択回路１２を用いない回路における消費電力を基準とした削減効果である。

図４に示すように、クロック信号の間のエッジタイミングが最も精度高く調整される経路Ａ及び経路Ｄは、全ての動作モードで利用可能である。この場合、電力削減効果は小さい。

そして、半導体装置１では、ＶＢＢ電源電圧を論理回路１０に供給するバックバイアス印加時、チップ温度が設計基準中心付近となる常温動作時、ノーマル電源電圧が与えられるｔｙｐ．電圧動作時、クロックの周波数が低く抑制される低速動作時は経路Ｂ、経路Ｅを利用することができる。この場合の電力削減効果は中レベルとなる。

また、半導体装置１では、周辺回路群を不使用時には、システム系回路であるＣＰＵ３０及びメモリ３１にクロックを供給する経路Ｃのみを有効にする状態とすることができる。また、半導体装置１では、システム系回路を不使用にして周辺回路群のみを動作させる場合経路Ｆのみを有効にする状態とすることができる。このとき、半導体装置１における電力削減効果は最も大きくなる。

上記説明より、実施の形態１にかかる半導体装置１では、クロック経路選択回路１２が比較的変化が少ないトリミング情報１５、設定レジスタ１６から得られる情報及びＶＢＢ制御回路１３、回路状態検知回路１４から得られる回路状態のリアルタイムな変化の情報に基づきクロック調整回路２３～２５に設けられるクロック伝達経路を切り替える。そして、実施の形態１にかかる半導体装置１では、クロック調整回路２３～２５においてＣＴＳバッファの段数が異なる経路を複数設ける。これにより、実施の形態１にかかる半導体装置１では、回路状態の変化を動的に、かつ、自動的に反映してその時点で回路的な不具合を回避しかつ消費電力が最も低い経路の設定を行うことができる。つまり、実施の形態１にかかる半導体装置１によれば、回路状態の変化を動的かつ自動的に反映した消費電力の削減効果を大幅に改善することができる。

実施の形態２
実施の形態２では、実施の形態１にかかる半導体装置１の変形例となる半導体装置２について説明する。なお、実施の形態２の説明において、実施の形態１と同等の構成要素については実施の形態１と同じ符号を付して説明を省略する。

図５に実施の形態２にかかる半導体装置２のブロック図を示す。なお、図５では、クロック調整回路２４、２５、クロック微調整回路２７、２８、周辺回路群３２、３３に対応するブロックの図示は省略した。

図５に示すように、実施の形態２にかかる半導体装置２では、論理回路１０に代えて論理回路１０ａを有する。論理回路１０ａは、クロック調整回路２３及びクロック微調整回路２６に代えてクロック調整回路２３ａ及びクロック微調整回路２６ａを有する。また、半導体装置２では、クロック経路選択回路１２に代えてクロック経路選択回路１２ａを有する。

そして、実施の形態２にかかる半導体装置２では、論理回路１０内のクロック伝達経路にクロック信号を少ないＣＴＳバッファの数で目的とする回路に伝達するバイパス経路を設けたものである。

より具体的には、ＣＰＵ３０及びメモリ３１により構成される第１の回路グループを第１の回路とした場合、ＣＰＵ３０は第３の回路に相当し、メモリ３１は、第４の回路に相当する。そして、半導体装置２では、クロック調整回路２３の後段にＣＰＵ３０に対応した第５の経路（例えばクロックゲートＣＧ１１と２段のＣＴＳバッファにより構成される経路）と、クロック調整回路２３の後段にメモリ３１に対応した第６の経路（例えば、クロックゲートＣＧ１２と１段のＣＴＳバッファにより構成される経路）と、が設けられる。そして、クロック経路選択回路１２ａは、第５の経路と第６の経路をバイパスしてクロック信号をＣＰＵ３０に伝達するバイパス経路を有する。このバイパス経路は、クロック調整回路２３ａ内に設けられるクロックゲートＣＧｂ、バッファＢＵＦ３と、クロック微調整回路２６ａ内に設けられるＯＲゲートＣＧ１を含む。また、ＯＲゲートＯＧ１は、クロックゲートＣＧ１１を介してＣＰＵ３０に伝達されるクロック信号とバッファＢＵＦ３を介してＣＰＵ３０に伝達されるクロック信号の調停を行う。

また、クロック経路選択回路１２ａは、クロック経路選択回路１２にクロックゲートＣＧｂの有効と無効を切り替える機能を追加したものである。

また、以下の説明では、クロックゲートＣＧ１の後段に設けられるＣＴＳバッファ群に対して ＢＵＦ１との符号を用い、クロックゲートＣＧ１１、ＣＧ１２の後段に設けられるＣＴＳバッファ群に対してＢＵＦ２との符号を用いる。

ここで、実施の形態２にかかる半導体装置２についての消費電力削減効果について説明する。そこで、図６に実施の形態２にかかる半導体装置における消費電力を説明する図を示す。

図６に示すように、半導体装置２においてＣＰＵ３０及びメモリ３１をともに動作させる場合、クロックゲートＣＧ１及びクロックゲートＣＧ１１、ＣＧ１２の全てが有効になるため、ＣＴＳバッファ群ＢＵＦ１及びＣＴＳバッファ群ＢＵＦ２に関連する消費電力がともに発生する。そして、バイパス経路を用いることなくＣＰＵ３０のみを有効にした場合、クロックゲートＣＧ１２は無効にしても構わないため、ＣＴＳバッファ群ＢＵＦ２に関連する消費電力のみが減ることになる。そして、実施の形態２にかかる半導体装置２において、ＣＰＵ３０のみを用いる場合にバイパス経路を利用する場合、コントロールゲートＣＧ１を用いる経路Ａ、コントロールゲートＣＧ１１を用いる第５の経路及びコントロールゲートＣＧ１２を用いる第６の経路の全てを停止してもＣＰＵ３０にクロック信号を供給できる。そのため、図６に示すように、ＣＴＳバッファに関連する消費電力を、バイパス経路に関連するＣＴＳバッファＢＵＦ３に関連する消費電力のみすることができる。

この削減効果を実際の動作を例に説明する。そこで、図７に実施の形態２にかかる半導体装置の動作と消費電力の遷移の一例を説明するタイミングチャートを示す。図７に示すタイミングチャートは、周辺回路として通信ＩＰを有し、通信ＩＰによる通信により所定量の処理対象データが蓄積する毎にＣＰＵ３０による処理を行う例である。

図７に示す例では、タイミングＴ１１～Ｔ１２の期間にＣＰＵ３０による処理を行うため、この期間に生じるＣＴＳバッファに関連する消費電力が増加する。一方、タイミングＴ１１～Ｔ１２以外の期間（例えば、タイミングＴ１０～Ｔ１１の期間及びタイミングＴ１２～Ｔ１３の期間）は、例えばクロック調整回路２４及びクロック微調整回路２７内に設けたバイパス経路ｐを用いて通信ＩＰにクロック信号を伝達する。これにより、実施の形態２にかかる半導体装置２では、この期間のＣＴＳバッファに関連する消費電力を大幅に削減することができる。

また、別の例を図８に示す。図８は、実施の形態２にかかる半導体装置の動作と消費電力の遷移の別の一例を説明するタイミングチャートである。図８に示す例は、周辺回路としてカメラ制御ＩＰを有し、当該カメラ制御ＩＰにより撮影された画像をＣＰＵ３０で処理するものである。また図８に示す例では、カメラ制御ＩＰ動作時に撮影画像をＣＰＵ３０に伝達するため、カメラ制御ＩＰの動作時のみカメラ制御ＩＰとＣＰＵ３０が同時に動作する。

図８に示す例では、タイミングＴ２０～Ｔ２１及びタイミングＴ２２～Ｔ２３の期間にカメラ制御ＩＰとＣＰＵ３０が同時に動作する。そのため、この期間は、クロック調整回路２３の経路Ａとクロック調整回路２４の経路Ｄが有効化されＣＴＳバッファに関連する消費電力が増大する。一方、ＣＰＵ３０のみを動作させれば良いタイミングＴ２１～Ｔ２２及びタイミングＴ２３～Ｔ２４の期間は、クロック調整回路２３及びクロック微調整回路２６に設けられるバイパス経路ｉを用いてＣＰＵ３０にクロック信号が供給される。そのためこの期間においてはＣＴＳバッファに関連する消費電力が大幅に減少する。

上記説明より、実施の形態２にかかる半導体装置２では、バイパス経路を設けることで他の回路とのクロックタイミングの制約が必要のない回路状態で有るときのＣＴＳバッファに関連する消費電力を実施の形態１よりも大幅に削減することができる。また、このクロック信号の切り替えは、クロック経路選択回路１２ａを用いることで動的かつ自動的に行うことができる。

実施の形態３
実施の形態３では、実施の形態１、２にかかる半導体装置の別の形態となる半導体装置３について説明する。なお、実施の形態２の説明において、実施の形態１と同等の構成要素については実施の形態１と同じ符号を付して説明を省略する。

図９に実施の形態３にかかる半導体装置３のブロック図を示す。実施の形態３にかかる半導体装置３では、ＶＢＢ電源電圧のＣＴＳバッファへの供給方法に特徴を有するため、図９では、関連する部分だけを示し、他の回路ブロックについては図示を省略した。図９に示すように、実施の形態３にかかる半導体装置３では、論理回路１０に代えて、論理回路１０ｂを有する。そして、論理回路１０ｂは、クロック調整回路２３に代えてクロック調整回路２３ｂを有する。クロック調整回路２３ｂは、クロック調整回路２３に電源選択回路４１、４２を追加したものである。なお、電源選択回路は、経路毎に設けられるものであり、図９では、経路Ａ及び経路Ｂの２つの経路のみを示したため、電源選択回路を2つとした。

また、図９では、電源回路１１の内部に通常電源回路１１ａ及びＶＢＢ電源回路１１ｂ示した。通常電源回路１１ａは、第１の電源電圧（例えば、ノーマル電源電圧）を生成して論理回路１０ｂに供給する。ＶＢＢ電源回路１１ｂは、第２の電源電圧（例えば、ＶＢＢ電源電圧）を生成して論理回路１０ｂに供給する。ノーマル電源電圧は、半導体装置を動作させる主な電源電圧に相当する。このＶＢＢ電源電圧は、トランジスタに生じるリーク電流を低減する電源電圧に相当する。これら電源のいずれを生成するかはＶＢＢ制御回路１３により指示される。

そして、半導体装置３では電源選択回路４１によりノーマル電源電圧とＶＢＢ電源電圧のいずれか一方を選択してコントロールゲートＣＧ１に対応して設けられるＣＴＳバッファＢＵＦＡに与える。また、電源選択回路４２により、ノーマル電源電圧とＶＢＢ電源電圧のいずれか一方を選択してコントロールゲートＣＧ２に対応して設けられるＣＴＳバッファＢＵＦＢに与える。

また、半導体装置３では、クロック経路選択回路１２に代えてクロック経路選択回路１２ｂを有する。クロック経路選択回路１２ｂは、選択していない経路のＣＴＳバッファにＶＢＢ電源電圧を供給するように電源選択回路４１、４２を制御する機能を有する。また、クロック経路選択回路１２ｂは、半導体装置３に設定される動作モードによってもＣＴＳバッファに与える電源を切り替える。

そこで、クロック経路選択回路１２ｂが選択を指示する電源電圧と動作モードの違いを説明する。図１０に実施の形態３にかかる半導体装置の動作モードを説明する表を示す。なお、図１０に示す表では、代表例としてコントロールゲートＣＧ１に対応する経路ＡとコントロールゲートＣＧ２に対応する経路Ｂに関する情報のみを記載した。

図１０に示すように、半導体装置３では、論理回路１０ｂに主にノーマル電源電圧を供給するノーマル電源モードと、論理回路１０ｂにＶＢＢ電源電圧のみを与えるＶＢＢ電源モードの２つの動作モードを有する。そして、クロック経路選択回路１２ｂは、ノーマル電源モードでは、有効化を指示する経路にはノーマル電源電圧が供給され、無効化を指示する経路にはＶＢＢ電源電圧を供給するように電源選択回路４１、４２を制御する。また、クロック経路選択回路１２ｂは、ＶＢＢ電源モードでは、ＣＴＳバッファに常にＶＢＢ電源が供給するように電源選択回路４１、４２を制御する。

ここで、実施の形態３にかかる半導体装置３におけるＣＴＳバッファの消費電力について説明する。そこで、図１１に実施の形態３にかかる半導体装置において経路Ａを選択したときの消費電力を説明する図を示す。図１１に示すように、コントロールゲートＣＧ１に対応する経路Ａを有効にした場合において、コントロールゲートＣＧ２に対応する経路Ｂにノーマル電源電圧を与えた場合、経路ＢにおいてＣＴＳバッファＢＵＦＢにリーク電流が発生する。また、経路ＡにおいてもＣＴＳバッファＢＵＦＡにリーク電流が発生する。そこで、無効にされている経路ＢにＶＢＢ電源電圧を供給するとＣＴＳバッファＢＵＦＢのリーク電流が削減される。さらに、有効にされている経路Ａに対してもＶＢＢ電源電圧を供給するとＣＴＳバッファＢＵＦＡのリーク電流が削減される。

また、図１２に実施の形態３にかかる半導体装置において経路Ｂを選択したときの消費電力を説明する図を示す。図１２に示すように、コントロールゲートＣＧ２に対応する経路Ｂを有効にした場合において、コントロールゲートＣＧ１に対応する経路Ａにノーマル電源電圧を与えた場合、経路ＡにおいてＣＴＳバッファＢＵＦＡにリーク電流が発生する。また、経路ＢにおいてもＣＴＳバッファＢＵＦＢにリーク電流が発生する。そこで、無効にされている経路ＡにＶＢＢ電源電圧を供給するとＣＴＳバッファＢＵＦＡのリーク電流が削減される。さらに、有効にされている経路Ｂに対してもＶＢＢ電源電圧を供給するとＣＴＳバッファＢＵＦＢのリーク電流が削減される。

上記説明より、実施の形態３にかかる半導体装置３では、ＶＢＢ電源電圧を積極的にＣＴＳバッファに与えることで実施の形態１、２に比べて消費電力削減効果をさらに高めることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

１～３ 半導体装置
１０ 論理回路
１１ 電源回路
１１ａ 通常電源回路
１１ｂ ＶＢＢ電源回路
１２ クロック経路選択回路
１３ ＶＢＢ制御回路
１４ 回路状態検知回路
１５ トリミング情報
１６ 設定レジスタ
２０ 発振器
２１、２２ 分周回路
２３～２５ クロック調整回路
２６～２８ クロック微調整回路
３０ ＣＰＵ
３１ メモリ
３２、３３ 周辺回路群
４１、４２ 電源選択回路
ＯＧ ＯＲゲート
ＯＧ１ ＯＲゲート

Claims (5)

1. クロック信号を出力する発振器と、
   前記クロック信号に基づき動作する第１の回路及び第２の回路と、
   前記発振器と前記第１の回路との間に設けられ、前記第１の回路に伝達する前記クロック信号に第１の遅延量を与える第１の経路と、前記クロック信号に第２の遅延量を与える第２の経路と、を有する第１のクロック調整回路と、
   前記発振器と前記第２の回路との間に設けられ、前記第２の回路に伝達するクロック信号に第３の遅延量を与える第３の経路と、前記クロック信号に第４の遅延量を与える第４の経路と、を有する第２のクロック調整回路と、
   前記第１のクロック調整回路と前記第２のクロック調整回路において前記クロック信号を伝達する経路を指示する経路選択信号を、前記第１の回路及び前記第２の回路の動作状態の変化に応じて出力するクロック経路選択回路と、
   前記第１の回路と前記第２の回路に対して第１の電源電圧と第２の電源電圧とを切り替えて与える電源回路と、
   前記電源回路に対して前記第１の電源電圧を供給するのか、前記第２の電源電圧を供給するのか、を指示する電源制御回路と、を有し、
   前記クロック経路選択回路は、前記電源制御回路が前記電源回路に出力を指示する電源電圧の電圧値に応じて前記経路選択信号を出力し、
   前記第１の電源電圧は半導体装置を動作させる主な電源電圧であり、前記第２の電源電圧はトランジスタに生じるリーク電流を低減する電源電圧であり、
   前記第１の経路から前記第４の経路は、経路中のバッファ回路に前記第１の電源電圧を供給するか前記第２の電源電圧を供給するかを切り替える電源選択回路を含み、
   前記クロック経路選択回路は、前記クロック信号の伝達経路以外の経路に前記第２の電源電圧が供給されるように前記電源選択回路に前記経路選択信号を与える半導体装置。
2. 前記第１の回路と前記第２の回路の動作条件が格納される設定レジスタをさらに有し、
   前記クロック経路選択回路は、前記設定レジスタに格納される前記動作条件が変更される毎に前記経路選択信号を出力する請求項１に記載の半導体装置。
3. 前記クロック経路選択回路は、前記第１の回路と前記第２の回路に対して製造工程で施されるトリミングの状態を記憶したトリミング情報に基づき前記経路選択信号を出力する請求項１に記載の半導体装置。
4. 前記第１の回路と前記第２の回路についてのチップ温度を少なくとも含む回路状態を検知する回路状態検知回路をさらに有し、
   前記クロック経路選択回路は、前記回路状態検知回路による回路状態の検知結果に基づき前記経路選択信号を出力する請求項１に記載の半導体装置。
5. 前記第１の回路は、第３の回路と第４の回路を含み、
   前記第１のクロック調整回路の後段に前記第３の回路に対応した第５の経路と、
   前記第１のクロック調整回路の後段に前記第４の回路に対応した第６の経路と、を有し、
   前記クロック経路選択回路は、前記第５の経路と前記第６の経路をバイパスして前記クロック信号を前記第３の回路に伝達するバイパス経路を含む請求項１に記載の半導体装置。

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