KR930006141Y1 - 3배수 분주회로 - Google Patents

Abstract

내용 없음.

Description

3배수 분주회로

제1도는 본 고안에 의한 3분주회로의 회로도.

제2도는 제1도의 각 부분의 신호파형도.

제3도는 본 고안에 의한 3배수 분주회로의 회로도.

제4도는 제3도의 각 부분의 신호파형도.

* 도면의 주요부분에 대한 부호의 설명

101 내지 104, 311 내지 31n, 321 내지 32n, 331 내지 33n, 341 내지 34n : D플립플롭

105, 351 내지 35n, 361 내지 (36(n-1) : OR 게이트

106, 36n : NOR 게이트

본 고안은 정확한 50퍼센트(%) 듀티 사이클(duty cycle)을 갖는 3배수 분주회로에 관한 것이다.

종래의 분주회로는 입력되는 클럭 펄스의 상승 천이 또는 하강 천이 중 한 천이로만 계수하여 분주하였기 때문에 3배수분주를 하기 위해서는 플립플롭의 클리어단자 또는 세트단자를 사용하여 파형을 정형하여야만 한다. 따라서 분주된 파형의 듀티 사이클이 50퍼센트가 정확하게 되지 않았을 뿐만아니라 고속 동작이 어려운 문제점이 있었다.

상기 문제점을 개선하기 위해 안출된 본 고안은 입력되는 클럭 펄스의 상승천이와 하강천이를 모두 이용하여 정확한 50퍼센트의 듀티 사이클을 갖는 3배수 분주 펄스를 발생시키고 고속으로 동작하는 3배수 분주회로를 제공함에 그 목적이 있다.

상기 목적을 달성하기 위해 본 고안은 정확한 50퍼센트의 듀티 사이클을 갖는 3배수 분주 펄스를 발생시키는 3배수 분주회로에 있어서, 3분주될 클럭 펄스를 클럭 펄스 입력으로 하는 제1D플립플롭, 반전된 3분주될 클럭 펄스를 클럭 펄스 입력으로 하는 제2D플립플롭, 상기 제1 및 제2D플립플롭의 출력단에 연결된 제1논리합수단, 상기 제1논리합 수단의 출력단에 데이타 입력단이 연결되고 상기 클럭 펄스를 펄스 입력으로 하는 제3D플립플롭, 상기 제1논리합 수단의 출력단에 데이타 입력단이 연결되고 상기 반전 클럭 펄스 입력으로 하는 제4D플립플롭, 및 상기 제3 및 제4 D플립플롭의 출력단에 입력단이 연결되고 출력은 상기 제1 및 제2 D플립플롭의 데이타 입력단에 연결된 제2논리합 수단으로 구성된 다수의 3분주수단과 상기 클럭 펄스를 클럭 펄스 입력으로 하고 상기 제2논리합 수단의 출력단에 데이타 입력단이 연결된 제5 D플립플롭, 상기 반전된 클럭펄스(CP)를 클럭 펄스 입력으로 하고 상기 제2논리합 수단의 출력단에 데이타 연결된 제6 D플립플롭, 상기 제5 및 제6D 플립플롭의 출력단에 연결된 제3논리합 수단, 제3논리합 수단의 출력단에 데이타 입력단이 연결되고 상기 클럭 펄스(CP)를 클럭 펄스 입력으로 하는 제7 D플립플롭, 상기 제3논리합 수단의 출력단에 데이타 입력단이 연결되고 상기 반전 클럭 펄스(CP)를 클럭 펄스 입력으로 하는 제8 D플립플롭, 및 상기 제7 및 제8 D플립플롭의 출력단에 입력단이 연결되고 출력단에 상기 제1 및 제2 D플립플롭의 데이타 입력단이 연결된 부정 논리합 수단으로 구성된 마지막단(n)의 3분주수단으로 구성된다.

이하, 첨부된 도면을 참조하여 본 고안의 일실시예를 상세히 설명한다.

제1도는 본 고안에 의한 3분주회로의 회로도이고, 제2도는 제1도의 각 부분의 신호파형도로, 101 내지 104는 D플립플롭, 105는 OR 게이트, 106은 NOR 게이트를 각각 나타낸다.

본 고안에 의한 3분주회로는 제1도에 도시한 바와 같이 3분주될 클러펄스(CP)가 D플립플롭(101, 103)의 클럭펄스 입력단자(CP1, CP3)에 입력되고, 반전된 3분주될 클럭펄스(CP)가 D플립플롭(102, 104)의 클럭 펄스 입력단자(CP2, CP4)에 입력되고, 상기 D플립플롭(101, 102)의 출력단(Q1, Q2)에 OR게이트(105)의 출력단에 상기 D플립플롭(103, 104)의 데이타 입력단자(D3, D4)를 연결하고, 동기신호(SYNC)와 상기 D플립플롭(103, 104)의 출력단(Q3, Q4)에 3입력 NOR 게이트(106)의 입력단을 연결하고, 상기 NOR 게이트(106)의 출력단에 상기 D플립플롭(101, 102)의 데이타 입력단(D1, D2)을 연결하여 구성한다.

상기와 같이 구성된 3분주 회로의 작동을 제2도를 참조하여 설명하면 다음과 같다.

상기 3입력 NOR 게이트(106)의 입력단자에 연결된 동기신호(SYNC)가 분주될 클럭 펄스의 상승 천이 및 하강 천이가 발생할 동안 논리레벨 '1'이면 상기 3입력 NOR 게이트(106)의 출력은 논리레벨 '0'이 되어 상기 D플립플롭(101, 102)의 데이타 입력단자(D1, D2)로 각각 입력된다. 상기 D플립플롭(101, 102)의 데이타 입력단(D1, D2)로 논리레벨 '0'이 입력되는 동안 클럭 펄스의 상승 천이가 하강 천이보다 먼저 발생하면 상기 D플립플롭(101)의 출력(Q1)은 클럭 펄스의 상승 천이에서 논리레벨 '0'으로 바뀌고, 상기 D플립플롭(102)의 출력(Q2)은 클럭 펄스의 하강 천이에서 논리레벨 '0'으로 바뀌고, 상기 D플립플롭(102)의 출력(Q2)이 논리레벨'0'으로 바뀌고, 상기 D플립플롭(102)의 출력(Q2)이 논리레벨 '0'으로 바뀌면 상기 OR 게이트(105)의 출력은 논리레벨 '0'으로 바뀌게 된다. 따라서 상기 D플립플롭(103)의 출력(Q3)은 클럭펄스의 상승 천이에서 논리레벨 '0'으로 바뀌고, 상기 D플립플롭(104)의 출력(Q4)도 클럭 펄스의 하강 천이에서 논리레벨 '0'으로 바뀌며, 이때 상기 동기신호(SYNC)가 논리레벨 '0'이면 상기 3입력 NOR 게이트(106)의 출력은 논리레벨 '1'이 된다.

상기 D플립플롭(101, 102)의 데이타 입력(D1, D2)은 상기 3입력 NOR 게이트(106)의 출력에 연결되어 있기 때문에 상기 D플립플롭(101, 102)의 력(Q1, Q2)은 다음번 천이에 각각 논리레벨 '1'로 변하게 되어, 상기 D플립플롭(101)의 출력(Q1)이 논리레벨 '1'로 바뀌면 상기 OR 게이트(105)의 출력은 논리레벨 '1'로 바뀌게 된다. 따라서 상기 D플립플롭(104)의 출력(Q4)은 클럭 펄스의 하강 천이에서 논리레벨 '1'로 바뀌고 상기 3입력 NOR 게이트 출력(106)은 논리레벨 '0'으로 되어 상기 D플립플롭(101, 102)의 출력(Q1, Q2)은 다음번 천이에서 다시 논리레벨 '0'으로 변하게 된다. 결국, 상기 OR 게이트(105)의 출력은 3분주될 클럭 펄스의 상승 천이에서 논리레벨 '1'로 변한뒤 3분주될 클럭 펄스의 2번째 하강 천이에서 논리레벨 '0'으로 변하게 되고, 이러한 과정을 반복하게 되어 입력되는 클럭펄스는 3분주되게 된다.

만약에 동기신호(SYNC)가 필요하지 않을 경우는 상기 동기신호(SYNC)를 제거하고 상기 제3입력 NOR게이트(106) 대신에 2입력 NOR 게이트를 사용하면 된다.

제3도는 본 고안에 의한 3배수(3n, n은 2이상의 자연수)분주회로의 회로도로, 301 내지 30m, 30n은 n단 3분주회로, 311 내지 31m, 31n, 321 내지 32m, 32n, 331 내지 33m, 33n, 341 내지 34m, 34n은 D플립플롭, 351 내지 35m, 35n, 361 내지 36m, (36(n-1)은 2입력 OR 게이트, 36n은 NOR 게이트를 각각 나타낸다.

본 고안에 의한 3배수 분주회로는 제3도에 도시한 바와같이 3분주회로를 n개 직렬로 접속한 형태가 된다.

3배수 분주회로의 첫번째단으로 부터(n-1)번째 단(301 내지 30(n-1))은 제1도의 분주회로와 유사하게 4개의 D플립플롭(311 내지 31(n-1), 321 내지(n-1), 331 내지 33(n-1), 341 내지 34(n-1), 상기 D플립플롭(311 내지 31(n-1), 321 내지 32(n-1)))의 출력단에 연결된 OR 게이트(351 내지 35(n-1)), 및 상기 D플립플롭(331 내지 33(n-1), 341 내지 34(n-1))의 출력단에 연결된 OR게이트(361 내지 36(n-1))로 구성되고, 3배수 분주회로의 마지막단(30n)은 제1도의 3분주회로와 동일하게 4개의 D플립플롭(31n, 32n, 33n, 34n), 상기 D플립플롭(31n, 32n)의 출력단에 연결된 OR 게이트(35n), 및 상기 D플립플롭(33n, 34n)의 출력단과 동기신호(SYNC) 입력단에 연결된 3입력 NOR 게이트(36n)로 구성된다.

이때 첫번째 단의 D플립플롭(311, 321)의 데이타 입력단자(D1, D2)로 궤환되는 신호는 마지막단(30n)의 3입력 NOR 게이트(36n)의 출력이며 첫번째단(301)을 제외한 각단의 데이트 입력단자는 전단의 OR 게이트(361 내지 36(n-1))의 출력단(DO2 내지 DO(2n-1))과 연결된다.

여기서 만약 동기신호(SYNC)가 필요하지 않은 경우에는 동기신호(SYNC)를 제거하고 상기 3입력 NOR 게이트(36n) 대신 2입력 NOR 게이트를 사용할 수 있다.

만일 단의 수가 3단 이상이면(n이 3이상이면), 각 단의 D플립플롭(311 내지 31n, 321 내지 32n)의 데이타 입력단자(DIN)는 전단의 OR 게이트(361 내지 36(n-1))의 출력단자(DO)와 연결되는데 m번째 단(30m)의 D플립플롭(31m, 32m)의 데이타 입력단자(DINm)(여기서 m은 n보다 작은 자연수)의 경우 m-1번째 단(30(m-1)의 DO2(m-1)에 연결되고 마지막 단(30n)의 3입력 NOR 게이트(36n)의 출력(DO2n)은 첫번째 단(301)의 D플립플롭(311, 321)의 데이타 입력단자(D1, D2)로 입력된다. 분주회로의 단의 수가 2단이면(n 이 2이면), 상기의 단의 수가 3단 이상인 경우에서 m번째 단(30m)을 제거하고 n번째 단(30n)에서 n에 2를 대입하면 이 경우 6분주 회로로 동작하게 되며 분주된 출력은 DO2에서 출력된다.

제4도는 제3도의 각 부분의 신호파형도로, n이 4인 경우 즉 12분주회로의 신호파형도이며, 듀티사이클을 20퍼센트로 유지하면서 12분주된 출력파형은 두번째단(302)의 출력(DO4)이다.

상기와 같이 구성되어 동작하는 본 발명은 다음과 같은 적용 효과가 있다.

첫째, D플립플롭의 세트단자 또는 클리어단자를 사용하지 않고 입력되는 클럭 펄스의 상승천이가 하강 천이를 모두 이용하기 때문에 듀티사이클이 정확하다.

둘째, n(n은 이상의 자연수)단으로 확장하여 사용하면 3n분주가 가능하며 확장하여도 분주된 출력의 듀티사이클은 정확도가 감소하지 않으며, 분주 가능한 입력 클럭 펄스의 최대 주파수도 유지된다.

셋째, 동기식(synchronous)으로 동작시킬 수 있다.

네째, 간단하고, 표준화된 논리소자로만 구성되어 있어 집적화가 가능하다.

Claims (2)

1. 정확한 50펀센트의 듀티 사이클을 갖는 3배수 분주 펄스를 발생시키는 3배수 분주회로에 있어서, 3분주될 클럭 펄스(CP)를 클럭 펄스 입력으로 하는 제1 D플립플롭(311 내지 31(n-1), 반전된 3분주될 클럭 펄스(CP)를 클럭 펄스 입력으로하는 제2D플립플롭(321 내지 32(n-1)), 상기 제1 및 제2D플립플롭(311 내지 31(n-1), 321 내지 32(n-1))의 출력단에 연결된 제1논리합 수단(351 내지 35(n-1)), 상기 제1논리합 수단(351 내지 35(n-1))의 출력단에 데이타 입력단이 연결되고 상기 클럭 펄스(CP)를 펄스 입력으로 하는 제3D플립플롭(331 내지 33(n-1)), 상기 제1논리합 수단(351 내지 35(n-1))의 출력단에 데이타 입력단이 연결되고 상기 반전 클럭 펄스(CP)를 클럭 펄스 입력으로 하는 제4D플립플롭(341 내지 34(n-1)), 및 상기 제3 및 제4D플립플롭(331 내지 33(n-1)), 341 내지 34(n-1))의 출력단에 입력단이 연결되고 출력은 상기 제1 및 제2D플립플롭(321 내지 31(n-1), 322 내지 32(n-1))의 데이타 입력단에 연결된 제2논리합 수단(361 내지 36(n-1))으로 구성된 다수 (n-1)의 3분주수단(301 내지 30(n-1))과 상기 클럭 펄스(CP)를 클럭 펄스 입력으로 하고 상기 제2논리합 수단(36(n-1))의 출력단에 데이타 입력단이 연결된 제5D플립플롭(31n), 상기 반전된 클럭펄스(CP)를 클럭 펄스 입력으로 하고 상기 제2논리합 수단(36(n-1))의 출력단에 데이타 연결된 제6D플립플롭(32n), 상기 제5 및 제6D플립플롭(31n, 32n)의 출력단에 연결된 제3논리합 수단(35n), 제3논리합 수단(35n)의 출력단에 데이타 입력단이 연결되고 상기 클럭 펄스(CP)를 클럭 펄스 입력으로 하는 제7D플립플롭(33n), 상기 제3논리합 수단(35n)의 출력단에 데이타 입력단이 연결되고 상기 반전 클럭 펄스(CP)를 클럭 펄스 입력으로 하는 제8D플립플롭(34n), 및 상기 제7 및 제8D플립플롭(33n, 34n)의 출력단에 입력단이 연결되고 출력단에 상기 제1 및 제2D플립플롭(311, 321)의 데이타 입력단이 연결된 부정 논리합 수단(36n)으로 구성된 마지막단(n)의 3분주수단(30n)으로 구성되는 것을 특징으로 하는 3배수 분주회로.
2. 제1항에 있어서, 상기 부정 논리합 수단(36n)은 상기 제7 및 제8 D플립플롭(33n34n)의 출력과 분주될 클럭 펄스의 상승 천이 및 하강 천이를 발생시키는 동기신호(SYNC)를 입력으로 하는 3입력 부정논리합 수단으로 구성되는 것을 특징으로 하는 3배수 분주회로.