KR19980070803A - 풀업 및 풀다운 회로 - Google Patents
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Abstract
특별한 레이아웃을 고려할 필요없이, 다른 주변회로 소자들과 동일한 내전압 성능을 갖는 풀업 회로 및 풀다운 회로를 제공하기 위하여, 제 1 노드 (A2) 와 풀업 노드 (OU) 사이에 접속된 nMOS 풀업 트랜지스터 (N1) 를 갖는 본 발명의 풀업 회로는, 드레인이 제 1 노드 (A2) 에 접속되어 있고, 소스 및 기판이 포지티브 전원 (Vcc) 에 접속되어 있으며, 게이트가 풀업 신호로 제어되는 pMOS 트랜지스터 (P2) 를 포함하고 있다. 그리고 제 1 노드 (B2) 와 풀다운 노드 (OD) 사이에 접속된 pMOS 트랜지스터 (P1) 를 갖는 본 발명의 풀다운 회로는, 드레인이 제 1 노드 (B2) 에 접속되어 있고, 소스 및 기판이 네가티브 전원 (GND) 에 접속되어 있으며, 게이트가 풀다운 신호로 제어되는 nMOS 트랜지스터 (N2) 를 포함하고 있다.
Description
본 발명은 풀업 및 풀다운 회로에 관한 것으로, 특히 반도체 장치의 내부 회로의 특정 노드들의 전위를 포지티브 또는 네가티브 전원 전압 레벨로 유지하기 위하여 사용되는 풀업 및 풀다운 회로들에 관한 것이다.
내부 회로들이 그 내부의 특정 노드들의 전위를 포지티브 또는 네가티브 전원 전압 레벨로 유지하기 위한 풀업 또는 풀다운 회로들을 설비하고 있는 반도체 장치들이 있다. 이런 반도체 장치들에 사용되는 종래의 풀업 회로에는, 다이오드-접속 nMOS (n-채널형 금속 산화물 반도체) 트랜지스터가 사용되고, 그의 게이트는 전류경로의 일단 (드레인 또는 소스, 이하에서는 드레인으로 나타냄) 과 공통접속되어 있으며, 드레인은 포지티브 전원에 접속되어 있고 소스는 풀업되어질 노드에 접속되어 있는 한편, 다이오드-접속 pMOS (p-채널형 MOS) 트랜지스터는 종래의 풀다운 회로에 사용되고, 그의 소스는 풀다운 되어질 노드에 접속되어 있고, 그 게이트와 공통접속된 드레인은 네가티브 전원과 접속하고 있다.
도 11a 및 11b 는 상기 종래의 풀업 및 풀다운 회로를 도시한다. 도 11a 의 풀업 회로는 nMOS 트랜지스터를 포함하고 있는데, 그의 게이트는 드레인과 공통접속되어 있고 포지티브 전원 Vcc 과 접속되어 있으며, 소스는 풀업 노드 (OU) 에 접속되어 있고, 기판은 접지 (GND) 에 접속되어 있다.
nMOS 트랜지스터 (N1) 의 백바이어스 (back-bias) 효과를 고려한 역치 전압을 Vtn 으로 표시하며, 풀업 노드 (OU) 의 최대 전압은 Vcc - Vtn (Vcc 는 전원 전압) 으로 나타내어 진다. 그리하여, 풀업 노드 (OU) 는 전원 전압 (Vcc) 까지 풀업될 수 없다. 역치 전압 (Vtn) 이 1 V 이고 전원 전압 (Vcc) 이 5 V 일 때, 최대 전압은 예를 들면 (5-1) = 4 V 이다. 따라서, 도 11a 의 풀업 회로는 풀업 노드가 전원 전압 (Vcc) 보다 낮은 전압을 필요로 하는 경우 또는 풀업 노드가 nMOS 트랜지스터만에 접속되는 경우에 주로 사용된다.
이와 유사하게, 도 11b 의 풀다운 회로는 pMOS 트랜지스터 (P1) 를 포함하고 있는데, 그의 게이트는 드레인과 공통접속되어 있고 접지 (GND) 와 접속되어 있으며, 소스는 풀다운 노드 (OD) 와 접속되어 있고, 기판은 포지티브 전원 전압 (Vcc) 에 의하여 바이어스되어 있다.
여기에서 또한, 풀다운 노드 (OD) 의 최소 전압은 GND - Vtp (GND 및 Vtp 는 각각 접지 전압 및 pMOS 트랜지스터 (P1) 의 백바이어스 효과를 고려한 역치 전압) 로 주어진다. 그리하여, 풀다운 노드 (OD) 는 접지 전위 (GND) 까지 풀다운될 수 없다. 역치 전압 (Vtp) 이 -1 V 이고 접지 전압 (GND) 이 0 V 일 때, 예를 들면 최소 전압은 (0-(-1)) = 1 V 이다. 따라서, 도 11b 의 풀다운 회로는 풀다운 노드가 접지 전압 (GND) 보다 높은 전압을 필요로 하는 경우 또는 풀다운 노드가 pMOS 트랜지스터만에 접속되어 있는 경우에 주로 사용된다.
이제 다음의 문단들에서는 상기 풀업 및 풀다운 회로들의 사용예들이 설명된다.
도 12 는 일본 특허공보 제 95-50771 호에 개시되어 있는 반도체 회로의 회로도이며, 이때 상기 반도체 회로는 입력 패드 (T1) 에 접속된 입력 버퍼 (1), 출력 패드 (T2) 에 접속된 출력 버퍼 (3) 및, 이들사이에 접속된 내부 논리 회로 (2) 를 포함한다. 입력 버퍼 (1) 및 출력 버퍼 (3) 는 외부 회로들간의 인터페이스를 위하여 공통 전원 전압 (Vcc) 으로 직접 구동된다. 다른 한편으로, 내부 논리 회로 (2) 는 전압조정용 nMOS 트랜지스터들 (N1) 을 갖는 풀업 회로들 (4) 을 통하여 포지티브 전원 전압 (Vcc) 으로부터 풀업 노드 (OU) 에 공급되어 있는 더 낮은 전압으로 구동된다. 의도적으로 구동 전압을 낮춤으로써, 저전력을 소비하면서, 내부 논리 회로 (2) 에서 단축-채널 (short-channel) 고속 트랜지스터의 적용이 가능해진다.
도 13a 및 13b 는 일본 공개 특허공보 제 96-103070 호에 개시된 전하-펌프 회로들을 도시하는 회로도이며, 이때 nMOS 트랜지스터 (N1) 를 갖는 풀업 회로는, 포지티브 고전압을 출력 단자 (Vpcp) 로 출력하기 위한 도 13a 의 전하-펌프 회로의 제 1 노드 (NA1) 에 제 1 단계 (승압초기) 의 전압을 공급하기 위하여 사용되고, 이와 유사하게, pMOS 트랜지스터 (P1) 를 갖는 풀다운 회로는 네가티브 고전압을 출력 단자 (Vncp) 에 출력하기 위한 도 13b 의 전하-펌프 회로의 제 1 노드 (NB1) 에 승압초기의 전압을 공급하기 위하여 사용된다.
상기 풀업 및 풀다운 회로는 전원 전압 (Vcc) 또는 (GND) 가 잘 조정될 때 정상적으로 동작한다.
그런데, 그들은 정전기 등에 의하여 야기된 서지가 전원 전압 (Vcc) 또는 (GND) 에 인가되었을 때, 다음 문단들에서 설명되는 바와 같이, 예를 들면, 반도체 장치들의 고장등을 일으키며 쉽게 파괴될 수도 있는 문제점을 가지고 있다.
도 14a 는 nMOS 트랜지스터 (N1) 를 갖는 도 11a 의 풀업 회로의 반도체 구조의 일례를 개략적으로 도시하는 단면도이며, 이때 게이트 전극 (104) 이 p형 반도체 기판 (100) 상에 설치된 n형 확산층들 (102, 103) 을 가로지르는 절연막상에 공급되어 있다.
n형 확산층들 (102, 103) 은, 상기의 게이트 전극 (104) 과 더불어, 풀업 회로의 nMOS 트랜지스터 (N1) (이하 풀업 트랜지스터라 칭함) 를 구성하고 있다. n형 확산층 (102) 및 게이트 전극 (104) 은 포지티브 전원 전압 (Vcc) 에 접속되어 있고 다른 n형 확산층 (103) 은 풀업 노드 (OU) 에 접속되어 있다. 또한, p형 확산층 (105) 은 바이어스 전압 (biasing voltage) 을 p형 반도체 기판 (100) 에 공급하기 위하여 풀업 트랜지스터 (N1) 상에 인접하여 구성되어 있다.
도 14b 는 도 11a 의 풀업 회로를 포함하는 반도체 구조의 또 하나의 일례를 개략적으로 도시하는 단면도이며, 이때 또 하나의 nMOS 트랜지스터는, n형 확산층들 (102, 103) 및 게이트 전극 (104) 으로 구성된 풀업 트랜지스터 (N1) 에 인접하여, 도 14a 의 p형 확산층 (105) 대신에 n형 확산층들 (106, 107) 및 게이트 전극 (108) 으로 구성되어 있다. 풀업 트랜지스터 (N1) 및 타방의 nMOS 트랜지스터는 필드 절연막 (101) 으로 분리되어 있고 n형 확산층 (107) (타방의 nMOS 트랜지스터의 소스 전극) 은 접지 (GND) 에 접속되어 있다.
도 15 는 내전압 (V1) 보다 높은 서지 전압이 n형 확산층 (102) 에 인가될 때, 도 14b 의 n형 확산층 (107) 또는 도 14a 의 p형 확산층 (105) 을 통하여 n형 확산층 (102) 으로부터 접지 (GND) 로 흐르는 전류의 전압-전류 특성도이다.
도 14a 의 반도체 구조에서, 도 15 에서 (점 AM 을 통과하며) L1 에서 L2 의 커브에 의하여 표현되는 서지 전류 (Is) 는, 내전압 (V1) 보다 높은 고전압 (Vs) 이 포지티브 전원 (Vcc) 에 인가된 서지 전압 (V4) 때문에 거기에서 인가될 때, p형 반도체 기판 (100) 을 통하여 n형 확산층 (102) 으로부터 p형 확산층 (105) 으로 흐른다.
n형 확산층 (102) 은 낮은 부하저항의 금속층을 통하여 포지티브 전원 (Vcc) 에 접속되어 있고, 일반적으로 n형 확산층 (102) 의 고전압 (Vs) 은, 서지 전류 (Is) 가 흐를 때조차도, 도 15 의 커브 L4 에 의해 나타나 있는 것처럼 조금 떨어진다. 따라서, 서지 전류 (Is) 는 도 15 에 도시된 바와 같이 커브 L2 및 L4 의 교차점 (V3, I1) 까지 상승한다. 그리하여, 서지 전류 수치 (I1) 또는 고전압 (V3) 이 너무 높을 때, n형 확산층 (102) 은 서지 전류 수치 (I1) 에 의한 고온 또는 고전압 (V3) 에 의한 전계 때문에 파괴된다.
도 14b 의 반도체 구조의 경우에, 내전압 (V1) 보다 높은 고전압 (Vs) 이 인가될 때, 서지 전류 (Is) 는 도 14a 의 경우와 같은 방식으로 커브 L1 을 따라 흐른다. 서지 전류 (Is) 는 p형 반도체 기판 (100) 내로 포지티브 홀들을 주입하며 흘러서, p형 반도체 기판 (100) 의 전위를 상승시킨다. 그리하여, 예를 들면, 도 15 의 점 AM 의 I2 에 서지 전류 (Is) 가 도달할 때, 접지되어 있는 인접한 n형 확산층 (107) 과 p형 반도체 기판 (100) 간의 p-n 접합은 순바이어스가 되고, 도 15 의 점 AM 으로부터 시작하는 커브 L3 에 의해 표현된 바와 같이, 그들간의 네가티브 부하 특성을 나타내며, 전자들이 n형 확산층 (102) 으로 n형 확산층 (107) 으로부터 주입되기 시작한다.
그리하여, n형 확산층 (102) 은 도 14b 의 반도체 구조의 경우에 있어서 파괴될 수도 있는데, 이는 낮은 서지 전압 (V2) 에 의해 트리거된 커브 L3 를 따르는 강렬한 서지 전류 (Is) 에 의해 야기된 고온때문이다.
풀업 트랜지스터 (N1) 의 상기 파괴들은, 포지티브 전원 (Vcc) 이 다른 회로 소자들과 공통으로 접지 전압 (GND) 에 바이어스되어 있는 p형 반도체 기판 (100) 상에 구성된 n형 확산층 (102) 에 낮은 저항의 금속층으로 직접 접속되어 있다는 사실에 주로 기인한다.
n형 확산층의 상기 파괴들을 막기위하여, 풀업 트랜지스터의 소자 레이아웃이 반도체 장치상에 구성되게 하여, 전계 세기의 완화 또는 서지 전류 세기를 감소시키기위한 필요거리의 확보로써 그의 내전압을 향상시키도록 디자인하기 위하여 지금까지 다양한 연구들이 행해졌다.
도 16 은 게이트 전극 (202) 및 n형 확산층 (201) 을 포함하는 종래의 풀업 트랜지스터의 소자 레이아웃의 일례를 도시하는 개략도이며, 이때 상기 풀업 트랜지스터의 드레인 측은 전원 전압 (Vcc) 을 공급받고 있는 금속 배선층 (204) 과 접촉점들 (이들중 하나가 부호 205 에 의해 표시됨) 에 의해 연결되어 있고, 또 다른 금속 배선층 (203) 과 접촉점들에 의해 연결된 그의 소스 측은 출력 노드 (OU) 에 접속되어 있다.
일반적으로, 고전압에 의한 n형 확산층의 파괴는 에지 부분 또는 게이트 에지에 접속하고 있는 부분에서 시작한다. 그리하여, 접촉점 (예를 들면, 205) 으로부터 n형 확산층 (201) 의 에지까지의 거리 D1 및 게이트 전극 (202) 의 에지까지의 거리 D2 는, 예를 들면 도 16 의 종래 기술에서, 게이트 전극 (211) 및 n형 확산층 (210) 으로 구성된 다른 통상의 트랜지스터들의 대응거리 D11 및 D12 에 비교하여, 확산층 저항에 의한 전류 억제를 기대하며, 풀업 트랜지스터에서는 더 크게 되어 있다.
게이트 전극 (202) 에 있어서도, 게이트 전극 (202) 과 n형 확산층 (201) 의 소스측 또는 기판사이의 절연막 파괴를 초래할 수도 있는 급격한 상승 (high-peak trigger) 을 방지하기 위하여 배선저항 및 용량에 의해 주어지는 시정수가 큰 값을 갖도록 기대하며, 게이트 전극 (202) 의 포지티브 전원 (Vcc) 을 공급받고 있는 접촉점 및 채널부사이에 긴 배선경로가 제공되어 있다.
또한, 도 14b 에 설명된 네가티브 저항에 의한 강렬한 서지 전류를 방지하기 위하여, 접지 (GND) 에 접속된 p형 확산층 (206) 이 접지 (GND) 에 접속된 예를 들면 다른 통상의 nMOS 트랜지스터들의 n형 확산층 (210) 과 풀업 트랜지스터를 구별하기 위하여 도 16 의 소자 레이아웃에 공급되어, n형 확산층 (210) 이 그부근의 높아진 기판 전위와 순바이어스되지 않도록 한다.
덧붙여서, 도 16 의 소자 레이아웃에서는, 풀업 트랜지스터와 p형 확산층 (206) 및 n형 확산층 (210) 간의 거리들은 풀업 트랜지스터의 내전압을 증가시키기 위하여 통상의 레이아웃 배치보다 더 길게 만들어져 있다.
이들은 풀업 트랜지스터의 내전압을 향상시키기 위한 레이아웃 연구의 대표적인 예들이다.
그런데, 이런 레이아웃 기술들은 필연적으로 반도체 칩들의 더 큰 공간을 필요로 하여, 결과적으로 저생산성 및 고생산비용을 초래한다.
또한, 기판 물질들의 저항수치들 또는 확산층들의 성장 방법들같은 다양한 요인들을 고려하여 디자인되어야 하기 때문에 소자 레이아웃 또는 크기 배치는 매우 어렵다. 그래서, 반도체 장치들의 내전압 성능은 그들이 제조뒤 테스트되지 전까지는 많은 경우들에 있어서 추정될 수 없고, 소자 레이아웃은 불충분하다고 발견되었을 때는 재디자인되어야만 한다.
지금까지, 풀업 트랜지스터의 문제점들이 설명되었다. 그런데, 풀다운 트랜지스터는 극성의 차이만 제외하면 동일한 문제점들을 가지고 있으며, 이때 p형 확산층은 포지티브 전원 전압 (Vcc) 과 바이어스된 pMOS 풀다운 트랜지스터의 기판 전위에 비하여 네가티브 고전압이 p형 확산층에 인가될 때 파괴된다.
그리하여, 본 발명의 주목적은 어떤 특별한 레이아웃의 고려에 대한 필요없이 다른 주변 회로 소자들과 동일한 내전압 성능을 갖는 풀업 회로 및 풀다운 회로를 제공하는 것이다.
도 1a 및 1b 는 본 발명의 제 1 실시예에 따른 풀업 회로 및 풀다운 회로를 도시하는 회로도.
도 2 는 도 1a 의 풀업 트랜지스터 (N1) 의 게이트-드레인 접속점을 통과하여 흐르는 전류의 전압-전류 특성도.
도 3 은 도 1a 의 풀업 회로를 사용한 반도체 회로를 도시하는 회로도.
도 4a 및 4b 는 도 1a 및 1b 의 풀업 및 풀다운 회로를 사용한 전하-펌프 회로들을 도시하는 회로도.
도 5a 및 5b 는 본 발명의 제 2 실시예에 따른 풀업 및 풀다운 회로를 도시하는 회로도.
도 6a 및 6b 는 본 발명의 제 3 실시예에 따른 풀업 및 풀다운 회로를 도시하는 회로도.
도 7a 및 7b 는 도 6a 의 풀업 회로의 풀업 전압의 상승을 도시하는 그래프.
도 8a 및 8b 는 도 6b 의 풀다운 회로의 풀다운 전압의 하강을 도시하는 그래프.
도 9a 및 9b 는 본 발명의 제 4 실시예에 따른 풀업 회로 및 풀다운 회로를 도시하는 회로도.
도 10a 및 10b 는 본 발명의 제 5 실시예에 따른 풀업 및 풀다운 회로를 도시하는 회로도.
도 11a 및 11b 는 종래의 풀업 및 풀다운 회로를 도시하는 도면.
도 12 는 일본 특허공보 제 95-50771 호에 개시된 반도체 회로의 회로도.
도 13a 및 13b 는 일본 공개 특허공보 제 96-103070 호에 개시된 전하-펌프 회로들을 도시하는 회로도.
도 14a 는 도 11a 의 풀업 회로의 반도체 구조의 일례를 개략적으로 도시하는 단면도.
도 14b 는 도 11a 의 풀업 회로를 포함하는 반도체 구조의 다른 일례를 개략적으로 도시하는 단면도.
도 15 는 내전압 V1 보다 높은 서지 전압이 n형 확산층 (102) 에 인가될 때, 도 14b 의 n형 확산층 (107) 또는 도 14a 의 p형 확산층 (105) 을 통하여 n형 확산층 (102) 에서 접지 (GND) 로 흐르는 전류의 전압-전류 특성도.
도 16 은 종래의 풀업 트랜지스터의 소자 레이아웃의 일례를 도시하는 개략도.
※도면의 주요부분에 대한 부호의 설명※
1 : 입력 버퍼 2 : 내부 논리 회로
3 : 출력 버퍼 4, 4A : 풀업 회로
41 : 트랜지스터군 N1∼N6, P1∼P6 : 트랜지스터
NO1 : NOR 회로 NA1 : NAND 회로
IN1∼IN4 : 인버터
상기 목적을 달성하기 위하여, 게이트-드레인 접속점이 전원의 포지티브 단자로부터 공급된 제 1 노드에 접속되어 있고, 소스가 풀업 노드에 접속되어 있으며 기판은 전원의 네가티브 단자에 접속되어 있는 nMOS 트랜지스터를 가지는 본 발명의 풀업 회로는, 드레인이 제 1 노드에 접속되어 있고, 기판 및 소스가 포지티브 단자에 접속되어 있으며, 게이트가 풀업 신호로 제어되는 pMOS 트랜지스터를 포함하고 있다.
게이트-드레인 접속점이 전원의 네가티브 단자로부터 공급된 제 1 노드에 접속되어 있고, 소스가 풀다운 노드에 접속되어 있으며 기판이 전원의 포지티브 단자에 접속되어 있는 pMOS 트랜지스터를 가지는 본 발명의 풀다운 회로는, 드레인이 제 1 노드에 접속되어 있으며, 기판 및 소스가 네가티브 단자에 접속되어 있고, 게이트가 풀다운 신호로 제어되는 nMOS 트랜지스터를 포함한다.
그리하여, 서지가 전원의 포지티브 또는 네가티브 단자에 인가될 때조차도, 과전류가 방지될 수 있으며, 직렬로 접속된 nMOS 트랜지스터 및 pMOS 트랜지스터 각각은, 반도체 칩의 어떤 특별한 레이아웃없이, 통상의 CMOS 회로와 유사하게 서로의 부하 소자로서 작용한다.
본 발명의 앞서의 설명, 부가적 목적, 특징 및 장점은 상세한 설명, 특허청구범위들 및 첨부 도면들로부터 명백해질 것이며, 이때 동일한 부호들은 동일 또는 상응하는 부분들을 나타낸다.
이제, 본 발명의 실시예들을 도면들을 참조하여 설명한다.
도 1a 및 1b 는 본 발명의 제 1 실시예에 따른 풀업 회로 및 풀다운 회로를 도시하는 회로도이다.
도 1a 의 풀업 회로는 제어 신호 (NS) 의 반전신호를 얻기 위한 인버터 (IN1) 와, 상기 인버터 (IN1) 의 출력 및 상기 제어 신호 (NS) 의 NOR 논리 (A1) 를 얻기 위한 2 입력 NOR 게이트 (NO1) 및, 게이트가 상기 2 입력 NOR 게이트 (NO1) 의 출력에 의해 제어되고, 소스 및 기판은 포지티브 전원 (Vcc) 에 접속되어 있으며, 드레인이 노드 (A2) 에 접속되어 있는 pMOS 트랜지스터 (P2) 를 포함하며, 덧붙여서는
도 11a 의 nMOS 트랜지스터 (N1) 과 유사하게, 게이트가 전류 경로 (예를 들면, 드레인) 의 일단과 공통접속되어 있고 노드 (A2), 즉 pMOS 트랜지스터 (P2) 의 드레인에 접속되어 있으며, 소스가 풀업 노드 (OU) 에 접속되어 있고, 기판이 접지 (GND) 에 접속되어 있는 nMOS 트랜지스터 (N1) 를 포함하고 있다.
이와 유사하게, 도 1b 의 풀다운 회로는 제어 신호 (NS) 의 반전신호를 얻기 위한 인버터 (IN2) 와, 상기 인버터 (IN2) 의 출력 및 상기 제어 신호 (NS) 의 NAND 논리 (B1) 를 얻기 위한 2 입력 NAND 게이트 (NA1) 및, 게이트가 상기 2 입력 NAND 게이트 (NA1) 의 출력에 의해 제어되고, 소스 및 기판은 접지 (GND) 에 접속되어 있으며, 드레인이 노드 (B2) 에 접속되어 있는 nMOS 트랜지스터 (N2) 를 포함하며, 덧붙여서는
도 11b 의 pMOS 트랜지스터 (P1) 와 유사하게, 게이트가 전류 경로 (예를 들면, 드레인) 의 일단과 공통접속되어 있고 노드 (B2), 즉 nMOS 트랜지스터 (N2) 의 드레인에 접속되어 있으며, 소스가 풀다운 노드 (OD) 에 접속되어 있고, 기판이 포지티브 전원 (Vcc) 에 접속되어 있는 pMOS 트랜지스터 (P1) 를 포함하고 있다.
도 1a 의 풀업 회로는 정상적으로 다음과 같이 동작한다.
2 입력 NOR 게이트 (NO1) 는 제어 신호 (NS) 및 그의 반전 논리에 대하여 제어 신호 (NS) 의 논리에 무관하게 항상 LOW 레벨인 NOR 논리 (A1) 를 출력한다. 그리하여, pMOS 트랜지스터 (P2) 는 항상 ON 상태로 남아 있게 되어, 노드 (A2) 에 포지티브 전원 전압 (Vcc) 을 공급하고, nMOS 트랜지스터 (N1) 는 노드 (A2) 와 같은 전압으로 풀업 노드 (OU) 를 상승시킨다. 따라서, 도 11a 의 종래의 풀업 회로와 동일한 풀업 레벨 Vcc - Vtn 이 얻어지는데, 즉 백바이어스 효과와 더불어 포지티브 전원 전압 (Vcc) 이 5 V 이고 역치 전압 (Vtn) 이 1 V 일 때 (5-1) = 4 V 이다.
동일한 방식으로, 도 1b 의 2 입력 NAND 게이트 (NA1) 는 제어 신호 (NS) 및 그의 반전 논리에 대하여 제어 신호 (NS) 의 논리에 관계없이 항상 HIGH 레벨인 NAND 논리 (B1) 를 출력한다. 그리하여, nMOS 트랜지스터 (N2) 는 항상 ON 상태로 남아 있으며, 노드 (B2) 를 접지 전압 (GND) 으로 유지시키고, pMOS 트랜지스터 (P1) 는 풀다운 노드 (OD) 를 하강시켜서 노드 (B2) 와 동일한 전압으로 만든다. 따라서, 도 11b 의 종래의 풀다운 회로와 동일한 풀다운 레벨 GND - Vtp 이 얻어지는데, 즉 풀다운 회로가 정상적으로 동작할 때 백바이어스 효과와 더불어 역치 전압 (Vtp) 이 -1 V 이고 접지 전압 (GND) 이 0 V 일때, (0-(-1)) = 1 V 이다.
도 2 는, 예를 들면 포지티브 전원 (Vcc) 의 서지 전압 (V4) 때문에 내전압 (V1) 보다 높은 고전압 (Vs) 이 전원 전압에 인가될 때, 도 1a 의 풀업 트랜지스터 (N1) 의 게이트-드레인 접속점을 통하여 흐르는 전류의 전압-전류 특성을 나타내는 그래프이다.
pMOS 트랜지스터 (P2) 가 구비되어 있지 않다면, 서지 전류 (Is) 는 기판 전위를 높게 하는 커브 L1, 인접 p-n 접합이 순바이어스되는 점 AM 및, 네가티브 저항 특성을 나타내는 커브 L3 를 따라서 흘러, 결과적으로 풀업 트랜지스터의 강렬한 전류 파괴를 야기시킨다. 그런데 실시예에서는 pMOS 트랜지스터 (P2) 가 노드 (A2) 및 포지티브 전원 (Vcc) 사이에 공급되어 있다. 그리하여, 서지 전류 (Is) 가 흐르기 시작할 때, 도 2 의 커브 L5 에 의해 표현된 것처럼 부하 소자로서 작용하는 pMOS 트랜지스터 (P2) 에 의해 서지 전압 (V4) 으로부터 고전압 (Vs) 이 감소된다. 따라서, 서지 전류 (Is) 는 커브 L1 및 L5 의 교차점 (V5, I3) 에 의해 주어지는 I3 이내에 제한되어, 풀업 트랜지스터 (N1) 의 강렬한 전류 파괴를 방지한다.
실시예에 따른 도 1a 의 풀업 회로와 도 11a 의 종래 풀업 회로와의 차이는 금속 배선층에 의해 직접 포지티브 전원 전압 (Vcc) 을 공급받는 게이트-전극 접속점의 매우 낮은 부하 저항때문에 서지 전류가 종래 풀업 회로에서는 크게 되지만, 본 발명에서는 pMOS 트랜지스터 (P2) 를 통하여 공급받고, pMOS 트랜지스터 (P2) 와 nMOS 트랜지스터 (N1) 는 서로 부하 저항으로 작용한다는 것이다.
도 1a 의 회로 구성은 풀업 노드 (OU) 가 접지된 것으로 간주될 때 포지티브 전원 (Vcc) 과 접지 (GND)간에 공급된 pMOS 및 nMOS 트랜지스터의 직렬 접속으로 구성된 통상의 CMOS 회로와 등가이며, 이때 그들의 게이트는 포지티브 전원 (Vcc) 과 접지 (GND)중 어느 것과도 접속되어 있지 않으며, 통상의 CMOS 회로와 동일한 내전압 성능을 제공한다.
그리하여, 도 16 을 참조하여 앞서 설명된 바와 같이 어떤 특별한 레이아웃에 대한 고려없이 본 실시예에서는 풀업 회로의 내전압 성능을 다른 회로들의 것과 동일하게 유지할 수 있다.
이것은 도 1b 의 풀다운 회로에 있어서도 마찬가지이며, 이때 풀다운 트랜지스터 (P1) 및 nMOS 트랜지스터 (N2) 는 서로 부하 소자로서 작용하며, 어떤 특별한 레이아웃 고려없이 다른 주변 회로와 동일한 내전압 성능을 제공한다.
본 실시예의 풀업 회로 및 풀다운 회로가 사용된 몇몇 회로예들이 다음 문단들에서 설명된다.
도 3 은 도 1a 의 풀업 회로가 사용되며 도 12 의 반도체 회로에 대응하는 반도체 회로를 도시하는 회로도이다. 도 3 의 반도체 회로는 도 12 의 풀업 회로들 (4) 대신에 풀업 회로 (4A) 가 공급되어 있다.
풀업 회로 (4A) 는, 풀업 노드 (OU) 에 접속된 소스, 다이오드 접속된 게이트 및 드레인, 그리고 접지 전압 (GND) 에 바이어스된 기판을 각각 가지고 있는 nMOS 트랜지스터들 (N11∼N12) 의 병렬 접속 (41) 과,
소스 및 기판이 포지티브 전원 (Vcc) 에 접속되어 있고 nMOS 트랜지스터들 (N11∼N12) 의 병렬 접속 (41) 의 게이트-드레인 접속점들에 접속되어 있는 노드 (A2) 에 그의 드레인이 접속되어 있는 pMOS 트랜지스터 (P2) 및,
입력 단자를 통하여 입력된 제어 신호 (NS) 의 반전 논리를 얻기 위한 인버터 (IN1) 및,
상기 인버터 (IN1) 의 출력과 제어 신호 (NS) 에 대한 NOR 논리 (A1) 를 얻기 위한 2 입력 NOR 게이트 (NO1) 를 포함하고 있다.
도 3 의 2 입력 NOR 게이트 (NO1) 는 제어 신호 (NS) 및 그의 반전 논리에 대한 NOR 논리 (A1) 를 출력시키는데, 이때 NOR 논리 (A1) 는 제어 신호 (NS) 에 관계없이 항상 LOW 레벨로 남아 있어, pMOS 트랜지스터 (P2) 가 항상 ON 상태로 되어, 도 1a 의 것들과 동일한 방식으로, 노드 (A2) 에 포지티브 전원 전압 (Vcc) 을 공급하게 된다. 그리하여, 풀업 노드 (OU) 는 백바이어스 효과를 고려한 역치 전압에 의해 노드 (A2) 의 포지티브 전원 전압 (Vcc) 으로부터 nMOS 트랜지스터들 (N11∼N12) 의 병렬 접속 (41) 에 의해 낮춰진 전압을 공급받으며, 도 12 의 반도체 회로와 동일한 방식으로, 내부 논리 회로 (2) 에서 단축-채널 고속 및 저소비 트랜지스터들의 사용을 가능하게 한다.
서지 전압이 포지티브 전원 (Vcc) 에 인가될 때, 풀업 회로 (4A) 의 내전압 성능은, 도 2 와 관련하여 설명된 것처럼, 어떤 특별한 레이아웃없이, 다른 회로들, 입력 버퍼 (1), 내부 논리 회로 (2) 및 출력 버퍼 (3) 와 동일하도록 설계될 수 있다.
도 4a 및 4b 는 도 13a 및 13b 의 전하-펌프 회로들에 대응하는 전하-펌프 회로들을 도시하는 회로도이다. 도 4a 의 전하-펌프 회로는, 소스 및 기판이 포지티브 전원 (Vcc) 에 접속되어 있고 드레인이 노드 (A2) 에 접속되어 있는 pMOS 트랜지스터 (P2) 와, 입력 단자를 통하여 입력된 제어 신호 (NS) 의 반전 논리를 얻기 위한 인버터 (IN1) 및, pMOS 트랜지스터 (P2) 의 게이트를 제어하기 위하여 인버터 (IN1) 의 출력 및 제어 신호 (NS) 에 대한 NOR 논리 (A1) 를 얻기 위한 2 입력 NOR 게이트 (NO1) 를 포함하고, 덧붙여서 게이트-드레인 접속점이 풀업 회로로서의 전하-펌프의 제 1 노드 (OU) 에 승압초기 전압을 공급하기 위하여 노드 (A2) 에 접속된 nMOS 트랜지스터 (N1) 를 포함하고 있으며, 한편 도 4b 의 전하 펌프 회로는 입력 단자를 통하여 입력된 제어 신호 (NS) 의 반전 논리를 얻기 위한 인버터 (IN2) 와, 제어 신호 (NS) 및 인버터 (IN2) 의 출력에 대한 NAND 논리 (B1) 를 얻기 위한 2 입력 NAND 게이트 (NA1) 및, 게이트가 상기 2 입력 NAND 게이트 (NA1) 의 출력에 의해 제어되고, 소스 및 기판이 접지 (GND) 에 접속되어 있으며, 드레인이 노드 (B2) 에 접속되어 있는 nMOS 트랜지스터 (N2) 를 포함하고 있으며, 덧붙여서 풀다운 회로로서의 전하-펌프의 제 1 노드 (OD) 에 승압초기 전압을 공급하기 위하여 사용되는 pMOS 트랜지스터 (P1) 를 포함한다.
도 4a 및 4b 의 전하 펌프 회로들에 있어서, 풀업 및 풀다운 회로는, 도 3 의 반도체 회로와 동일한 방식으로, 전하 펌프 회로의 주변 회로들과 동일한 내전압 성능을 갖는다.
따라서, 다른 주변 회로 소자들과 동일한 내전압 성능을 갖는 풀업 회로 및 풀다운 회로가 어떤 특별한 레이아웃 고려에 대한 필요없이 실시예에 따라 얻어진다.
이제, 본 발명의 제 2 실시예에 따른 풀업 및 풀다운 회로가 도 5a 및 5b 의 회로도를 참조하여 설명된다. 도 5a 는 제 2 실시예의 풀업 회로를 도시하는데, 이 풀업 회로에는 도 1a 의 풀업 회로의 2 입력 NOR 게이트 (NO1) 대신에 pMOS 트랜지스터 (P3) 가 공급되어 있다.
pMOS 트랜지스터 (P3) 의 소스 및 기판은 포지티브 전원 (Vcc) 에 접속되어 있고, 그의 드레인은 노드 (A2) 에 접속되어 있으며, 그의 게이트는 입력 단자를 통하여 입력되어 인버터 (IN1) 에 의해 반전되는 제어 신호 (NS) 의 반전 논리 (NB) 에 의해 제어되는 한편, pMOS 트랜지스터 (P2) 의 게이트는, 도 5a 의 실시예에서는, 입력 단자에 직접 접속된다.
이와 유사하게, 도 5b 에 도시된 제 2 실시예의 풀다운 회로는 도 1b 의 풀다운 회로의 2 입력 NAND 게이트 (NA1) 대신에 nMOS 트랜지스터 (N3) 를 포함하는데, 이때 nMOS 트랜지스터 (N3) 의 소스 및 기판은 접지 (GND) 에 접속되어 있고, 드레인은 노드 (B2) 에 접속되어 있으며, 게이트는 입력 단자에 직접 접속되어 있으며 입력 단자를 통하여 입력되어 반전기 (IN2) 에 의해 반전되는 제어 신호 (NS) 의 반전 논리 (NB) 에 의해 제어된다.
도 5a 의 풀업 회로에서는, 제어 신호가 LOW 레벨일 때, pMOS 트랜지스터 (P2) 는 ON 상태로 되고, 제어 신호가 HIGH 레벨일 때는, pMOS 트랜지스터 (P2) 는 또한 ON 상태로 되어, 두 경우 모두에 있어서, 즉 제어 신호의 논리에 관계없이, 포지티브 전원 전압 (Vcc) 이 노드 (A2) 에 공급되어 진다. 따라서, 서지 전압이 인가될 때조차도, 이 풀업 회로는 도 1a 의 실시예와 동일한 방식으로 동작한다. 이와 유사하게, 도 5b 의 풀다운 회로는 도 1b 의 실시예와 동일한 방식으로 동작한다.
도 5a 및 5b 의 제 2 실시예에서는, 2 입력 NOR 게이트 (NO1) 또는 2 입력 NAND 게이트 (NA1) 가 필요하지 않다. 그리하여, pMOS 트랜지스터 (P3) 또는 nMOS 트랜지스터 (N3) 가 2 입력 NOR 게이트 (NO1) 또는 2 입력 NAND 게이트 (NA1) 보다 더 작은 공간을 차지할 때, 반도체 장치들의 칩 공간은 도 1a 및 1b 의 제 1 실시예보다 더 절약될 수 있다. 이것이 제 2 실시예의 장점이다.
도 6a 및 6b 는 본 발명의 제 3 실시예에 따른 풀업 및 풀다운 회로를 도시하는 회로도이다. 도 6a 의 풀업 회로에는, 도 1a 의 풀업 회로의 인버터 (IN1), 2 입력 NOR 게이트 (NO1) 및 pMOS 트랜지스터 (P2) 대신에, 소스 및 기판이 포지티브 전원 (Vcc) 에 접속되어 있고, 드레인이 노드 (A2) 에 접속되어 있으며 게이트가 풀업 노드 (OU) 에 접속되어 있는 pMOS 트랜지스터 (P4) 를 포함하는 한편, 도 6b 의 풀다운 회로는 도 1b 의 풀다운 회로의 인버터 (IN2), nMOS 트랜지스터 (N2) 및 2 입력 NAND 게이트 (NA1) 대신에, 소스 및 기판이 접지 (GND) 에 접속되어 있고, 드레인이 노드 (B2) 에 접속되어 있으며 게이트가 풀다운 노드 (OD) 에 접속되어 있는 nMOS 트랜지스터 (N4) 를 포함하고 있다.
제 3 실시예의 내전압들에 있어서, 그들은 제 1 및 제 2 실시예의 것들과 동등하다. 그런데, 풀업 전압 또는 풀다운 전압은 제 1 및 제 2 실시예의 것들과 조금 다르며, pMOS 트랜지스터 (P4) 또는 nMOS 트랜지스터 (N4) 의 백바이어스 효과를 고려한 역치 전압에 의해 영향을 받는다.
도 7a 및 7b 는 도 6a 의 풀업 회로의 풀업 전압의 상승을 도시하는 그래프이다. pMOS 트랜지스터 (P4) 의 역치 전압 (Vtp) 은 그의 소스 및 기판이 모두 포지티브 전원 (Vcc) 에 접속되어 있기 때문에 백바이어스 효과에 따라 변화하지 않는 한편, nMOS 트랜지스터 (N1) 의 역치 전압 (Vtn) 은 그의 기판이 접지되어 있고 그의 소스가 풀업 노드 (OU) 에 접속되어 있기 때문에 변화하여, 그 전압이 상승하게 된다. 그런데, 그들은 모두 여기에서는 설명의 편의상 일정한 것으로 여겨진다.
도 7a 는 일 때, 예를 들면 Vtp = -1 V 및 Vtn = 1 V 인 경우에, 풀업 전압의 상승을 나타낸다.
노드 (A2) 와 풀업 노드 모두의 전위가 0 V 인 초기 상태의 시간 T0 에서, 포지티브 전원 전압 (Vcc) 이 공급된다.
게이트 및 드레인은 0 V, 소스는 5 V 이고, pMOS 트랜지스터 (P4) 는 ON 상태로 되어 노드 (A2) 가 풀업된다. 노드 (A2) 의 전위가 Vtn = 1 V 이상이 되는 시간 T1 에서, nMOS 트랜지스터 (N1) 는 ON 상태로 되고 풀업 노드 (OU) 는 풀업되기 시작한다. pMOS 트랜지스터 (P4) 는 풀업 노드 (OU) 가 Vcc + Vpt = 5 - 1 = 4 V 가 될 때까지 ON 상태로 남아 있어, 노드 (A2) 에 포지티브 전원 전압 Vcc = 5 V 을 공급한다. 역치 전압 Vtn = 1 V 을 갖는 nMOS 트랜지스터 (N1) 가 또한 노드 (A2) 가 포지티브 전원 전압 Vcc = 5 V 을 공급받는 때인, 풀업 노드 (OU) 가 5 - 1 = 4 V 가 될 때까지 ON 상태로 남아 있는다. 따라서, 최종적으로 시간 T2 에서는, 풀업 노드 (OU) 가 제 1 실시예 또는 제 2 실시예와 동일한 풀업 전압인 4 V 까지 풀업된다.
다른 한편으로, 일 때, 예를 들면 Vtp = -1.5 V, Vtn = 1 V 인 경우, 풀업 전압은 도 7b 에 도시된 것처럼 상승한다.
도 7a 와 동일한 방식으로, 노드 (A2) 및 풀업 노드 (OU) 모두의 전위가 0 V 이며 포지티브 전원 전압 (Vcc) 이 공급되는 시간 T0 에서 노드 (A2) 는 풀업되기 시작한다. 노드 (A2) 의 전위가 Vtn = 1 V 이상이 되는 때인 시간 T1 에서, nMOS 트랜지스터 (N1) 는 ON 상태로 되고 풀업 노드 (OU) 가 풀업되기 시작한다.
풀업 노드 (OU) 가 Vcc + Vtp = 5 - 1.5 = 3.5 V 일 때, 이 경우에 pMOS 트랜지스터 (P4) 는 OFF 상태로 된다. 역치 전압 Vtn = 1 V 을 갖는 nMOS 트랜지스터 (N1) 는, 노드 (A2) 가 계속하여 포지티브 전원 전압 Vcc = 5 V 을 공급받는 때인, 풀업 노드 (OU) 가 5 - 1 = 4 V 에 도달할 때까지, ON 상태로 남아있을 수도 있다. 그런데, 풀업 노드 (OU) 가 3.5 V 까지 풀업되는 때인 시간 T2 에서, pMOS 트랜지스터 (P4) 는 OFF 상태로 된다. 따라서, 풀업 전압은 인 제 3 실시예에서는, 제 1 또는 제 2 실시예에서보다 낮게 된다.
그런데, 기판이 접지된 nMOS 트랜지스터 (N1) 에서는 백바이어스 효과가 더 크기 때문에 인 경우는 드물다.
이와 유사하게, 도 6b 의 풀다운 회로의 풀다운 전압은 도 1b 또는 도 5b 의 것과는 약간 다르게 된다.
도 8a 및 8b 는 도 6b 의 풀다운 회로의 풀다운 전압의 하강을 도시하는 그래프이다. 여기에서도 또한, pMOS 트랜지스터 (P1) 및 nMOS 트랜지스터 (N4) 의 역치 전압들 Vtp 및 Vtn 이 설명의 편의상 일정하다고 가정한다.
도 8a 는 인 경우, 예를 들면 Vtp = -1 V, Vtn = 1 V 일 때 풀다운 전압의 하강을 보여준다.
노드 (B2) 와 풀다운 노드 모두의 전위가 5 V 인 시간 T0 에서, nMOS 트랜지스터 (N4) 의 소스는 접지되어 있다.
게이트 및 드레인은 5 V, 소스는 0 V 이고, nMOS 트랜지스터 (N4) 는 ON 상태로 되어 노드 (B2) 가 풀다운된다. 노드 (B2) 의 전위가 4 V 이하가 되는 시간 T1 에서, pMOS 트랜지스터 (P1) 는 ON 상태로 되고 풀다운 노드 (OD) 는 풀다운되기 시작한다. nMOS 트랜지스터 (N4) 는 풀다운 노드 (OD) 가 Vtn = 1 V 로 풀다운되는 때까지 ON 상태로 남아 있는다. 역치 전압 Vtp = -1 V 을 갖는 pMOS 트랜지스터 (P1) 가 또한 노드 (B2) 가 0 V 때인, 풀다운 노드 (OD) 가 1 V 로 풀다운될 때까지 ON 상태로 남아 있는다. 따라서, 시간 T2 에서는, 풀다운 노드 (OD) 가 제 1 실시예 또는 제 2 실시예와 동일한 풀다운 전압인 1 V 까지 풀다운된다.
다른 한편으로, 일 때, 예를 들면 Vtp = -1 V, Vtn = 1.5 V 인 경우, 풀다운 전압은 도 8b 에 도시된 것처럼 하강한다.
도 8a 와 동일한 방식으로, 노드 (B2) 및 풀다운 노드 (OD) 모두의 전위가 5 V 이며 nMOS 트랜지스터 (N4) 의 소스가 접지되어 있는 시간 T0 에서 노드 (B2) 는 풀다운되기 시작한다. 노드 (B2) 의 전위가 4 V 이하가 되는 때인 시간 T1 에서, pMOS 트랜지스터 (P1) 는 ON 상태로 되고 풀다운 노드 (OD) 가 풀다운되기 시작한다.
풀다운 노드 (OD) 가 Vtn = 1.5 V 로 풀다운될 때, nMOS 트랜지스터 (N4) 는 OFF 상태로 된다. 역치 전압 Vtp = -1 V 을 갖는 pMOS 트랜지스터 (P1) 는, 노드 (B2) 가 계속하여 nMOS 트랜지스터 (N4) 를 통하여 접지되는 때인, 풀다운 노드 (OD) 가 1 V 로 풀다운될 때까지, ON 상태로 남아있을 수도 있다. 그런데, 풀다운 노드 (OD) 가 1.5 V 로 풀다운될 때인 시간 T2 에서, nMOS 트랜지스터 (N4) 는 OFF 상태로 된다. 따라서, 풀다운 전압은 인 제 3 실시예에서는, 제 1 또는 제 2 실시예에서보다 높게 된다.
그런데, 앞서 설명한 것처럼, 기판이 포지티브 전원 전압 (Vcc) 에 바이어스된 pMOS 트랜지스터 (P1) 에서는 백바이어스 효과가 더 크기 때문에 인 경우는 드물다.
제 3 실시예에 따른 도 6a 의 풀업 회로 및 도 6b 의 풀다운 회로는, 풀업 노드 (OU) 가 풀업 되거나 풀다운 노드 (OD) 가 풀다운 될 때, pMOS 트랜지스터 (P4) 또는 nMOS 트랜지스터 (N4) 의 게이트 및 소스간의 전압 차이가 감소되기 때문에, 전류 공급 능력에 있어서 약간 열등하다는 단점을 가지고 있다. 그런데, 그들은 제 1 실시예의 인버터들 (IN1) 또는 (IN2) 그리고 2 입력 NOR 게이트 (NO1) 또는 2 입력 NAND 게이트 (NA1) 를 필요로 하지 않아서, 회로 구성의 단순화 및 반도체 칩 크기의 감소를 가능하게 한다. 이것이 제 3 실시예의 장점이다.
이제, 도 6a 및 6b 의 것들과 유사한 구성들을 갖는 도 9a 및 9b 의 회로도들을 참조하여 제 4 실시예에 따른 풀업 및 풀다운 회로를 설명한다.
도 9a 의 풀업 회로는 소스 및 기판이 포지티브 전원 (Vcc) 에 접속되어 있고, 드레인이 노드 (A2) 에 접속되어 있으며, 게이트가 풀업 신호 (NU) 로 제어되는 pMOS 트랜지스터 (P5) 를 도 6a 의 pMOS 트랜지스터 (P4) 대신에 포함하고 있는 한편, 도 9b 의 풀다운 회로는 소스 및 기판이 접지 (GND) 에 접속되어 있고, 드레인이 노드 (B2) 에 접속되어 있으며 게이트가 풀다운 신호 (ND) 로 제어되는 nMOS 트랜지스터 (N5) 를 도 6b 의 nMOS 트랜지스터 (N4) 대신에 포함하고 있다.
풀업 회로가 액티브일 때 풀업 신호 (NU) 는 LOW 레벨이 되고, 풀다운 회로가 액티브일 때 풀다운 신호 (ND) 는 HIGH 레벨로 된다.
적절한 풀업 신호 (NU) 및 풀다운 신호 (ND) 를 사용할 수 있다면, 제 4 실시예의 풀업 및 풀다운 회로는 전류 공급 능력에 관한 단점없이 제 4 실시예의 것들과 동일한 장점을 갖는다.
도 10a 및 10b 는 본 발명의 제 5 실시예에 따른 풀업 및 풀다운 회로를 도시하는 회로도이다.
도 9a 및 9b 의 풀업 및 풀다운 회로와 비교하면, 도 10a 의 풀업 회로는 풀업 신호 (NU) 에 대한 반전 논리를 얻기 위한 인버터 (IN3) 와, 드레인이 노드 (A2) 에 접속되어 있고, 소스가 풀업 노드 (OU) 에 접속되어 있으며, 기판이 접지 (GND) 에 접속되어 있고, 게이트가 인버터 (IN3) 의 출력으로 제어되는 nMOS 풀업 트랜지스터 (N6) 를 도 9a 의 nMOS 풀업 트랜지스터 (N1) 대신에 포함하고 있는 한편, 도 10b 의 풀다운 회로는 풀다운 신호 (ND) 의 반전 논리를 얻기 위한 인버터 (IN4) 와, 드레인이 노드 (B2) 에 접속되어 있으며, 소스가 풀다운 노드 (OD) 에 접속되어 있고, 기판이 포지티브 전원 (Vcc) 에 접속되어 있으며, 게이트가 인버터 (IN4) 의 출력으로 제어되는 pMOS 풀다운 트랜지스터 (P6) 를 도 9b 의 pMOS 풀다운 트랜지스터 (P1) 대신에 포함하고 있다.
제 4 실시예에서처럼, 풀업 신호 (NU) 가 LOW 레벨이면 pMOS 트랜지스터 (P5) 및 nMOS 풀업 트랜지스터 (N6) 모두가 ON 상태로 되어 풀업 회로가 활성화되고, 풀다운 신호 (ND) 가 HIGH 레벨이 되면 nMOS 트랜지스터 (N5) 및 pMOS 풀다운 트랜지스터 (P6) 모두가 ON 상태로 되어 풀다운 회로가 활성화된다.
따라서, 제 5 실시예의 풀업 및 풀다운 회로는 제 4 의 실시예의 것들과 동일한 방식으로 동작한다. 제 4 실시예와 비교하면, 제 5 실시예의 풀업 및 풀다운 회로는 인버터 (IN3) 또는 (IN4) 를 필요로 한다. 그런데, nMOS 풀업 트랜지스터 (N6) 또는 pMOS 풀다운 트랜지스터 (P6) 의 게이트는, 그들이 활성화되었을 때, 포지티브 전원 전압 (Vcc) 또는 접지 레벨 (GND) 로 시프트되는 한편, nMOS 풀업 트랜지스터 (N1) 또는 pMOS 풀다운 트랜지스터 (P1) 의 게이트-드레인 접속점의 전위는, 예를 들면 도 1a 의 pMOS 트랜지스터 (P2) 또는 도 1b 의 nMOS 트랜지스터 (N2) 의 도통저항(on-resistance) 때문에 약간 낮아지거나 올라간다. 그리하여, 제 5 실시예의 풀업 회로 및 풀다운 회로는 제 1 내지 제 4 실시예의 것들보다 높은 전류 공급 능력을 갖는다.
이상의 설명과 같이, 본 발명의 풀업 회로에서는, 기판이 포지티브 전원에 접속되어 있고 풀업 회로가 활성화되었을 때 ON 으로 제어되는 pMOS 트랜지스터가 포지티브 전원 및 nMOS 풀업 트랜지스터의 게이트-드레인 접속점사이에 공급되어 있고, 본 발명의 풀다운 회로에서는, 기판이 접지되어 있고 풀다운 회로가 활성화되었을 때 ON 으로 제어되는 nMOS 트랜지스터가 접지와 pMOS 풀다운 트랜지스터의 게이트-드레인 접속점사이에 공급되어 있다. 따라서, 서지가 포지티브 전원 또는 접지에 인가될 때조차도, 과전류가 방지될 수 있고, 직렬로 접속된 nMOS 트랜지스터와 pMOS 트랜지스터 각각은, 반도체 칩의 어떤 특별한 레이아웃없이, 통상의 CMOS 회로와 유사하게 서로의 부하 소자로서 작용한다.
Claims (12)
- 게이트-드레인 접속점이 전원의 포지티브 단자로부터 공급된 제 1 노드에 접속되고, 소스는 풀업 노드에 접속되어 있으며, 기판은 상기 전원의 네가티브 단자에 접속되어 있는 nMOS 트랜지스터를 구비한 풀업 회로로서,드레인이 상기 제 1 노드에 접속되어 있고, 소스 및 기판이 상기 포지티브 단자에 접속되어 있으며, 게이트가 풀업 신호에 의해 제어되는 pMOS 트랜지스터를 포함하는 것을 특징으로 하는 풀업 회로.
- 제 1 항에 있어서,제어 신호의 반전 논리를 얻기 위한 인버터 및,상기 인버터의 출력 및 상기 제어 신호에 대한 NOR 논리를 갖는 상기 풀업 신호를 출력하기위한 2 입력 NOR 게이트를 더 포함하는 것을 특징으로 하는 풀업 회로.
- 제 1 항에 있어서,상기 풀업 신호의 반전 논리를 얻기 위한 인버터 및,드레인이 상기 제 1 노드에 접속되어 있고, 소스 및 기판이 상기 포지티브 단자에 접속되어 있으며, 게이트가 상기 인버터의 출력에 의해 제어되는 제 2 pMOS 트랜지스터를 더 포함하는 것을 특징으로 하는 풀업 회로.
- 제 1 항에 있어서,상기 풀업 신호는 상기 pMOS 트랜지스터의 상기 게이트를 상기 제 1 노드에 접속함으로써 상기 제 1 노드로부터 얻어지는 것을 특징으로 하는 풀업 회로.
- 제 1 항에 있어서,상기 풀업 회로가 활성화될 때 상기 풀업 신호는 LOW 레벨이 되는 것을 특징으로 하는 풀업 회로.
- 게이트가 풀업 신호에 의해 제어되고, 드레인이 전원의 포지티브 단자로부터 공급된 제 1 노드에 접속되어 있으며, 소스가 풀업 노드에 접속되어 있고, 기판은 상기 전원의 네가티브 단자에 접속되어 있는 nMOS 트랜지스터를 구비한 풀업 회로로서,상기 풀업 신호의 반전 논리를 얻기 위한 인버터 및,드레인이 상기 제 1 노드에 접속되어 있고, 소스 및 기판이 상기 포지티브 단자에 접속되어 있으며, 게이트가 상기 인버터의 출력에 의해 제어되는 pMOS 트랜지스터를 포함하고 있는 것을 특징으로 하는 풀업 회로.
- 게이트-드레인 접속점이 전원의 네가티브 단자로부터 공급된 제 1 노드에 접속되어 있고, 소스가 풀다운 노드에 접속되어 있으며, 기판이 상기 전원의 포지티브 단자에 접속되어 있는 pMOS 트랜지스터를 구비한 풀다운 회로로서,드레인이 상기 제 1 노드에 접속되어 있고, 소스 및 기판이 상기 네가티브 단자에 접속되어 있으며, 게이트가 풀다운 신호에 의해 제어되는 nMOS 트랜지스터를 포함하는 것을 특징으로 하는 풀다운 회로.
- 제 7 항에 있어서,제어 신호의 반전 논리를 얻기 위한 인버터 및,상기 인버터의 출력 및 상기 제어 신호에 대한 NAND 논리를 갖는 상기 풀다운 신호를 출력하기 위한 2 입력 NAND 게이트를 더 포함하는 것을 특징으로 하는 풀다운 회로.
- 제 7 항에 있어서,상기 풀다운 신호의 반전 논리를 얻기 위한 인버터 및,드레인이 상기 제 1 노드에 접속되어 있고, 소스 및 기판은 상기 네가티브 단자에 접속되어 있으며, 게이트는 상기 인버터의 출력에 의해 제어되는 제 2 nMOS 트랜지스터를 더 포함하는 것을 특징으로 하는 풀다운 회로.
- 제 7 항에 있어서,상기 풀다운 신호는 상기 nMOS 트랜지스터의 상기 게이트를 상기 제 1 노드에 접속함으로써 상기 제 1 노드로부터 얻어지는 것을 특징으로 하는 풀다운 회로.
- 제 7 항에 있어서,상기 풀다운 회로가 활성화될 때 상기 풀다운 신호는 HIGH 레벨이 되는 것을 특징으로 하는 풀다운 회로.
- 게이트가 풀다운 신호에 의해 제어되고, 드레인이 전원의 네가티브 단자로부터 공급된 제 1 노드에 접속되어 있으며, 소스는 풀다운 노드에 접속되어 있고 기판은 상기 전원의 포지티브 단자에 접속되어 있는 pMOS 트랜지스터를 구비한 풀다운 회로로서,상기 풀다운 신호의 반전 논리를 얻기 위한 인버터 및,드레인이 상기 제 1 노드에 접속되어 있고, 소스 및 기판이 상기 네가티브 단자에 접속되어 있으며, 게이트가 상기 인버터의 출력에 의해 제어되는 nMOS 트랜지스터를 포함하는 것을 특징으로 하는 풀다운 회로.
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