JPS59171326A - 入力回路 - Google Patents
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- JPS59171326A JPS59171326A JP58045474A JP4547483A JPS59171326A JP S59171326 A JPS59171326 A JP S59171326A JP 58045474 A JP58045474 A JP 58045474A JP 4547483 A JP4547483 A JP 4547483A JP S59171326 A JPS59171326 A JP S59171326A
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- 239000000463 material Substances 0.000 description 2
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- 229910052782 aluminium Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
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- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ＭＩＳＦＥＴ より構成される半導体回路の
特に入力回路部に関するものである。
特に入力回路部に関するものである。
従来、メモリ等の半導体回路の入力部は、例えば第１図
に示すような回路で構成されている。
に示すような回路で構成されている。
第１図においてＱ、ｗは、ディプレッションタイプのＭ
ＩＳＦＥＴでドレインは回路の電源ＶＤＤに。
ＩＳＦＥＴでドレインは回路の電源ＶＤＤに。
ゲート及びソースは接点Ｎ′！に接続されている。
Ｑ２はエンハンスメントタイプのＭＩＳＦＥＴであり、
ドレインは接点ＮＩＶＣ，ゲートは外部入力端子ＩＮＶ
Ｃ，ソースは回路のＧＮＤに接続されている０丁なわち
Ｍ Ｉ Ｓ Ｆ ＥＴ Ｑａ 、喝は第１のインバータ
全形成し、接点Ｎ１は該インバータの出力となっている
・ＱｓＵデプレッションタイプのＭＩＳＦＥＴでドレイ
ンは回路の電源に、ゲート及びソースは共通ＶＣ接点Ｎ
２に接続されている。Ｑ４はエンハンスメントタイプの
ＭＩＳＦＥＴで、 ドレインは接点Ｎ、ＶＣ，ゲートは
第１のインバータの出力接点ＮＩＶＣ，ソースは回路の
Ｇ Ｎ Ｄ Ｖｃ接続されている。
ドレインは接点ＮＩＶＣ，ゲートは外部入力端子ＩＮＶ
Ｃ，ソースは回路のＧＮＤに接続されている０丁なわち
Ｍ Ｉ Ｓ Ｆ ＥＴ Ｑａ 、喝は第１のインバータ
全形成し、接点Ｎ１は該インバータの出力となっている
・ＱｓＵデプレッションタイプのＭＩＳＦＥＴでドレイ
ンは回路の電源に、ゲート及びソースは共通ＶＣ接点Ｎ
２に接続されている。Ｑ４はエンハンスメントタイプの
ＭＩＳＦＥＴで、 ドレインは接点Ｎ、ＶＣ，ゲートは
第１のインバータの出力接点ＮＩＶＣ，ソースは回路の
Ｇ Ｎ Ｄ Ｖｃ接続されている。
すなわちＭＩ ５ＦＥＴ Ｑ３ 、 Ｑ４ は、第２
のインバ−夕紮形成し、接点Ｎ、け該インバータの出力
となっている。尚ことわらないがぎり、説明全容易にす
るためＦｃＭ、ｌ５Ｊｉ”ＥＴ ｕ“Ｎチャネルタイプ
とする。
のインバ−夕紮形成し、接点Ｎ、け該インバータの出力
となっている。尚ことわらないがぎり、説明全容易にす
るためＦｃＭ、ｌ５Ｊｉ”ＥＴ ｕ“Ｎチャネルタイプ
とする。
第１図ＶＣ示される［「Ｊ１路において入力１ＮＶＣハ
イレヘルカ印加すｉルト、 ＭＩＳＦＥＴ Ｑ２ ｔｄ
ＯＮ シ接点Ｎｌは「ゴーレベルとなる０寸たぞれＶ
ｉＨよハＭＩ Ｓト１ＥＴ Ｑ４Ｕ ＯＦＦ トｆｉ
り接点Ｎ鵞ｕハイ１／ベルとなる。また逆に入ｊＪ、Ｌ
Ｎ ｖζローレベルが印加されると接点Ｎ１はハイレ
ベルと″／′ｒ！ｌｌｌ、謄点Ｎ２（づ′ローレベルと
なる。
イレヘルカ印加すｉルト、 ＭＩＳＦＥＴ Ｑ２ ｔｄ
ＯＮ シ接点Ｎｌは「ゴーレベルとなる０寸たぞれＶ
ｉＨよハＭＩ Ｓト１ＥＴ Ｑ４Ｕ ＯＦＦ トｆｉ
り接点Ｎ鵞ｕハイ１／ベルとなる。また逆に入ｊＪ、Ｌ
Ｎ ｖζローレベルが印加されると接点Ｎ１はハイレ
ベルと″／′ｒ！ｌｌｌ、謄点Ｎ２（づ′ローレベルと
なる。
ここで通常のＴＴｌ、インターフェイス半導体メモリ々
とＶＣおいて（ｄ１人カハイレペルの最低値ば２■桿ｍ
Ａ入力ローレベルの最高値は、０．８■程Ｍを保証する
ようになっているものが多く、この場合第１１ンぼおけ
る第１のインバータＩハ入カ端子［Ｎに２■が印加され
た場合、接点Ｎｕｔローｖヘル（：ＯＮ Ｉ） ｌｚヘ
ル） ＶＣｌ、、また人力端子ＩＮＦＣ０，８’Ｖが印
加された場合は、接点Ｎ１をハイレベル（＝電流レベル
） ｖｃなるように、 ＭＩＳＰＭ弓Ｔｑ及びＭ Ｊ
Ｓ ｌｉ” ト；ＴＱ２の＝１ンダクタンス比、丁なゎ
ぢゲート長り、ゲート幅Ｗ、閾値ｖ・Ｐ々どのパラメー
タ全適正値（ｌζ決定する必要がある。
とＶＣおいて（ｄ１人カハイレペルの最低値ば２■桿ｍ
Ａ入力ローレベルの最高値は、０．８■程Ｍを保証する
ようになっているものが多く、この場合第１１ンぼおけ
る第１のインバータＩハ入カ端子［Ｎに２■が印加され
た場合、接点Ｎｕｔローｖヘル（：ＯＮ Ｉ） ｌｚヘ
ル） ＶＣｌ、、また人力端子ＩＮＦＣ０，８’Ｖが印
加された場合は、接点Ｎ１をハイレベル（＝電流レベル
） ｖｃなるように、 ＭＩＳＰＭ弓Ｔｑ及びＭ Ｊ
Ｓ ｌｉ” ト；ＴＱ２の＝１ンダクタンス比、丁なゎ
ぢゲート長り、ゲート幅Ｗ、閾値ｖ・Ｐ々どのパラメー
タ全適正値（ｌζ決定する必要がある。
ところで近年、半導体回路の微＃ｉｉｌ化、高速化にで
定義される。Ｌｅ ｆｒ＝ゲート実効長、Ｗ＝ゲゲー幅
、Ｃ□Ｘ：＝ゲート絶縁膜の単も′ｌ而面あた−りの容
４ｉ。
定義される。Ｌｅ ｆｒ＝ゲート実効長、Ｗ＝ゲゲー幅
、Ｃ□Ｘ：＝ゲート絶縁膜の単も′ｌ而面あた−りの容
４ｉ。
μＣ＝＝チャネル部の移動度）？上げる〃−め、あるい
はゲート部のイ′メ遊容量を減ら１−ために、へ４．．
ＥＳＩ弔Ｐのゲート長Ｌ（従ってゲート実効艮Ｌｅｆｆ
）’を次叱りこ短かくする傾向にある。
はゲート部のイ′メ遊容量を減ら１−ために、へ４．．
ＥＳＩ弔Ｐのゲート長Ｌ（従ってゲート実効艮Ｌｅｆｆ
）’を次叱りこ短かくする傾向にある。
尚第２図に示すようにゲート長しとはゲート市：極Ｇ′
ｆｔ形成する物質、例えば多結晶シリコンやアルミニウ
ムなどのソース、ドレイン方向の長さのことであり、ゲ
ート実効畏り。ｆｆと（−へゲート長りからソーストｌ
／イン拡亜層部Ｓ、Ｊ）のゲート方向への食込み部分を
引いたヂャネル長のことである。
ｆｔ形成する物質、例えば多結晶シリコンやアルミニウ
ムなどのソース、ドレイン方向の長さのことであり、ゲ
ート実効畏り。ｆｆと（−へゲート長りからソーストｌ
／イン拡亜層部Ｓ、Ｊ）のゲート方向への食込み部分を
引いたヂャネル長のことである。
従って従来のようＶＣ、第１図において第１のインバー
タのドライバＭＩＳＦＥＴ０． と第２のインバータの
ドライバＭＩＳＰＥＴＱＡのゲート長Ｉ、を同じ寸法Ｖ
Ｃ設定した場合には、Ｌ４矩かくしていぐさ製造工程Ｖ
Ｃおけるバラツキの為、ＭＩＳＩｉ”ＥＴＱ２のチャネ
ルコンダクタンスβや、閾値ＶＴが所だ値より変動１−
１人力′屯圧ハイレベル２．ＯＶ、ローレベル０．８
Ｖでは、接点Ｎｌ ｋ充分ローレベル、あるいはハイレ
ベルに出力できないという不都合？生じるため、ゲート
長Ｌｉ一定値以上短かくできなく、従って都連化できな
いという欠点かあ、った。
タのドライバＭＩＳＦＥＴ０． と第２のインバータの
ドライバＭＩＳＰＥＴＱＡのゲート長Ｉ、を同じ寸法Ｖ
Ｃ設定した場合には、Ｌ４矩かくしていぐさ製造工程Ｖ
Ｃおけるバラツキの為、ＭＩＳＩｉ”ＥＴＱ２のチャネ
ルコンダクタンスβや、閾値ＶＴが所だ値より変動１−
１人力′屯圧ハイレベル２．ＯＶ、ローレベル０．８
Ｖでは、接点Ｎｌ ｋ充分ローレベル、あるいはハイレ
ベルに出力できないという不都合？生じるため、ゲート
長Ｌｉ一定値以上短かくできなく、従って都連化できな
いという欠点かあ、った。
尚チャネルコンダクタンスβやｓ Ｉ＠（１１Ｖ Ｔ
ｆｄ′第３図ｆａｎ、 （ｂ）Ｋそれぞハ、示すように
ゲート長りが旬かくなるほどＬの変化量・へＴＪ ＶＣ
対する依存性（変化量）が大きくなってくる。また第２
のインバータは、その入力レベル、すなわち第１のイン
バータの出力レベルの振幅が大きいため（第１のインバ
ータが適正ＶＣ動作した場合）、チャネルコンダクタン
スβや、閾値■Ｔのバラツキの影響は、比較的小さい、
従って第１図ＶＣおける第１のインバータの特Ｆｉ１ｍ
ＭＩＳＦＥＴＱ２のβやｖＴのバラツキをできるだけ小
さくシ、かつ第２のインバータは多少のバラツキがあっ
ても１！】１路を高速ＶＣ＠ 作させるこ− ５ ＝ どが理想的である。
ｆｄ′第３図ｆａｎ、 （ｂ）Ｋそれぞハ、示すように
ゲート長りが旬かくなるほどＬの変化量・へＴＪ ＶＣ
対する依存性（変化量）が大きくなってくる。また第２
のインバータは、その入力レベル、すなわち第１のイン
バータの出力レベルの振幅が大きいため（第１のインバ
ータが適正ＶＣ動作した場合）、チャネルコンダクタン
スβや、閾値■Ｔのバラツキの影響は、比較的小さい、
従って第１図ＶＣおける第１のインバータの特Ｆｉ１ｍ
ＭＩＳＦＥＴＱ２のβやｖＴのバラツキをできるだけ小
さくシ、かつ第２のインバータは多少のバラツキがあっ
ても１！】１路を高速ＶＣ＠ 作させるこ− ５ ＝ どが理想的である。
本発明の目的はこれらのバラツキの影響ヲ比較的受けに
くく、かつ高速の入力１！’＋Ｊ路を提供することにあ
る。
くく、かつ高速の入力１！’＋Ｊ路を提供することにあ
る。
不発明ＶＣよる入力回路は外部入力が印加されそれと逆
相の信号を出力する第１のインバータと、該第１のイン
バータ出力信号を受は該第１のインバータ出力信号と逆
相の信４３“？出力゛ｒる第２のインバータを少なくと
も含む、ＭＩＳＦＥＴ より構成された入力回路におい
て、第１のインバータのドライバＭＵＳＦＥＴのゲート
長全第２のインバータのドライバＭＩＳＦＥＴのゲート
長よりも長＜ｔ、たこと全特徴とする− 不発明全第４図に示す入力回路を用いて説明する。第４
図（ｄ第１図と同じ回路構成ケ取っているが、第１のイ
ンバータのドライバＭｉＳＦＥＴＱ、、’のゲー１−４
Ｌが第２のインバータのドライバＭＩ’Ｉ”−ＦＥＴＱ
Ａ’のゲート長りよりも長いことを特徴とする。本発明
［，１： ｊｙ第１のインバータの入力マージンを広げ
、■アやβの変動の影響全比較的小さく ６− でへ、かつ第２の一インバータあるいけそれ以降のＩＬ
す路１・Ｊ−ゲートＲ１，・イ・知かくすることにより
島速化紮達成できる。
相の信号を出力する第１のインバータと、該第１のイン
バータ出力信号を受は該第１のインバータ出力信号と逆
相の信４３“？出力゛ｒる第２のインバータを少なくと
も含む、ＭＩＳＦＥＴ より構成された入力回路におい
て、第１のインバータのドライバＭＵＳＦＥＴのゲート
長全第２のインバータのドライバＭＩＳＦＥＴのゲート
長よりも長＜ｔ、たこと全特徴とする− 不発明全第４図に示す入力回路を用いて説明する。第４
図（ｄ第１図と同じ回路構成ケ取っているが、第１のイ
ンバータのドライバＭｉＳＦＥＴＱ、、’のゲー１−４
Ｌが第２のインバータのドライバＭＩ’Ｉ”−ＦＥＴＱ
Ａ’のゲート長りよりも長いことを特徴とする。本発明
［，１： ｊｙ第１のインバータの入力マージンを広げ
、■アやβの変動の影響全比較的小さく ６− でへ、かつ第２の一インバータあるいけそれ以降のＩＬ
す路１・Ｊ−ゲートＲ１，・イ・知かくすることにより
島速化紮達成できる。
例えば・Ａ５１図ｔｉｃ示へれるインバータにおいでＮ
１１−８ＦＩ）Ｔ０２′（ｒ）ゲー） 、ｌ；Ｊ−Ｉ、
眞ｉ ３ ｔｔ ｒｎ、 Ｍ Ｉ Ｓ 、Ｆ’ ｈｒ
Ｔ Ｑ４ ’ ノＬは２μＩ’ｎ ？（所定飴と１，７
、■４造工程のバラツキＶＣより、Ｌが（１，４μｍ変
重力 し、、 ３ｔｔｒｎ−＋２．６１ｔｍ、
２１ｔｍ−＋１．６１ｔｍｖｃ−１ったと′ｆ−ろと第
３図より△β（βの変化量）ｉｔ ’ｅ ｔＬ ’ｔ：
れ１２μｖ、 ３０μｖ、△Ｖ、、（Ｖ、の変化量）け
そ′Ｊ１ぞれ０．０１ Ｖ’、 ０．０５Ｖ 変動’ｆ
ルＣ，Ｊ＝ ＩｆＣ’ｌ ｂ。
１１−８ＦＩ）Ｔ０２′（ｒ）ゲー） 、ｌ；Ｊ−Ｉ、
眞ｉ ３ ｔｔ ｒｎ、 Ｍ Ｉ Ｓ 、Ｆ’ ｈｒ
Ｔ Ｑ４ ’ ノＬは２μＩ’ｎ ？（所定飴と１，７
、■４造工程のバラツキＶＣより、Ｌが（１，４μｍ変
重力 し、、 ３ｔｔｒｎ−＋２．６１ｔｍ、
２１ｔｍ−＋１．６１ｔｍｖｃ−１ったと′ｆ−ろと第
３図より△β（βの変化量）ｉｔ ’ｅ ｔＬ ’ｔ：
れ１２μｖ、 ３０μｖ、△Ｖ、、（Ｖ、の変化量）け
そ′Ｊ１ぞれ０．０１ Ｖ’、 ０．０５Ｖ 変動’ｆ
ルＣ，Ｊ＝ ＩｆＣ’ｌ ｂ。
従っでＭ Ｉ Ｓ ト” ｌ・： ’Ｉ’ Ｑ２’のバ
ラツキｕ ＭＩＳＩ＋”ＥＴＱ、’に比べ［）−較的小
さくなり入力余裕度が広がる。凍にβ、■Ｔ等のバラツ
キに比較的強い第２のインバータ以降の回路けβそのも
の４・大きくてき商法化でき、６６尚第３図に示すチャ
ネルコンダクタンスβ及び閾値Ｖ Ｔ（７） Ｌ依存性
は一９１１全示したものであり、製造午件ＶＣより絶対
値は−Ｗなるが、傾向は一致する。
ラツキｕ ＭＩＳＩ＋”ＥＴＱ、’に比べ［）−較的小
さくなり入力余裕度が広がる。凍にβ、■Ｔ等のバラツ
キに比較的強い第２のインバータ以降の回路けβそのも
の４・大きくてき商法化でき、６６尚第３図に示すチャ
ネルコンダクタンスβ及び閾値Ｖ Ｔ（７） Ｌ依存性
は一９１１全示したものであり、製造午件ＶＣより絶対
値は−Ｗなるが、傾向は一致する。
第５図ＶＣ本発明の一実翰：例紮示す。第５図はテブレ
１．ジョンタイプＭＩ ５ＦＥＴ Ｑ５１． Ｑ５３．
Ｑ５５及びエンハンスメントタイプＭＩＳＰＥＴＱ５
２．Ｑ５４゜Ｑ５６ ．１：り構成さＪ７、る入力回路
の−・部である。Ｑ５１゜Ｑ５２ け第１のインバー
タ、 Ｑ５３． Ｑ５４ Ｂは第２のインバータ、 Ｑ
５５． Ｑ５６ｉｊ第３のインバータを形成し、第１と
第２のインバータは同相の出力音それぞれ出力接点Ｎ５
１．Ｎ５２に出力し、第３のインバータは接点Ｎ５２
の信刊金受け、それと逆相の佃号を接点Ｎ５３Ｖｃ出
力する。ｆた第１．第２のインバータには入力信号ＩＮ
５がＭ、ｌ５ＦＥＴ Ｑ５２゜Ｑ５４ にそれぞれ印加
されている。ここで不発明に基きＭＩＳＦｉ［づＴＱ５
２． Ｑ５４のゲート長は例えば２、 Ｑ μｍ、八４
１ＳＦＥＴＱ５６のゲート長け１．５μｍで形成される
。尚デプレッションタイプのへｌｌ５ＦＥＴはゲート長
４μｍ程度に形成される。
１．ジョンタイプＭＩ ５ＦＥＴ Ｑ５１． Ｑ５３．
Ｑ５５及びエンハンスメントタイプＭＩＳＰＥＴＱ５
２．Ｑ５４゜Ｑ５６ ．１：り構成さＪ７、る入力回路
の−・部である。Ｑ５１゜Ｑ５２ け第１のインバー
タ、 Ｑ５３． Ｑ５４ Ｂは第２のインバータ、 Ｑ
５５． Ｑ５６ｉｊ第３のインバータを形成し、第１と
第２のインバータは同相の出力音それぞれ出力接点Ｎ５
１．Ｎ５２に出力し、第３のインバータは接点Ｎ５２
の信刊金受け、それと逆相の佃号を接点Ｎ５３Ｖｃ出
力する。ｆた第１．第２のインバータには入力信号ＩＮ
５がＭ、ｌ５ＦＥＴ Ｑ５２゜Ｑ５４ にそれぞれ印加
されている。ここで不発明に基きＭＩＳＦｉ［づＴＱ５
２． Ｑ５４のゲート長は例えば２、 Ｑ μｍ、八４
１ＳＦＥＴＱ５６のゲート長け１．５μｍで形成される
。尚デプレッションタイプのへｌｌ５ＦＥＴはゲート長
４μｍ程度に形成される。
第６図に本発明による他の一実施例を示す。第６図はＣ
ＭＯＳインバータによる入力回路部の例である。Ｑ６”
＊ ＱａｓけＰチャネル型ＭＩＳＦＥＴ、ＱＱＱ６４は
Ｎチャネル型ＭＩＳＦＥＴであ、すｓ Ｍ Ｉ Ｓ Ｆ
Ｅ Ｔ Ｑ ６ｌ−Ｑａ２で第１のインバータを形成
しゲート端子は共通ＶＣ接続され、入力信号ＩＮ６
が印加される。
ＭＯＳインバータによる入力回路部の例である。Ｑ６”
＊ ＱａｓけＰチャネル型ＭＩＳＦＥＴ、ＱＱＱ６４は
Ｎチャネル型ＭＩＳＦＥＴであ、すｓ Ｍ Ｉ Ｓ Ｆ
Ｅ Ｔ Ｑ ６ｌ−Ｑａ２で第１のインバータを形成
しゲート端子は共通ＶＣ接続され、入力信号ＩＮ６
が印加される。
ＭＩＳＦ、ＥＴ Ｑ６３． Ｑ６４け第２のインバータ
号形成１〜ゲート端子は共通に接続され、第１のインバ
ータの出力接点Ｎ６ｘ（７こ接続される。ｉ２のインバ
ータの出力げ接点Ｎ６２に出力される。ｃｕｏｓ構成の
インバータの場合は、Ｐ型、Ｎ型のどちらのＭＩ８１”
１８Ｔ もドライバ用となるので本発明により例えばＭ
ＩＩ Ｓ 、Ｆ’ ）シＴ Ｑａ１． Ｑ６３（Ｐ型
）のゲート長はそれぞれ２．４μｍ、 １．９μｍで形
成し１Ｍｌ５Ｆ’ＥＴＱ、６２． Ｑｉｉ ４（Ｎ型）
のゲート長けそれぞハ、２．１μｍ。
号形成１〜ゲート端子は共通に接続され、第１のインバ
ータの出力接点Ｎ６ｘ（７こ接続される。ｉ２のインバ
ータの出力げ接点Ｎ６２に出力される。ｃｕｏｓ構成の
インバータの場合は、Ｐ型、Ｎ型のどちらのＭＩ８１”
１８Ｔ もドライバ用となるので本発明により例えばＭ
ＩＩ Ｓ 、Ｆ’ ）シＴ Ｑａ１． Ｑ６３（Ｐ型
）のゲート長はそれぞれ２．４μｍ、 １．９μｍで形
成し１Ｍｌ５Ｆ’ＥＴＱ、６２． Ｑｉｉ ４（Ｎ型）
のゲート長けそれぞハ、２．１μｍ。
１６μｍ で形成さｆ’ｌる。この場合％ Ｌのバラツ
キＶＣ対する余裕度等ＶＣ、Ｊ：すＰ型あるいけＮ型Ｍ
ＩＳＦ’ＥＴの一方の４のゲート長に？えても良いのｒ
１゛明白である。
キＶＣ対する余裕度等ＶＣ、Ｊ：すＰ型あるいけＮ型Ｍ
ＩＳＦ’ＥＴの一方の４のゲート長に？えても良いのｒ
１゛明白である。
以上詳述したように本発明によれば、プロセスのバラツ
ギＶＣ強くかつ、速度の速い入力回路を提供できる。
ギＶＣ強くかつ、速度の速い入力回路を提供できる。
第１図は従来の入力［１１路部の一例、第２図はＭｌ−
ＳＦＥＴのゲート長，ゲート実効長を示す図、第３ ９
− 図はチャネルコンダクタンスβ及び閾値ｖＴとゲート長
Ｌとの関係図，第４図は本発明するのに用いる図、第５
図は不発明の一実施例、第６図は本発明の他の一実施例
でＣＭＯＳＭＯＳ構成食用を示丁昏 Ｑ］．＃ Ｑａ， Ｑ１’＃Ｑ３’． Ｑｓ２， Ｑ．
５４． Ｑ５６・・川・デプレッション型Ｎチャネル（
型） ＭＩＳＦＥＴｌ．’， Ｑ２。 Ｑ４， Ｑ２’ 、 Ｑ４’ 、 Ｑ５１， Ｑ５４，
Ｑ５６， Ｑａ２， Ｑ６４・・・・・・エンハンス
メン｝ 型Ｎ チャネル（ Ｗ ） ＭＩＳＦＥＴ。 Ｑａ１，Ｑ６３・・・・・・エンハンスメント型Ｐチャ
ネル（型） ＭＩＳＦＥＴ， ＩＮ， ＩＮ’ 、 Ｉ
Ｎ５， ＩＮ６−、−、入力接点、Ｎｌ， Ｎ２， Ｎ
ｌ’ 、 Ｎ２’ 、 Ｎｓ １， Ｎ５２， Ｎ５３
。 Ｎ６１，Ｎ６２・・・・・・接点、β・・・・・・チャ
ネルコンダクタンス，ＶＴ・・・・・・閾値％ Ｌ・・
・ ゲート長、Ｌｃｆｆ・・・・・・ゲート実効長、Ｃ
ＯＸ・・・・・・ゲート絶縁膜の単位面積当りの容＠：
、μＣ・・・・・チャネル部のキャリア移動度。 １０− ＃ｌ し１ 毛２ 聞 ／− （ｂ） 恭３ 図
ＳＦＥＴのゲート長，ゲート実効長を示す図、第３ ９
− 図はチャネルコンダクタンスβ及び閾値ｖＴとゲート長
Ｌとの関係図，第４図は本発明するのに用いる図、第５
図は不発明の一実施例、第６図は本発明の他の一実施例
でＣＭＯＳＭＯＳ構成食用を示丁昏 Ｑ］．＃ Ｑａ， Ｑ１’＃Ｑ３’． Ｑｓ２， Ｑ．
５４． Ｑ５６・・川・デプレッション型Ｎチャネル（
型） ＭＩＳＦＥＴｌ．’， Ｑ２。 Ｑ４， Ｑ２’ 、 Ｑ４’ 、 Ｑ５１， Ｑ５４，
Ｑ５６， Ｑａ２， Ｑ６４・・・・・・エンハンス
メン｝ 型Ｎ チャネル（ Ｗ ） ＭＩＳＦＥＴ。 Ｑａ１，Ｑ６３・・・・・・エンハンスメント型Ｐチャ
ネル（型） ＭＩＳＦＥＴ， ＩＮ， ＩＮ’ 、 Ｉ
Ｎ５， ＩＮ６−、−、入力接点、Ｎｌ， Ｎ２， Ｎ
ｌ’ 、 Ｎ２’ 、 Ｎｓ １， Ｎ５２， Ｎ５３
。 Ｎ６１，Ｎ６２・・・・・・接点、β・・・・・・チャ
ネルコンダクタンス，ＶＴ・・・・・・閾値％ Ｌ・・
・ ゲート長、Ｌｃｆｆ・・・・・・ゲート実効長、Ｃ
ＯＸ・・・・・・ゲート絶縁膜の単位面積当りの容＠：
、μＣ・・・・・チャネル部のキャリア移動度。 １０− ＃ｌ し１ 毛２ 聞 ／− （ｂ） 恭３ 図
Claims (1)
- （１）外部入力が印加されそれと逆相の信号を出力する
第１のインバータと、該第１のインバータ出力信刊全受
は該第１のインバータ出力信号と逆相のイご号を出力す
る第２のインバータを少なくとも含む、Ｍ［５ＦＥＴ
より構成された入力回路において、第１のインバータの
ドライバＭＩ−８ＦＥＴのゲート長を第２のインバータ
のドライバＭＩＳＦＥＴのゲート長よりも長くしたこと
全特徴とした入力回路。 ＋２１ｍ２のインバータのドライバＭＩＳＦＥＴのゲー
ト長け２μｍ以下とした特許端末範囲第（１）項記細の
入力］回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58045474A JPH0624319B2 (ja) | 1983-03-18 | 1983-03-18 | 入力回路 |
| US06/590,619 US4626712A (en) | 1983-03-18 | 1984-03-19 | High speed MOS input circuit with precision input-output characteristics |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58045474A JPH0624319B2 (ja) | 1983-03-18 | 1983-03-18 | 入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59171326A true JPS59171326A (ja) | 1984-09-27 |
| JPH0624319B2 JPH0624319B2 (ja) | 1994-03-30 |
Family
ID=12720387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58045474A Expired - Lifetime JPH0624319B2 (ja) | 1983-03-18 | 1983-03-18 | 入力回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4626712A (ja) |
| JP (1) | JPH0624319B2 (ja) |
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-
1983
- 1983-03-18 JP JP58045474A patent/JPH0624319B2/ja not_active Expired - Lifetime
-
1984
- 1984-03-19 US US06/590,619 patent/US4626712A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5710822A (en) * | 1980-06-23 | 1982-01-20 | Toshiba Corp | Integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0624319B2 (ja) | 1994-03-30 |
| US4626712A (en) | 1986-12-02 |
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