JPH0257989A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0257989A JPH0257989A JP63209901A JP20990188A JPH0257989A JP H0257989 A JPH0257989 A JP H0257989A JP 63209901 A JP63209901 A JP 63209901A JP 20990188 A JP20990188 A JP 20990188A JP H0257989 A JPH0257989 A JP H0257989A
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- Japan
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- 239000004065 semiconductor Substances 0.000 title claims description 5
- 238000012360 testing method Methods 0.000 abstract description 41
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 2
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Semiconductor Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置（以下、ＬＳＩと称す）
に関し、特にメガセルと称される大規模なＬＳＩ内部の
ブロックのテストが安易にできる半導体集積回路装置に
関する。
に関し、特にメガセルと称される大規模なＬＳＩ内部の
ブロックのテストが安易にできる半導体集積回路装置に
関する。
従来、メガセルと称される大規模なブロックを有するＬ
ＳＩのテストには、以下の２種類の方、法がある。
ＳＩのテストには、以下の２種類の方、法がある。
第１は、メガセルと他のランダムロジック部を分離せず
にテストする方法である。この場合、メガセル単独でテ
ストできるにもかかわらず、他のランダムロジックと信
号のやり取りをするためにテストパターンの組み合せが
多くなり、テストパターン数が多くなる。
にテストする方法である。この場合、メガセル単独でテ
ストできるにもかかわらず、他のランダムロジックと信
号のやり取りをするためにテストパターンの組み合せが
多くなり、テストパターン数が多くなる。
この欠点をなくすために、メガセル単独でテストできる
ように、第４図に示す回路でテストする試みもなされて
いる。同図に示すようにメガセル１へのｍビットの信号
は、他のランダムロジック部からの出力信号を入力する
ためのｍビットのメガセル入力バス１３と、メガセルに
直接信号を入力するためのｍビットのメガセル用入力端
子１１が、テスト切換端子１２により選択され入力され
る。テスト切換端子１２がＩＩ ＨＩＴの時は、ランダ
ムロジック部からの信号がメガセル１に入力し、ＩＩ
Ｌ １１の時は、メガセル用入力端子１１から信号が直
接メガセル１に入力される。
ように、第４図に示す回路でテストする試みもなされて
いる。同図に示すようにメガセル１へのｍビットの信号
は、他のランダムロジック部からの出力信号を入力する
ためのｍビットのメガセル入力バス１３と、メガセルに
直接信号を入力するためのｍビットのメガセル用入力端
子１１が、テスト切換端子１２により選択され入力され
る。テスト切換端子１２がＩＩ ＨＩＴの時は、ランダ
ムロジック部からの信号がメガセル１に入力し、ＩＩ
Ｌ １１の時は、メガセル用入力端子１１から信号が直
接メガセル１に入力される。
メガセルからの出力信号は、テスト切換端子１２の情報
により、他のランダムロジック部か、出力バッファ１５
を介して直接外部へ出力される。
により、他のランダムロジック部か、出力バッファ１５
を介して直接外部へ出力される。
テスト切換端子１２が“ＨＩ′の時は、出カバソファ１
５には、ランダムロジック部からの信号が信号線１４を
介して出力される。テスト切換端子１２がパＬ′″の時
は、メガセルからのｎビットの出力信号が出力バッファ
１５に出力され、外部から直接メガセルの出力状態を見
ることができる。
５には、ランダムロジック部からの信号が信号線１４を
介して出力される。テスト切換端子１２がパＬ′″の時
は、メガセルからのｎビットの出力信号が出力バッファ
１５に出力され、外部から直接メガセルの出力状態を見
ることができる。
上述した従来のメガセルを有するＬＳＩを効率よくテス
トしようとする場合、第４図に示したメガセル用の特別
の入力端子を特別に設ける必要があり、パッケージのピ
ン数が多くなるという欠点がある。
トしようとする場合、第４図に示したメガセル用の特別
の入力端子を特別に設ける必要があり、パッケージのピ
ン数が多くなるという欠点がある。
本発明の半導体集積回路装置は、第１のＲＡＭブロック
と、第２のＲＡＭブロックと、メガセルと、前記第１の
ＲＡＭブロックの出力を前記メガセルへ直接入力する手
段と、前記第２のＲＡＭブロックの出力と前記メガセル
からの出力とを比較する手段と、前記第１．第２のＲＡ
Ｍブロックのアドレスを、外部から供給されるアドレス
とは別に外部から供給されるブロックから発生する手段
とを具備することを特徴とする。
と、第２のＲＡＭブロックと、メガセルと、前記第１の
ＲＡＭブロックの出力を前記メガセルへ直接入力する手
段と、前記第２のＲＡＭブロックの出力と前記メガセル
からの出力とを比較する手段と、前記第１．第２のＲＡ
Ｍブロックのアドレスを、外部から供給されるアドレス
とは別に外部から供給されるブロックから発生する手段
とを具備することを特徴とする。
第１図は本発明の第１の実施例のブロック図である。こ
の実施例では、メガセル１、ＲＡＭブロック２，３、ブ
ロックジェネレータ４、アドレスカウンタ５，６および
多数の論理ブロックで構成されている。
の実施例では、メガセル１、ＲＡＭブロック２，３、ブ
ロックジェネレータ４、アドレスカウンタ５，６および
多数の論理ブロックで構成されている。
まず、通常の動作モードの説明を行なう。
テスト切換端子１２をＩｔ Ｌ ｊｊレベルにすること
により、ＲＡＭブロック２，３の出力は、各々内部デー
タバス２２．２３に接続され、メガセル１への入力信号
は、メガセル入カバスフから入力され、ＬＳＩ本来の動
作を行なう。ＲＡＭのアドレスには、テスト切換端子１
２の状態によりアドレスカウンタ５またはアドレスバス
（外部）からの信号が入力される。テスト切換端子１２
がｔｔＨ″′の時は、アドレスカウンタ５からの信号が
入力され、ｌ（Ｌ Ｉｔの時はアドレバス（外部）から
の信号が入力される。
により、ＲＡＭブロック２，３の出力は、各々内部デー
タバス２２．２３に接続され、メガセル１への入力信号
は、メガセル入カバスフから入力され、ＬＳＩ本来の動
作を行なう。ＲＡＭのアドレスには、テスト切換端子１
２の状態によりアドレスカウンタ５またはアドレスバス
（外部）からの信号が入力される。テスト切換端子１２
がｔｔＨ″′の時は、アドレスカウンタ５からの信号が
入力され、ｌ（Ｌ Ｉｔの時はアドレバス（外部）から
の信号が入力される。
次に、メガセル単独をテストする場合の動作について説
明する。第１に、テスト切換端子をｉｔ Ｌ ＩＩにし
てＲＡＭブロック２のアドレスをアドレスバス（外部）
へ接続し、ＬＳＩ本来のＲＡＭへの書き込み動作でメガ
セルへの入力テストパターンを書き込む。第２に、ＲＡ
Ｍブロック３にＲＡＭブロック２の入カバターンに対応
するメガセルからの出力期待値を書き込む。
明する。第１に、テスト切換端子をｉｔ Ｌ ＩＩにし
てＲＡＭブロック２のアドレスをアドレスバス（外部）
へ接続し、ＬＳＩ本来のＲＡＭへの書き込み動作でメガ
セルへの入力テストパターンを書き込む。第２に、ＲＡ
Ｍブロック３にＲＡＭブロック２の入カバターンに対応
するメガセルからの出力期待値を書き込む。
次にテスト切換端子１２をｊ（ＨＩＩにしてテスト状態
になる。
になる。
この時、ＲＡＭブロック２の出力は、メガセルの入力に
接続され、アドレスカウンタ５の出力がＲＡＭブロック
２のアドレスバスに接続され、アドレスカウンタへのブ
ロックはブロックジェネレータから出力されるφｌが入
力されている。ＲＡＭブロック３の出力は、メガセルか
らの出力とＥＸ−ＯＲ論理が取られ、すべての出力のＯ
Ｒ論理が取られた後、ブロックジェネレータから出力さ
れるφ０でラッチされるフリップフロップ８に入力され
る。ＲＡＭブロック３のアドレスはアドレカウンタ６に
接続され、ブロックは、ブロックジェネレータから出力
されるφ２が入力されている。
接続され、アドレスカウンタ５の出力がＲＡＭブロック
２のアドレスバスに接続され、アドレスカウンタへのブ
ロックはブロックジェネレータから出力されるφｌが入
力されている。ＲＡＭブロック３の出力は、メガセルか
らの出力とＥＸ−ＯＲ論理が取られ、すべての出力のＯ
Ｒ論理が取られた後、ブロックジェネレータから出力さ
れるφ０でラッチされるフリップフロップ８に入力され
る。ＲＡＭブロック３のアドレスはアドレカウンタ６に
接続され、ブロックは、ブロックジェネレータから出力
されるφ２が入力されている。
ブロックφ１．φ２．φ０の関係は、第２図の示すタイ
ミングになるようにブロックジェネレータ４から出力さ
れる。同図の時間ＴＩの長さは、アドレスカウンタ５か
ら出力されたアドレスによりアクセスされたＲＡＭブロ
ック２の出力が現れ、その出力によりメガセルの内部状
態が変化し、安定するまでの時間になる。同図の時間Ｔ
２の長さは、アドレスカウンタ６から出力されたアドレ
スによりアクセスされたＲＡＭブロック２の出力が現れ
、その出力とメガセルからの出力とのＥＸ−ＯＲ論理が
取られ、すべての出力のＯＲ論理か取られるまで時間に
なる。
ミングになるようにブロックジェネレータ４から出力さ
れる。同図の時間ＴＩの長さは、アドレスカウンタ５か
ら出力されたアドレスによりアクセスされたＲＡＭブロ
ック２の出力が現れ、その出力によりメガセルの内部状
態が変化し、安定するまでの時間になる。同図の時間Ｔ
２の長さは、アドレスカウンタ６から出力されたアドレ
スによりアクセスされたＲＡＭブロック２の出力が現れ
、その出力とメガセルからの出力とのＥＸ−ＯＲ論理が
取られ、すべての出力のＯＲ論理か取られるまで時間に
なる。
ＲＡＭブロック２から出力されたメガセルへの入カバタ
ーンに°よりメガセルの内部状態が変化し。
ーンに°よりメガセルの内部状態が変化し。
その結果出力されたメガセルの出力とＲＡＭブロック３
の期待値が一致すれば、φ０でラッチされたフリップフ
ロップ８の出力は“Ｌ ｊｊとなる。この動作は、第２
図に示す時間ＴＯの長さでくり返し実行される。
の期待値が一致すれば、φ０でラッチされたフリップフ
ロップ８の出力は“Ｌ ｊｊとなる。この動作は、第２
図に示す時間ＴＯの長さでくり返し実行される。
また、一連の動作でパターンのメガセルへの入力、期待
値との照合は、ＬＳＩ内部で実行され、ＬＳＩテスター
の動作スピードに左右されない。
値との照合は、ＬＳＩ内部で実行され、ＬＳＩテスター
の動作スピードに左右されない。
この実施例では、ＲＡＭブロック２，３はメガセル用に
特別に用意されたものではなく、ＬＳＩの機能上必要だ
ったものをメガセルのテスト用に流用したものである。
特別に用意されたものではなく、ＬＳＩの機能上必要だ
ったものをメガセルのテスト用に流用したものである。
次に、第３図を用いて本発明の第２の実施例を説明する
。
。
第１の実施例では、ＲＡＭブロック２の出力は、内部デ
ータバスまたは１つのメガセルへ入力されていだが、第
２の実施例では、セレクター９によりＲＡＭブロック２
の出力は複数のメガセルのどれか１つに入力される構造
を有し、また、各メガセルの入力部には、２対１のセレ
クターを有し、テスト切換端子の状態によりセレクター
９からの出力または他のランダムロジック部からの信号
をメガセルに入力するためのメガセル入力バスのどちら
か一方がメガセルに入力される。
ータバスまたは１つのメガセルへ入力されていだが、第
２の実施例では、セレクター９によりＲＡＭブロック２
の出力は複数のメガセルのどれか１つに入力される構造
を有し、また、各メガセルの入力部には、２対１のセレ
クターを有し、テスト切換端子の状態によりセレクター
９からの出力または他のランダムロジック部からの信号
をメガセルに入力するためのメガセル入力バスのどちら
か一方がメガセルに入力される。
ある１つのメガセルをテストする時は、ＲＡＭブロック
２にメガセルテスト用のテストパターンを書き込み、Ｒ
ＡＭブロック３にそのテストパターンに対応したメガセ
ルの出力の期待値を書き込む。メガセルからの出力は、
メガセル用入力端子１０により、ある１つのメガセルの
出力が選択される。
２にメガセルテスト用のテストパターンを書き込み、Ｒ
ＡＭブロック３にそのテストパターンに対応したメガセ
ルの出力の期待値を書き込む。メガセルからの出力は、
メガセル用入力端子１０により、ある１つのメガセルの
出力が選択される。
以下の動作は第１の実施例と同様である。
次のメガセルをテストする時は、上述したと同様にセレ
クター９，１０により特定のメガセルを選択し、適当な
テストパターンをＲＡＭブロック２に書き込み、ＲＡＭ
ブロック３に適当な期待値を書き込む動作をくり返す。
クター９，１０により特定のメガセルを選択し、適当な
テストパターンをＲＡＭブロック２に書き込み、ＲＡＭ
ブロック３に適当な期待値を書き込む動作をくり返す。
以上、第１．第２の実施例ともに、ＬＳＩ自身でＬＳＩ
内に内蔵されているメガセルのテストを行なうことがで
きる。したがってＬＳＩを装置に実装してからでも、デ
ータバス、アドレスバスを介して、テストパターン、期
待値を内蔵しているＲＡＭに書き込むことによりテスト
が可能になる。
内に内蔵されているメガセルのテストを行なうことがで
きる。したがってＬＳＩを装置に実装してからでも、デ
ータバス、アドレスバスを介して、テストパターン、期
待値を内蔵しているＲＡＭに書き込むことによりテスト
が可能になる。
以上説明したように本発明は、メガセル単独のテストを
効率よく、しかも装置に実装してからも行なえる効果を
奏する。また、メガセルのテストがＬＳＩ内部で実行で
きるために実際使用されている高速の動作状態でテスト
できるという効果も奏する。
効率よく、しかも装置に実装してからも行なえる効果を
奏する。また、メガセルのテストがＬＳＩ内部で実行で
きるために実際使用されている高速の動作状態でテスト
できるという効果も奏する。
第１図は本発明の一実施例のブロック図、第２図は第１
の実施例を説明するためのタイムチャート、第３図は本
発明の第２の実施例のブロック図、第４図は従来例のブ
ロック図である。 １・・・メガセル、２，３・・・ＲＡＭブロック、４・
・・ブロックジェネレータ、５，６・・・アドレスカウ
ンタ、７・・・メガセル入力バス、８・・・フリップフ
ロップ、９・・・セレクター １０・・・セレクター、
１１・・・メガセル用入力端子、１２・・・テスト切換
端子、１３・・・メガセル入力バス、１４・・・信号線
。
の実施例を説明するためのタイムチャート、第３図は本
発明の第２の実施例のブロック図、第４図は従来例のブ
ロック図である。 １・・・メガセル、２，３・・・ＲＡＭブロック、４・
・・ブロックジェネレータ、５，６・・・アドレスカウ
ンタ、７・・・メガセル入力バス、８・・・フリップフ
ロップ、９・・・セレクター １０・・・セレクター、
１１・・・メガセル用入力端子、１２・・・テスト切換
端子、１３・・・メガセル入力バス、１４・・・信号線
。
Claims (1)
- 第１のＲＡＭブロックと、第２のＲＡＭブロックと、メ
ガセルと、前記第１のＲＡＭブロックの出力を前記メガ
セルへ直接入力する手段と、前記第２のＲＡＭブロック
の出力と前記メガセルからの出力とを比較する手段と、
前記第１、第２のＲＡＭブロックのアドレスを、外部か
ら供給されるアドレスとは別に外部から供給されるブロ
ックから発生する手段とを具備することを特徴とする半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63209901A JPH0257989A (ja) | 1988-08-23 | 1988-08-23 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63209901A JPH0257989A (ja) | 1988-08-23 | 1988-08-23 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0257989A true JPH0257989A (ja) | 1990-02-27 |
Family
ID=16580523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63209901A Pending JPH0257989A (ja) | 1988-08-23 | 1988-08-23 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0257989A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62188980A (ja) * | 1985-09-26 | 1987-08-18 | Hitachi Ltd | 論理集積回路 |
| JPS6315456A (ja) * | 1986-07-08 | 1988-01-22 | Fujitsu Ltd | 半導体集積回路 |
-
1988
- 1988-08-23 JP JP63209901A patent/JPH0257989A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62188980A (ja) * | 1985-09-26 | 1987-08-18 | Hitachi Ltd | 論理集積回路 |
| JPS6315456A (ja) * | 1986-07-08 | 1988-01-22 | Fujitsu Ltd | 半導体集積回路 |
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