JPH04184271A

JPH04184271A - 論理集積回路

Info

Publication number: JPH04184271A
Application number: JP2312882A
Authority: JP
Inventors: Omihiro Mano; 眞野　臣弘
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-11-20
Filing date: 1990-11-20
Publication date: 1992-07-01
Anticipated expiration: 2013-04-28
Also published as: JP2745807B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は半導体集積回路の論理回路に関するものであり
、特に半導体大規模集積回路の実装不良を検出する方法
に関する。

［従来の技術］コンピュータを高速化・小型化するために、大規模集積
回路（以下、ＬＳＩと略称する）を配線基板にいかに高
密度に実装するかが重要な問題になっている。そのため
、ＬＳ　Ｉ−？’ＬＳ　Ｉケースのリードピッチを狭く
したり、表面実装するなど種々の実装方法が工夫されて
いるが、とりわけ、ＬＳＩの論理回路としてＥＣＬ回路
あるいはＣＭＬ回路等を採用して超高速を達成しようと
するコンピュータにおいては、超高密度実装が要求され
ることから、配線基板と部品とのハンダ付は部分が外部
から見えないような実装方式、たとえばフリップチップ
のような実装方式が採られるようになって来た。

このような実装方式においては、万一ハンダ付は不良の
ため部品の端子どうしがショートしても目視による検査
ができない。電源間でショートが発生した場合には、通
常、配線基板のコネクタの電源端子間で導通をチエツク
することにより比較的容易に検出できるが、信号端子ど
うしがショートした場合には、機能動作試験を実施して
その結果によりショートの有無を確認しなければならな
い。すなわち、部品実装後の配線基板にバイアス電源を
与え、配線基板の入力端子にテストベクトル信号を加え
て、出力端子に現れた論理値と期待値との比較を行って
、不一致があるか無いかによりショート不良を検出する
ことが行われていた。

［発明が解決しようとする課題］上述した従来の方法によれば、信号間ショート不良の存
在を検出することはすぐに出来るが、不良の発生場所を
突き止めるためには、観測された不良出力の情報をもと
に、論理回路を入力側へさかのぼって調べなければなら
ないため困難が伴う。

一般に不良信号は不良発生箇所を起点としてその負荷側
の論理に扇状に広がって行くため、配線基板上に搭載さ
れた論理回路量が多ければ多いほど、多数の出力端子で
不良が観測されることになり、その多数の出力端子の情
報をもとにして論理的な解析を行わなければならないた
め、ショート不良箇所の特定が非常に困難であるという
欠点があった。

［課題を解決するための手段］本発明の中間レベル信号の検出方式は、ハイレベルとロ
ウレベルの２つの論理値を入力して動作させる論理集積
回路において、ハイレベル電位とロウレベル電位の中間
電位とハイレベル電位との間に第一のリファレンス電位
を持ち集積回路の入力信号を入力して第一のリファレン
ス電位より低いことを検知する第一の検出回路と、前記
中間電位と前記ロウ電位との間に第二のリファレンス電
位を持ち前記集積回路の入力信号を入力して第二のリフ
ァレンス電位より高いことを検知する第二の検出回路と
、前記第一の検出回路と前記第二の検出回路の出力の論
理積をとる手段とからなる回路を、半得体集積回路の各
々の入力端子に有することを特徴とする。

また、本発明の中間レベル信号の検出方式においては、
前記の検出方式に加え、クロック信号により前記論理積
信号を入力して保持するレジスタと、前記レジスタの出
力信号を該レジスタの入力に帰還する手段とを有し、−
旦検出された中間レベル信号を保持し続けることを特徴
とする。

［実施例］次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示す回路図である。

第１図において第一の検出回路ｌと第二の検出回路２は
、エミッター　カップルド　ロジック（ＥＣＬ）あるい
はカレント　モード　ロジック（ＣＭＬ）と呼ばれる公
知の回路形式で構成されたゲート回路である。この回路
は、２つのトランジスタのエミッタどうしを結合した部
分と、第二〇電源電位ｖ２との間に常時一定の電流１を
流し続ける定電流源回路を接続し、２つのトランジスタ
のうちベース電位のより高い方のトランジスタのろがオ
ン状態となってそのコレクタ側につながれた抵抗を介し
て第一の電源電位Ｖｌから電流を流す。

オン状態となったトランジスタのコレクタ電位は抵抗に
流れる電流によって電圧降下が生じるためロウレベルと
なり、他方のオフ状態となったトランジスタのコレクタ
電位は抵抗に電流がほとんど流れないため第一の電源電
位とほぼ同電位となり、ハイレベルとなる。

第一の検出回路１はエミッタ結合された２つのトランジ
スタのうち一方のトランジスタ１１のベースに集積回路
の入力信号ＩＮが接続されており、他方のトランジスタ
１２のベースに第一のリファレンス電位ＶＲＩが接続さ
れている。第一のリファレンス電位ＶＲＩは、入力信号
ＩＮのハイレベルトロウレベルの中間電位とハイレベル
電位との間の電位である。従って第一の検出回路１の出
力Ｘ１は入力信号ＩＮが第一のリファレンス電位ＶＲ１
よりも高ければ、ハイレベルとなり、第一のリファレン
ス電位ｖＲ１よりも低ければ、ロウレベルとなる。

第二の検出回路２はエミッタ結合された２つのトランジ
スタのうち一方のトランジスタ２１のベースに第一の検
出回路１と同様に集積回路の入力信号ＩＮが接続されて
おり、他方のトランジスタ２２のベースに第二のリファ
レンス電位ＶＲ２が接続されている。第二のリファレン
ス電位ＶＲ２は、ハイレベルとロウレベルの中間電位と
ロウレベルとの間の電位である。従って第二の検出回路
２の出力Ｘ２は入力信号ＩＮが第二のリファレンス電位
ＶＲ２よりも高ければ、ロウレベルとなり、第二のリフ
ァレンス電位ＶＲ２よりも低ければ、ハイレベルとなる
。

第一の検出回路１の出力χ１と第二の検出回路２の出力
ｘ２はエミッタフォロワ３．５を通ったのちにワイヤー
ド・ロジックに入力され、両者の論理積が得られる。

以上の入力信号ＩＮ、第一のリファレンス電位ＶＲＩ、
第二のリファレンス電位ＶＲ２、第一の検出回路の出力
Ｘ１、第二の検出回路の出力Ｘ２、第一の検出回路出力
と第二の検出回路出力の論理積信号アウトの、各々の信
号゛レベルの関係を第２図に示す。

第２図にあるように論理積信号アウトは入力信号インが
、第１のリファレンス電位ＶＲＩより低く、かつ第２の
リファレンス電位ＶＲ２より高い状態にある時にロウレ
ベルとなる。すなわち、この論理積信号アウトがロウレ
ベルであるか否かによって、入力信号が中間レベルであ
るかどうかを検出することが可能である。

第３図は第１図による回路を持つＬＳＩの一例を示す機
能ブロック図である。第３図で、二値論理で動作するＬ
ＳＩ５０に入力された信号Ｉｔ〜ｌｎは、ＬＳＩ本来の
内部論理５１に入力されると同時に、各々の入力端子に
設けられた第１図による回路５３にも入力されており、
５３の論理積出力は互いに論理和５２を取ってＬＳＩの
出力端子Ｂに出力されている。第３図の回路構成を採る
ことにより、何れかの入力端子に中間レベル信号が入力
されると論理和出力Ｂがロウレベルとなるのでこの出力
端子をチエツクすることにより、このＬＳＩ５０にて入
力信号レベル異常が発生していることを検知することが
できる。

本発明による回路を使って中間レベル信号の有無により
、信号線間ショートを検知することができる原理につい
て、第４図にて説明する。第４図においては、第一の出
力回路６０から出た信号２１が、本発明を有する第一の
入力回路８０に入力されている。また、第二の出力回路
７０から出た信号Ｚ２が、本発明を有する第二の入力回
路９０に接続されている。第一の出力回路６０と第二の
出力回路８０は、ＣＭＬ回路のトランジスタのコレクタ
出力形式となっている。第一の出力回路６０、第一の入
力回路８０、第二の出力回路７０、第二の入力回路９０
は、同一のＬＳＩチップの端子であっても良いし、また
各々帰属するＬＳＩチップが異なっていても良い。

第一の出力回路６０と第二の出力回路７０にはそれぞれ
一定電流Ｉを流す定電流源６５．７５が接続されている
。第一の出力回路６０の出力論理値がハイの場合、抵抗
には電流が流れない。従って出力信号Ｚ１の電位は第１
の電ｍ電位■１とほぼ同じになり、これがハイレベルと
なる。出力論理値がロウの場合には、抵抗６４に電流Ｉ
が流れるため、６４の抵抗値をＲとすると、第１の電源
電位■１に対して（ＩＸＲ）の電圧降下が生じ、Ｖｌ−
（ＩｘＲ）がロウレベル電位となる。第二の出力回路７
０においても動作は全く同じである。

いま、信号線Ｚ１と信号線Ｚ２とがハンダ付は不良１０
０によりショートした場合を考える。第一の出力回路６
０の出力論理値Ｚｌがハイで第二の出力回路７０の出力
論理値Ｚ２もハイの場合には、どちらの回路の抵抗６４
．７４にも電流が流れないのでショートした信号線ＺＳ
はハイレベルとなり、第一の入力回路８０と第二の入力
回路９０のどちらにも正しい論理が伝わる。

また、第一の出力回路６０の出力論理値Ｚ１がロウで第
二の出力回路７０の出力論理値Ｚ２も口ウの場合には、
双方の抵抗６４．７４に各々電流Ｉが流れるため、ショ
ートした信号線は（ＩＸＲ）の電圧降下が生じて、Ｖｌ
−（ＩＸＲ）によるロウレベルとなり、第一の入力回路
８０と第二の入力回路９０のどちらにも正しい論理が伝
わる。

しかし、第一の出力回路６０の出力論理値Ｚ１がロウで
第二の出力回路７０の出力論理値Ｚ２がハイの場合には
、第一の出力回路６０の定電流１が第一の出力回路の抵
抗６４と第二の出力回路の抵抗７４の両方を通って流れ
るため、ショートした信号線は（ＩｘＲｘ％）の電圧降
下が生じてＶｌ　　　（ＩＸＲＸ’４）の電位となり、
ハイレベルとロウレベルの中間値となる。また、第一の
出力回路６０の出力論理（！Ｚｌがハイで第二の出力回
路７０の出力論理値Ｚ２がロウの場合にも、同じ理由に
よりハイレベルとロウレベルの中間値となる。

これらの関係を第５図に示す。

従って、第４図に示すようなＣＭＬ回路では、二つの信
号線Ｚｌ、Ｚ２がショートしたとき二つの出力回路の出
す論理値が異なる場合に、ショートした信号線Ｚ１と２
２のレベルが中間値になるという性質がある。このため
、被検査ＬＳＩの機能動作試験を実施して、本発明によ
る回路の中間レベル検出信号出力を調べて信号線に中間
レベル信号が発生しているか否かを見ることにより、容
易に信号線のショートを検知することが可能となる。

第６図は第１図とは別の一実施例を示す図である。第６
図では第１図による回路の出力側に、論理和回路１１０
を接続し、１１０の出力をレジスタ１１１に入力してい
る。論理和回路１１０には他にレジスタ１１１の出力も
入力されている。レジスタ１１１は図示していないがＬ
ＳＩの内部論理回路に供給されているのと同じクロック
信号を与えて動作させるレジスタであり、リセット信号
１１２を与えて１クロツクを与えると論理値°゛０°“
にリセットすることができる。

いま、レジスタ１１１はリセットされて出力Ｙ３が論理
値“０”にされた状態で、リセット信号が解除されてい
る。中間レベル信号が検出されていないときには前述し
たように検出信号Ｙ１はハイレベルになっており、これ
を論理値“０゛とする。この状態でレジスタ１１１には
適時クロック信号が入っているが、ＹｌもＹ３も°“０
”で、論理和回路１１０の出力Ｙ２も“０”となるため
、レジスタ１１１にはいつも“′０°”が取り込まれて
いる。中間レベル信号が検出されてＹｌがロウとなりこ
れを論理値“１”とすると、Ｙ２は“１”となるため、
クロックが入ったときにレジスタにｌ”が取り込まれる
。−旦レジスタに１”が取り込まれると、中間レベル検
出信号Ｙ１が“０”へ戻ろうとも、レジスタからの帰還
信号Ｙ３が“１”′であるため、Ｙ２も“１″′となり
、クロックが入るたびにレジスタには°“１″がセット
され続ける。従って、第６図の回路によれば、中間レベ
ル検出信号が刹那的なものであっても、レジスタにその
記録をとどめることができる。

また、第７図は第６図の回路方式の別の一実施例を示す
図である。第７図では、ＬＳＩの入力端子ごとに設けら
れた第１図の回路の出力を、論理和回路１２０に各々入
力し、１２０の出力をレジスタ１２１に入力している。

論理和回路１２０には他にレジスタ１２１の出力も入力
されている。

レジスタ１２１のクロック信号やリセット信号１２２の
働きについては第６図で説明したのと全く同じである。

第７図によれば、ＬＳＩの何れかの入力端子で中間レベ
ル信号を検出すると、それを単一のレジスタに記録・保
持しておくため、レジスタを各端子ごとに持つ場合にく
らべてハードウェア量を減らすことができる。

［発明の効果］以上説明したように本発明は、二値論理信号系において
、ハイレベルとロウレベルの間に第一のリファレンス電
位と第二のリファレンス電位を設け、第一のリファレン
ス電位よりも低くかつ第二のリファレンス電位よりも高
いＣベル信号を検出する回路をＬＳＩの各々の入力端子
に設けることにより、ハンダ付は部分の目視チエツクが
できないような高密度な実装方式を採っている配線基板
であっても、実装不良により信号間ショートを起こして
いるＬＳＩを容易にしかも短時間に指摘することができ
るという効果がある。

また、本発明の別の態様の回路構成を採ることにより、
中間レベル検出信号が一旦検出されるとレジスタがそれ
を取り込み、リセット信号が与えられない限り保持し続
けるため、機能動作試験を実行していて検出された一瞬
の検出信号や、実装不良により信号間ショートが刹那的
に起こって出る検出信号であっても見逃すことなく検知
することができるという効果がある。

さらに入力信号がハイレベルからロウレベルへ変化する
とき、あるいはロウレベルからハイレベルへ変化すると
きに検出信号出力に切り替えノイズが発生することがあ
るが、ＬＳＩの内部論理回路とクロック同期したレジス
タを介することにより、そのノイズを除去することがで
きるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は第１
図の動作と信号電位の高低関係を示すタイムチャート図
、第３図は第１図の回路を使用するときの一例を示すブ
ロック図、第４図は信号線間のショートを本発明により
検出するときの原理を示す回路図、また第５図は第４図
の動作と信号電位の高低関係を示すタイムチャート図で
ある。さらに、第６図、第７図はそれぞれ、第１図とは別の一
実施例を示す図である。１・・・第一の検出回路、２・・・第二の検出回路、３
．５・・・エミッタフォロワ・トランジスタ、４．６，
１３，１４，２３，２４．６３，６４゜７４．７４・・
・抵抗、　　１１．１２，２１，２２゜６１．６２，７
１．７２・・・トランジスタ、１５゜２５．６５．７５
・・・定電流源、３１・・・第一のリファレンス電位、
３２・・・第二のリファレンス電位、３３・・・第一の
電源電位、３４・・・第二の電源電位、３５・・・検出
回路入力端子、３６・・・検出回路出力端子、５０・・
・ＬＳＩ、５１，８２．９２・・・内部論理回路、５２
，１１０，１２０・・・論理和回路、５３゜８１．９１
・・・検出回路、６０・・・第一の出力回路、７０・・
・第二の出力回路、８０・・・第一の入力回路、９０・
・・第二の入力回路、１００・・・ショート不良、１１
１．１１２・・・レジスタ、１１２．１２２・・・リセ
ット信号。代理人　弁理士　　山　　下　穣　平第２図第３図 η 第４図第７図ｊ・５３

Claims

【特許請求の範囲】１　ハイレベルとロウレベルの２つの論理値を入力して
動作させる論理集積回路において、ハイレベル電位とロ
ウレベル電位の中間電位とハイレベル電位との間に第一
のリファレンス電位を持ち集積回路の入力信号を入力し
て第一のリファレンス電位より低いことを検知する第一
の検出回路と、前記中間電位と前記ロウ電位との間に第
二のリファレンス電位を持ち前記集積回路の入力信号を
入力して第二のリファレンス電位より高いことを検知す
る第二の検出回路と、前記第一の検出回路と前記第二の
検出回路の出力の論理積をとる手段とからなる回路を、
半導体集積回路の各々の入力端子に持つことを特徴とす
る中間レベル信号の検出方式。２　特許請求の範囲第１項記載の検出方式において、ク
ロック信号により前記論理積信号を入力して保持するレ
ジスタと、前記レジスタの出力信号を該レジスタの入力
に帰還する手段とを有し、一旦検出された中間レベル信
号を保持し続けることを特徴とする中間レベル信号の検
出方式。