JP2745807B2 - 論理集積回路 - Google Patents
論理集積回路Info
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- JP2745807B2 JP2745807B2 JP2312882A JP31288290A JP2745807B2 JP 2745807 B2 JP2745807 B2 JP 2745807B2 JP 2312882 A JP2312882 A JP 2312882A JP 31288290 A JP31288290 A JP 31288290A JP 2745807 B2 JP2745807 B2 JP 2745807B2
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- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体大規模集積回路などの論理集積回路
に関し、特に信号線のショートを検出するショート検出
機能を有する論理集積回路に関するものである。
に関し、特に信号線のショートを検出するショート検出
機能を有する論理集積回路に関するものである。
［従来の技術］ コンピュータを高速化・小型化するために、大規模集
積回路（以下、LSIと略称する）を配線基板にいかに高
密度に実装するかが重要な問題になっている。そのた
め、LSIやLSIケースのリードピッチを狭くしたり、表面
実装するなど種々の実装方法が工夫されているが、とり
わけ、LSIの論理回路としてECL回路あるいはCML回路等
を採用して超高速を達成しようとするコンピュータにお
いては、超高密度実装が要求されることから、配線基板
と部品とのハンダ付け部分が外部から見えないような実
装方式、たとえばフリップチップのような実装方式が採
られるようになって来た。
積回路（以下、LSIと略称する）を配線基板にいかに高
密度に実装するかが重要な問題になっている。そのた
め、LSIやLSIケースのリードピッチを狭くしたり、表面
実装するなど種々の実装方法が工夫されているが、とり
わけ、LSIの論理回路としてECL回路あるいはCML回路等
を採用して超高速を達成しようとするコンピュータにお
いては、超高密度実装が要求されることから、配線基板
と部品とのハンダ付け部分が外部から見えないような実
装方式、たとえばフリップチップのような実装方式が採
られるようになって来た。
このような実装方式においては、万一ハンダ付け不良
のため部品の端子どうしがショートしても目視による検
査ができない。電源間でショートが発生した場合には、
通常、配線基板のコネクタの電源端子間で導通をチェッ
クすることにより比較的容易に検出できるが、信号端子
どうしがショートした場合には、機能動作試験を実施し
てその結果によりショートの有無を確認しなければなら
ない。すなわち、部品実装後の配線基板にバイアス電源
を与え、配線基板の入力端子にテストベクトル信号を加
えて、出力端子に現れた論理値と期待値との比較を行っ
て、不一致があるか無いかによりショート不良を検出す
ることが行われていた。
のため部品の端子どうしがショートしても目視による検
査ができない。電源間でショートが発生した場合には、
通常、配線基板のコネクタの電源端子間で導通をチェッ
クすることにより比較的容易に検出できるが、信号端子
どうしがショートした場合には、機能動作試験を実施し
てその結果によりショートの有無を確認しなければなら
ない。すなわち、部品実装後の配線基板にバイアス電源
を与え、配線基板の入力端子にテストベクトル信号を加
えて、出力端子に現れた論理値と期待値との比較を行っ
て、不一致があるか無いかによりショート不良を検出す
ることが行われていた。
［発明が解決しようとする課題］ 上述した従来の方法によれば、信号間ショート不良の
存在を検出することはすぐに出来るが、不良の発生場所
を突き止めるためには、観測された不良出力の情報をも
とに、論理回路を入力側へさかのぼって調べなければな
らないため困難が伴う。
存在を検出することはすぐに出来るが、不良の発生場所
を突き止めるためには、観測された不良出力の情報をも
とに、論理回路を入力側へさかのぼって調べなければな
らないため困難が伴う。
一般に不良信号は不良発生箇所を起点としてその負荷
側の論理に扇状に広がって行くため、配線基板上に搭載
された論理回路量が多ければ多いほど、多数の出力端子
で不良が観測されることになり、その多数の出力端子の
情報をもとにして論理的な解析を行わなければならない
ため、ショート不良箇所の特定が非常に困難であるとい
う欠点があった。
側の論理に扇状に広がって行くため、配線基板上に搭載
された論理回路量が多ければ多いほど、多数の出力端子
で不良が観測されることになり、その多数の出力端子の
情報をもとにして論理的な解析を行わなければならない
ため、ショート不良箇所の特定が非常に困難であるとい
う欠点があった。
本発明は、上記従来の欠点に鑑み、簡単かつ確実に信
号線のショート箇所を検出することが可能な論理集積回
路を提供することを目的とする。
号線のショート箇所を検出することが可能な論理集積回
路を提供することを目的とする。
［課題を解決するための手段］ 本発明は、ハイレベルとローレベルの２つの論理値で
動作する論理集積回路において、 各々の入力端子に、 ハイレベルとローレベルの中間レベルとハイレベルと
の間の第１のリファレンスレベルと、信号線の信号レベ
ルを比較する第１の比較回路と、 ハイレベルとローレベルの中間レベルとローレベルと
の間の第２のリファレンスレベルと、前記信号線の信号
レベルを比較する第２の比較回路と、 前記第１及び第２の比較手段の比較結果に基づいて前
記信号線の信号レベルが前記第１、第２のリファレンス
レベルの間にあるときに前記信号線がショートしたこと
を示すショート検出信号を出力する回路とから成るショ
ート検出回路を接続すると共に、 前記各々のショート検出回路の出力信号をオア回路を
通して前記ショート検出信号を保持するための保持回路
に入力したことを特徴としている。
動作する論理集積回路において、 各々の入力端子に、 ハイレベルとローレベルの中間レベルとハイレベルと
の間の第１のリファレンスレベルと、信号線の信号レベ
ルを比較する第１の比較回路と、 ハイレベルとローレベルの中間レベルとローレベルと
の間の第２のリファレンスレベルと、前記信号線の信号
レベルを比較する第２の比較回路と、 前記第１及び第２の比較手段の比較結果に基づいて前
記信号線の信号レベルが前記第１、第２のリファレンス
レベルの間にあるときに前記信号線がショートしたこと
を示すショート検出信号を出力する回路とから成るショ
ート検出回路を接続すると共に、 前記各々のショート検出回路の出力信号をオア回路を
通して前記ショート検出信号を保持するための保持回路
に入力したことを特徴としている。
［実施例］ 次に、本発明について図面を参照して説明する。第１
図は本発明の一実施例を示す回路図である。第１図にお
いて第一の検出回路１と第二の検出回路２は、エミッタ
ー カップルド ロジック（ECL）あるいはカレント
モード ロジック（CML）と呼ばれる公知の回路形式で
構成されたゲート回路である。この回路は、２つのトラ
ンジスタのエミッタどうしを結合した部分と、第二の電
源電位V2との間に常時一定の電流Ｉを流し続ける定電流
源回路を接続し、２つのトランジスタのうちベース電位
のより高い方のトランジスタのみがオン状態となってそ
のコレクタ側につながれた抵抗を介して第一の電源電位
V1から電流を流す。オン状態となったトランジスタのコ
レクタ電位は抵抗に流れる電流によって電圧降下が生じ
るためロウレベルとなり、他方のオフ状態となったトラ
ンジスタのコレクタ電位は抵抗に電流がほとんど流れな
いため第一の電源電位とほぼ同電位となり、ハイレベル
となる。
図は本発明の一実施例を示す回路図である。第１図にお
いて第一の検出回路１と第二の検出回路２は、エミッタ
ー カップルド ロジック（ECL）あるいはカレント
モード ロジック（CML）と呼ばれる公知の回路形式で
構成されたゲート回路である。この回路は、２つのトラ
ンジスタのエミッタどうしを結合した部分と、第二の電
源電位V2との間に常時一定の電流Ｉを流し続ける定電流
源回路を接続し、２つのトランジスタのうちベース電位
のより高い方のトランジスタのみがオン状態となってそ
のコレクタ側につながれた抵抗を介して第一の電源電位
V1から電流を流す。オン状態となったトランジスタのコ
レクタ電位は抵抗に流れる電流によって電圧降下が生じ
るためロウレベルとなり、他方のオフ状態となったトラ
ンジスタのコレクタ電位は抵抗に電流がほとんど流れな
いため第一の電源電位とほぼ同電位となり、ハイレベル
となる。
第一の検出回路１はエミッタ結合された２つのトラン
ジスタのうち一方のトランジスタ11のベースに集積回路
の入力信号INが接続されており、他方のトランジスタ12
のベースに第一のリファレンス電位VR1が接続されてい
る。第一のリファレンス電位VR1は、入力信号INのハイ
レベルとロウレベルの中間電位とハイレベル電位との間
の電位である。従って第一の検出回路１の出力X1は入力
信号INが第一のリファレンス電位VR1よりも高ければ、
ハイレベルとなり、第一のリファレンス電位VR1よりも
低ければ、ロウレベルとなる。
ジスタのうち一方のトランジスタ11のベースに集積回路
の入力信号INが接続されており、他方のトランジスタ12
のベースに第一のリファレンス電位VR1が接続されてい
る。第一のリファレンス電位VR1は、入力信号INのハイ
レベルとロウレベルの中間電位とハイレベル電位との間
の電位である。従って第一の検出回路１の出力X1は入力
信号INが第一のリファレンス電位VR1よりも高ければ、
ハイレベルとなり、第一のリファレンス電位VR1よりも
低ければ、ロウレベルとなる。
第二の検出回路２はエミッタ結合された２つのトラン
ジスタのうち一方のトランジスタ21のベースに第一の検
出回路１と同様に集積回路の入力信号INが接続されてお
り、他方のトランジスタ22のベースに第二のリファレン
ス電位VR2が接続されている。第二のリファレンス電位V
R2は、ハイレベルとロウレベルの中間電位とロウレベル
との間の電位である。従って第二の検出回路２の出力X2
は入力信号INが第二のリファレンス電位VR2よりも高け
れば、ロウレベルとなり、第二のリファレンス電位VR2
よりも低ければ、ハイレベルとなる。
ジスタのうち一方のトランジスタ21のベースに第一の検
出回路１と同様に集積回路の入力信号INが接続されてお
り、他方のトランジスタ22のベースに第二のリファレン
ス電位VR2が接続されている。第二のリファレンス電位V
R2は、ハイレベルとロウレベルの中間電位とロウレベル
との間の電位である。従って第二の検出回路２の出力X2
は入力信号INが第二のリファレンス電位VR2よりも高け
れば、ロウレベルとなり、第二のリファレンス電位VR2
よりも低ければ、ハイレベルとなる。
第一の検出回路１の出力X1と第二の検出回路２の出力
X2はエミッタフォロワ3,5を通ったのちにワイヤード・
ロジックに入力され、両者の論理積が得られる。
X2はエミッタフォロワ3,5を通ったのちにワイヤード・
ロジックに入力され、両者の論理積が得られる。
以上の入力信号IN、第一のリファレンス電位VR1、第
二のリファレンス電位VR2、第一の検出回路の出力X1、
第二の検出回路の出力X2、第一の検出回路出力と第二の
検出回路出力の論理積信号アウトの、各々の信号レベル
の関係を第２図に示す。
二のリファレンス電位VR2、第一の検出回路の出力X1、
第二の検出回路の出力X2、第一の検出回路出力と第二の
検出回路出力の論理積信号アウトの、各々の信号レベル
の関係を第２図に示す。
第２図にあるように論理積信号アウトは入力信号イン
が、第１のリファレンス電位VR1より低く、かつ第２の
リファレンス電位VR2より高い状態にある時にロウレベ
ルとなる。すなわち、この論理積信号アウトがロウレベ
ルであるか否かによって、入力信号が中間レベルである
かどうかを検出することが可能である。
が、第１のリファレンス電位VR1より低く、かつ第２の
リファレンス電位VR2より高い状態にある時にロウレベ
ルとなる。すなわち、この論理積信号アウトがロウレベ
ルであるか否かによって、入力信号が中間レベルである
かどうかを検出することが可能である。
第３図は第１図による回路を持つLSIの一例を示す機
能ブロック図である。第３図で、二値論理で動作するLS
I50に入力された信号I1〜Inは、LSI本来の内部論理51に
入力されると同時に、各々の入力端子に設けられた第１
図による回路53にも入力されており、53の論理積出力は
互いに論理和52を取ってLSIの出力端子Ｂに出力されて
いる。第３図の回路構成を採ることにより、何れかの入
力端子に中間レベル信号が入力されると論理和出力Ｂが
ロウレベルとなるのでこの出力端子をチェックすること
により、このLSI50にて入力信号レベル異常が発生して
いることを検知することができる。
能ブロック図である。第３図で、二値論理で動作するLS
I50に入力された信号I1〜Inは、LSI本来の内部論理51に
入力されると同時に、各々の入力端子に設けられた第１
図による回路53にも入力されており、53の論理積出力は
互いに論理和52を取ってLSIの出力端子Ｂに出力されて
いる。第３図の回路構成を採ることにより、何れかの入
力端子に中間レベル信号が入力されると論理和出力Ｂが
ロウレベルとなるのでこの出力端子をチェックすること
により、このLSI50にて入力信号レベル異常が発生して
いることを検知することができる。
第１図の回路を使って中間レベル信号の有無により、
信号線間ショートを検知することができる原理につい
て、第４図にて説明する。第４図においては、第一の出
力回路60から出た信号Z1が、第１図の回路を有する第一
の入力回路80に入力されている。また、第二の出力回路
70から出た信号Z2が、第１図の回路を有する第二の入力
回路90に接続されている。第一の出力回路60と第二の出
力回路80は、CML回路のトランジスタのコレクタ出力形
式となっている。第一の出力回路60、第一の入力回路8
0、第二の出力回路70、第二の入力回路90は、同一のLSI
チップの端子であっても良いし、また各々帰属するLSI
チップが異なっていても良い。
信号線間ショートを検知することができる原理につい
て、第４図にて説明する。第４図においては、第一の出
力回路60から出た信号Z1が、第１図の回路を有する第一
の入力回路80に入力されている。また、第二の出力回路
70から出た信号Z2が、第１図の回路を有する第二の入力
回路90に接続されている。第一の出力回路60と第二の出
力回路80は、CML回路のトランジスタのコレクタ出力形
式となっている。第一の出力回路60、第一の入力回路8
0、第二の出力回路70、第二の入力回路90は、同一のLSI
チップの端子であっても良いし、また各々帰属するLSI
チップが異なっていても良い。
第一の出力回路60と第二の出力回路70にはそれぞれ一
定電流Ｉを流す定電流源65,75が接続されている。第一
の出力回路60の出力論理値がハイの場合、抵抗には電流
が流れない。従って出送信号Z1の電位は第１の電源電位
V1とほぼ同じになり、これがハイレベルとなる。出力論
理値がロウの場合には、抵抗64に電流Ｉが流れるため、
64の抵抗値をＲとすると、第１の電源電V1に対して（Ｉ
×Ｒ）の電圧降下が生じ、V1−（Ｉ×Ｒ）がロウレベル
電位となる。第二の出力回路70においても動作は全く同
じである。
定電流Ｉを流す定電流源65,75が接続されている。第一
の出力回路60の出力論理値がハイの場合、抵抗には電流
が流れない。従って出送信号Z1の電位は第１の電源電位
V1とほぼ同じになり、これがハイレベルとなる。出力論
理値がロウの場合には、抵抗64に電流Ｉが流れるため、
64の抵抗値をＲとすると、第１の電源電V1に対して（Ｉ
×Ｒ）の電圧降下が生じ、V1−（Ｉ×Ｒ）がロウレベル
電位となる。第二の出力回路70においても動作は全く同
じである。
いま、信号線Z1と信号線Z2とがハンダ付け不良100に
よりショートした場合を考える。第一の出力回路60の主
力論理値Z1がハイで第二の出力回路70の出力論理値Z2も
ハイの場合には、どちらの回路の抵抗64,74にも電流が
流れないのでショートした信号線ZSはハイレベルとな
り、第一の入力回路80と第二の入力回路90のどちらにも
正しい論理が伝わる。
よりショートした場合を考える。第一の出力回路60の主
力論理値Z1がハイで第二の出力回路70の出力論理値Z2も
ハイの場合には、どちらの回路の抵抗64,74にも電流が
流れないのでショートした信号線ZSはハイレベルとな
り、第一の入力回路80と第二の入力回路90のどちらにも
正しい論理が伝わる。
また、第一の出力回路60の出力論理値がZ1がロウで第
二の出力回路70の出力論理値Z2もロウの場合には、双方
の抵抗64,74に各々電流Ｉが流れるため、ショートした
信号線は（Ｉ×Ｒ）の電圧降下が生じて、V1−（Ｉ×
Ｒ）によるロウレベルとなり、第一の入力回路80と第二
の入力回路90のどちらにも正しい論理が伝わる。
二の出力回路70の出力論理値Z2もロウの場合には、双方
の抵抗64,74に各々電流Ｉが流れるため、ショートした
信号線は（Ｉ×Ｒ）の電圧降下が生じて、V1−（Ｉ×
Ｒ）によるロウレベルとなり、第一の入力回路80と第二
の入力回路90のどちらにも正しい論理が伝わる。
しかし、第一の出力回路60の出力論理値Z1がロウで第
二の出力回路70の出力論理値Z2がハイの場合には、第一
の出力回路60の定電流Ｉが第一の出力回路の抵抗64と第
二の出力回路の抵抗74の両方を通って流れるため、ショ
ートした信号線は（Ｉ×Ｒ×1/2）の電圧降下が生じてV
1−（Ｉ×Ｒ×1/2）の電位となり、ハイレベルとロウレ
ベルの中間値となる。また、第一の出力回路60の出力論
理値Z1がハイで第二の出力回路70の出力論理値Z2がロウ
の場合にも、同じ理由によりハイレベルとロウレベルの
中間値となる。これらの関係を第５図に示す。
二の出力回路70の出力論理値Z2がハイの場合には、第一
の出力回路60の定電流Ｉが第一の出力回路の抵抗64と第
二の出力回路の抵抗74の両方を通って流れるため、ショ
ートした信号線は（Ｉ×Ｒ×1/2）の電圧降下が生じてV
1−（Ｉ×Ｒ×1/2）の電位となり、ハイレベルとロウレ
ベルの中間値となる。また、第一の出力回路60の出力論
理値Z1がハイで第二の出力回路70の出力論理値Z2がロウ
の場合にも、同じ理由によりハイレベルとロウレベルの
中間値となる。これらの関係を第５図に示す。
従って、第４図に示すようなCML回路では、二つの信
号線Z1,Z2がショートしたとき二つの出力回路の出す論
理値が異なる場合に、ショートした信号線Z1とZ2のレベ
ルが中間値になるという性質がある。このため、被検査
LSIの機能動作試験を実施して、本発明による回路の中
間レベル検出信号出力を調べて信号線に中間レベル信号
が発生しているか否かを見ることにより、容易に信号線
のショートを検知することが可能となる。
号線Z1,Z2がショートしたとき二つの出力回路の出す論
理値が異なる場合に、ショートした信号線Z1とZ2のレベ
ルが中間値になるという性質がある。このため、被検査
LSIの機能動作試験を実施して、本発明による回路の中
間レベル検出信号出力を調べて信号線に中間レベル信号
が発生しているか否かを見ることにより、容易に信号線
のショートを検知することが可能となる。
第６図は第１図の回路の出力側の構成を示す図であ
る。第６図は参考例として説明する。第６図では第１図
による回路の出力側に、論理和回路110を接続し、110の
出力をレジスタ111に入力している。論理和回路110には
他にレジスタ111の出力も入力されている。レジスタ111
は図示していないがLSIの内部論理回路に供給されてい
るのと同じクロック信号を与えて動作させるレジスタで
あり、リセット信号112を与えて１クロックを与えると
論理値“0"にリセットすることができる。
る。第６図は参考例として説明する。第６図では第１図
による回路の出力側に、論理和回路110を接続し、110の
出力をレジスタ111に入力している。論理和回路110には
他にレジスタ111の出力も入力されている。レジスタ111
は図示していないがLSIの内部論理回路に供給されてい
るのと同じクロック信号を与えて動作させるレジスタで
あり、リセット信号112を与えて１クロックを与えると
論理値“0"にリセットすることができる。
いま、レジスタ111はリセットされて出力Y3が論理値
“0"にされた状態で、リセット信号が解除されている。
中間レベル信号が検出されていないときには前述したよ
うに検出信号Y1はハイレベルになっており、これを論理
値“0"とする。この状態でレジスタ111には適時クロッ
ク信号が入っているが、Y1もY3も“0"で、論理和回路11
0の出力Y2も“0"となるため、レジスタ111にはいつも
“0"が取り込まれている。中間レベル信号が検出されて
Y1がロウとなりこれを論理値“1"とすると、Y2は“1"と
なるため、クロックが入ったときにレジスタに“1"が取
り込まれる。一旦レジスタに“1"が取り込まれると、中
間レベル検出信号Y1が“0"へ戻ろうとも、レジスタから
の帰還信号Y3が“1"であるため、Y2も“1"となり、クロ
ックが入るたびにレジスタには“1"がセットされ続け
る。従って、第６図の回路によれば、中間レベル検出信
号が刹那的なものであっても、レジスタにその記録をと
どめることができる。
“0"にされた状態で、リセット信号が解除されている。
中間レベル信号が検出されていないときには前述したよ
うに検出信号Y1はハイレベルになっており、これを論理
値“0"とする。この状態でレジスタ111には適時クロッ
ク信号が入っているが、Y1もY3も“0"で、論理和回路11
0の出力Y2も“0"となるため、レジスタ111にはいつも
“0"が取り込まれている。中間レベル信号が検出されて
Y1がロウとなりこれを論理値“1"とすると、Y2は“1"と
なるため、クロックが入ったときにレジスタに“1"が取
り込まれる。一旦レジスタに“1"が取り込まれると、中
間レベル検出信号Y1が“0"へ戻ろうとも、レジスタから
の帰還信号Y3が“1"であるため、Y2も“1"となり、クロ
ックが入るたびにレジスタには“1"がセットされ続け
る。従って、第６図の回路によれば、中間レベル検出信
号が刹那的なものであっても、レジスタにその記録をと
どめることができる。
第７図は第１図の回路の出力側の構成を示す図であ
る。第７図では、LSIの入力端子ごとに設けられた第１
図の回路の出力を、論理和回路120に各々入力し、120の
出力をレジスタ121に入力している。論理和回路120には
他にレジスタ121の出力も入力されている。レジスタ121
のクロック信号やリセット信号122の働きについては第
６図で説明したのと全く同じである。第７図によれば、
LSIの何れかの入力端子で中間レベル信号を検出する
と、それを単一のレジスタに記録・保持しておくため、
レジスタを各端子ごとに持つ場合にくらべてハードウェ
ア量を減らすことができる。
る。第７図では、LSIの入力端子ごとに設けられた第１
図の回路の出力を、論理和回路120に各々入力し、120の
出力をレジスタ121に入力している。論理和回路120には
他にレジスタ121の出力も入力されている。レジスタ121
のクロック信号やリセット信号122の働きについては第
６図で説明したのと全く同じである。第７図によれば、
LSIの何れかの入力端子で中間レベル信号を検出する
と、それを単一のレジスタに記録・保持しておくため、
レジスタを各端子ごとに持つ場合にくらべてハードウェ
ア量を減らすことができる。
［発明の効果］ 以上説明したように本発明によれば、各々の入力端子
にショート検出回路を接続し、各々の検出回路の出力を
オア回路を通してショート検出信号を保持するための保
持回路に入力しているので、ハンダ付け部分の目視チェ
ックができないような高密度実装の論理集積回路の配線
基板であっても、実装不良により信号線のショートを起
こしている箇所を簡単、確実、短時間に検出することが
でき、しかも各々のショート検出信号を１つの保持回路
で保持しているので、簡単な構成でありながら、実装不
良により瞬間的に信号線のショートが起こった場合で
も、それを見逃すことなく確実に検出できるという効果
がある。
にショート検出回路を接続し、各々の検出回路の出力を
オア回路を通してショート検出信号を保持するための保
持回路に入力しているので、ハンダ付け部分の目視チェ
ックができないような高密度実装の論理集積回路の配線
基板であっても、実装不良により信号線のショートを起
こしている箇所を簡単、確実、短時間に検出することが
でき、しかも各々のショート検出信号を１つの保持回路
で保持しているので、簡単な構成でありながら、実装不
良により瞬間的に信号線のショートが起こった場合で
も、それを見逃すことなく確実に検出できるという効果
がある。
さらに入力信号がハイレベルからロウレベルへ変化す
るとき、あるいはロウレベルからハイレベルへ変化する
ときに検出信号出力に切り替えノイズが発生することが
あるが、LSIの内部論理回路とクロック同期したレジス
タを介することにより、そのノイズを除去することがで
きるという効果がある。
るとき、あるいはロウレベルからハイレベルへ変化する
ときに検出信号出力に切り替えノイズが発生することが
あるが、LSIの内部論理回路とクロック同期したレジス
タを介することにより、そのノイズを除去することがで
きるという効果がある。
第１図は本発明の一実施例を示す回路図、第２図は第１
図の動作と信号電位の高低関係を示すタイムチャート
図、第３図は第１図の回路を使用するときの一例を示す
ブロック図、第４図は信号線間のショートを本発明によ
り検出するときの原理を示す回路図、また第５図は第４
図の動作と信号電位の高低関係を示すタイムチャート図
である。更に、第６図、第７図はそれぞれ第１図の出力
側の構成を示す図である。 １……第一の検出回路、２……第二の検出回路、3,5…
…エミッタフォロワ・トランジスタ、4,6,13,14,23,24,
63,64,74,74……抵抗、11,12,21,22,61,62,71,72……ト
ランジスタ、15,25,65,75……定電流源、31……第一の
リファレンス電位、32……第二のリファレンス電位、33
……第一の電源電位、34……第二の電源電位、35……検
出回路入力端子、36……検出回路出力端子、50……LS
I、51,82,92……内部論理回路、52,110,120……論理和
回路、53,81,91……検出回路、60……第一の出力回路、
70……第二の出力回路、80……第一の入力回路、90……
第二の入力回路、100……ショート不良、111,112……レ
ジスタ、112,122……リセット信号。
図の動作と信号電位の高低関係を示すタイムチャート
図、第３図は第１図の回路を使用するときの一例を示す
ブロック図、第４図は信号線間のショートを本発明によ
り検出するときの原理を示す回路図、また第５図は第４
図の動作と信号電位の高低関係を示すタイムチャート図
である。更に、第６図、第７図はそれぞれ第１図の出力
側の構成を示す図である。 １……第一の検出回路、２……第二の検出回路、3,5…
…エミッタフォロワ・トランジスタ、4,6,13,14,23,24,
63,64,74,74……抵抗、11,12,21,22,61,62,71,72……ト
ランジスタ、15,25,65,75……定電流源、31……第一の
リファレンス電位、32……第二のリファレンス電位、33
……第一の電源電位、34……第二の電源電位、35……検
出回路入力端子、36……検出回路出力端子、50……LS
I、51,82,92……内部論理回路、52,110,120……論理和
回路、53,81,91……検出回路、60……第一の出力回路、
70……第二の出力回路、80……第一の入力回路、90……
第二の入力回路、100……ショート不良、111,112……レ
ジスタ、112,122……リセット信号。
Claims (1)
- 【請求項１】ハイレベルとローレベルの２つの論理値で
動作する論理集積回路において、 各々の入力端子に、 ハイレベルとローレベルの中間レベルとハイレベルとの
間の第１のリファレンスレベルと、信号線の信号レベル
を比較する第１の比較回路と、 ハイレベルとローレベルの中間レベルとローレベルとの
間の第２のリファレンスレベルと、前記信号線の信号レ
ベルを比較する第２の比較回路と、 前記第１及び第２の比較手段の比較結果に基づいて前記
信号線の信号レベルが前記第１及び第２のリファレンス
レベルの間にあるときに前記信号線がショートしたこと
を示すショート検出信号を出力する回路とから成るショ
ート検出回路を接続すると共に、 前記各々のショート検出回路の出力信号をオア回路を通
して前記ショート検出信号を保持するための保持回路に
入力したことを特徴とする論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2312882A JP2745807B2 (ja) | 1990-11-20 | 1990-11-20 | 論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2312882A JP2745807B2 (ja) | 1990-11-20 | 1990-11-20 | 論理集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04184271A JPH04184271A (ja) | 1992-07-01 |
| JP2745807B2 true JP2745807B2 (ja) | 1998-04-28 |
Family
ID=18034578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2312882A Expired - Fee Related JP2745807B2 (ja) | 1990-11-20 | 1990-11-20 | 論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2745807B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4766769B2 (ja) * | 2001-04-18 | 2011-09-07 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| JP2003229490A (ja) * | 2002-02-05 | 2003-08-15 | Matsushita Electric Ind Co Ltd | 半導体装置とその電源断検査方法 |
| JP4808053B2 (ja) * | 2006-03-16 | 2011-11-02 | 富士通セミコンダクター株式会社 | インターフェース回路およびその制御方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2078979B (en) * | 1980-06-23 | 1984-08-15 | Solartron Electronic Group | Methods and apparatus for assessing the quality of logic signals |
| JPS5793872U (ja) * | 1980-11-28 | 1982-06-09 | ||
| JPH0238879A (ja) * | 1988-07-28 | 1990-02-08 | Nec Corp | 論理回路 |
| JPH0720617Y2 (ja) * | 1989-02-23 | 1995-05-15 | 旭光学工業株式会社 | 論理状態判別装置 |
-
1990
- 1990-11-20 JP JP2312882A patent/JP2745807B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04184271A (ja) | 1992-07-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |