JP3057787B2 - Ｌｓｉのテスト回路 - Google Patents
Ｌｓｉのテスト回路Info
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- JP3057787B2 JP3057787B2 JP3074484A JP7448491A JP3057787B2 JP 3057787 B2 JP3057787 B2 JP 3057787B2 JP 3074484 A JP3074484 A JP 3074484A JP 7448491 A JP7448491 A JP 7448491A JP 3057787 B2 JP3057787 B2 JP 3057787B2
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- transistor
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- latch circuit
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Description
【０００１】
【産業上の利用分野】本発明は電界効果型トランジスタ
をもつＬＳＩにおけるテスト回路に関し、特に、順序回
路における状態記憶手段であるラッチ回路の故障を検出
する能力を高めたＬＳＩのテスト回路に関する。
をもつＬＳＩにおけるテスト回路に関し、特に、順序回
路における状態記憶手段であるラッチ回路の故障を検出
する能力を高めたＬＳＩのテスト回路に関する。
【０００２】
【従来の技術】電界効果型トランジスタにより構成され
たＬＳＩにおいては、数千から数万個のトランジスタが
集積されており、規模が大きなことから個々のトランジ
スタの故障を検出して、不良品を除去できる技術が必要
になっている。
たＬＳＩにおいては、数千から数万個のトランジスタが
集積されており、規模が大きなことから個々のトランジ
スタの故障を検出して、不良品を除去できる技術が必要
になっている。
【０００３】一般に、ＬＳＩでは順序回路のものが大多
数であるが、この順序回路は論理の組合わせである組合
わせ回路と、動作状態値を記憶する手段とにより構成さ
れている。この場合に、組合わせ回路においては、その
入力信号の全ての組合わせを試験すれば検査できるが、
動作状態値の記憶手段においては記憶保持の動作である
ため、容易に検査することはできない。
数であるが、この順序回路は論理の組合わせである組合
わせ回路と、動作状態値を記憶する手段とにより構成さ
れている。この場合に、組合わせ回路においては、その
入力信号の全ての組合わせを試験すれば検査できるが、
動作状態値の記憶手段においては記憶保持の動作である
ため、容易に検査することはできない。
【０００４】以下、代表的な記憶手段として、ラッチ回
路の構成を図３に示して説明する。図３のラッチ回路
は、２個のトランジスタ１及び２と、３個のインバータ
３乃至５とで構成されており、ラッチクロック信号Ｃ
Ｋ，ＣＫB（通常、論理否定値は記号の上にバーを付け
て記すが、便宜上、本明細書では添字Bで論理否定値を
表わす）が夫々トランジスタ１，２のゲートに入力し、
データ入力Ｄはトランジスタ１に入力し、インバータ４
からデータ出力Ｑが出力される。
路の構成を図３に示して説明する。図３のラッチ回路
は、２個のトランジスタ１及び２と、３個のインバータ
３乃至５とで構成されており、ラッチクロック信号Ｃ
Ｋ，ＣＫB（通常、論理否定値は記号の上にバーを付け
て記すが、便宜上、本明細書では添字Bで論理否定値を
表わす）が夫々トランジスタ１，２のゲートに入力し、
データ入力Ｄはトランジスタ１に入力し、インバータ４
からデータ出力Ｑが出力される。
【０００５】図３の回路動作は下記表１の真理値表に示
すとおりであり、クロック信号ＣＫが“１”のときにデ
ータ入力Ｄの値を読み込んで記憶し、クロック信号ＣＫ
が“０”の間は記憶値を保持している。
すとおりであり、クロック信号ＣＫが“１”のときにデ
ータ入力Ｄの値を読み込んで記憶し、クロック信号ＣＫ
が“０”の間は記憶値を保持している。
【０００６】
【表１】
【０００７】ここで、このラッチ回路の検査では、一例
として下記表２に示すテストパターンが用いられる。
として下記表２に示すテストパターンが用いられる。
【０００８】表２のパターン５においては、記憶値が
“０”のときにおけるデータ“１”の読み込みを検査し
ており、トランジスタ１が導通し、インバータ３及び４
が反転することを観測している。表２のパターン８では
記憶値が“１”のときにおけるデータ“０”の読み込み
を検査しており、トランジスタ１の導通とインバータ３
及び４の反転を観測している。表２のパターン３，４及
びパターン６，７においては、夫々記憶値“０”及び
“１”の保持動作を検査しており、トランジスタ１が遮
断し、トランジスタ２が導通して、インバータ３及び５
により正帰還のパスが構成されて、記憶すべき値を保持
していることを観測している。
“０”のときにおけるデータ“１”の読み込みを検査し
ており、トランジスタ１が導通し、インバータ３及び４
が反転することを観測している。表２のパターン８では
記憶値が“１”のときにおけるデータ“０”の読み込み
を検査しており、トランジスタ１の導通とインバータ３
及び４の反転を観測している。表２のパターン３，４及
びパターン６，７においては、夫々記憶値“０”及び
“１”の保持動作を検査しており、トランジスタ１が遮
断し、トランジスタ２が導通して、インバータ３及び５
により正帰還のパスが構成されて、記憶すべき値を保持
していることを観測している。
【０００９】
【表２】
【００１０】
【発明が解決しようとする課題】しかしながら、前述の
テストパターンでは、表１の真理値表に示す動作を確認
できるものの、トランジスタが故障したことを仮定した
場合には、故障の全てを検出するということができない
場合がある。
テストパターンでは、表１の真理値表に示す動作を確認
できるものの、トランジスタが故障したことを仮定した
場合には、故障の全てを検出するということができない
場合がある。
【００１１】電界効果型トランジスタで構成されるＬＳ
Ｉの場合、信号の電位に応じて各部の回路が動作してお
り、トランジスタの入出力容量又は配線容量に蓄えられ
た電荷だけで動作することもある。図３の回路の場合、
表２に示すパターン５とパターン８とで記憶値が反転す
ることが観測されており、トランジスタ１の導通とイン
バータ３及び４の正常動作とを判別でき、変化が無けれ
ば何れかが故障であると判断できる。ところが、表２の
パターン３，４及びパターン６，７で記憶値の保持動作
を観測しているが、トランジスタ２とインバータ３，５
による正帰還パスが正常動作しているか否かは判別でき
ない。
Ｉの場合、信号の電位に応じて各部の回路が動作してお
り、トランジスタの入出力容量又は配線容量に蓄えられ
た電荷だけで動作することもある。図３の回路の場合、
表２に示すパターン５とパターン８とで記憶値が反転す
ることが観測されており、トランジスタ１の導通とイン
バータ３及び４の正常動作とを判別でき、変化が無けれ
ば何れかが故障であると判断できる。ところが、表２の
パターン３，４及びパターン６，７で記憶値の保持動作
を観測しているが、トランジスタ２とインバータ３，５
による正帰還パスが正常動作しているか否かは判別でき
ない。
【００１２】つまり、インバータ５の出力信号は正帰還
をかけるため、インバータ３の入力信号と同じ位相であ
るので、同じ論理値となり、本来導通状態にあるべきト
ランジスタ２が故障して遮断状態にあっても、トランジ
スタ１とトランジスタ２との接続点及びインバータ３の
入力部分の容量に蓄えられた電荷で動作しているなら
ば、データ出力Ｑの値は異常な値にならない。従って、
従来、この種の故障をテストパターンにより検出すると
は不可能であった。
をかけるため、インバータ３の入力信号と同じ位相であ
るので、同じ論理値となり、本来導通状態にあるべきト
ランジスタ２が故障して遮断状態にあっても、トランジ
スタ１とトランジスタ２との接続点及びインバータ３の
入力部分の容量に蓄えられた電荷で動作しているなら
ば、データ出力Ｑの値は異常な値にならない。従って、
従来、この種の故障をテストパターンにより検出すると
は不可能であった。
【００１３】そこで、従来、この問題に対しては、直流
的な正帰還がなされず、容量に蓄えられた電荷による動
作であることに着目して、テスト条件を工夫することに
より、故障を検出していた。つまり、容量に蓄えられた
電荷は放電するものであるという点に着目し、放電しや
すいようにＬＳＩを高温にして検査したり、十分に放電
するように時間をかけて検査する等、テスト条件を工夫
している。
的な正帰還がなされず、容量に蓄えられた電荷による動
作であることに着目して、テスト条件を工夫することに
より、故障を検出していた。つまり、容量に蓄えられた
電荷は放電するものであるという点に着目し、放電しや
すいようにＬＳＩを高温にして検査したり、十分に放電
するように時間をかけて検査する等、テスト条件を工夫
している。
【００１４】しかし、高温にすることは熱を発生させる
特殊な装置を必要とする。また、検査時間を長くするこ
とは高価なＬＳＩテスタを使用する時間を増加させ、Ｌ
ＳＩの検査にかかる費用を増加させてしまう。従って、
この種の故障であっても、室温で短時間に検査できるテ
スト手段の開発が望まれていた。
特殊な装置を必要とする。また、検査時間を長くするこ
とは高価なＬＳＩテスタを使用する時間を増加させ、Ｌ
ＳＩの検査にかかる費用を増加させてしまう。従って、
この種の故障であっても、室温で短時間に検査できるテ
スト手段の開発が望まれていた。
【００１５】本発明はかかる問題点に鑑みてなされたも
のであって、トランジスタの遮断故障をラッチ回路出力
に反映させることにより、容易に且つ低コストで検査を
行うことを可能とするＬＳＩのテスト回路を提供するこ
とを目的とする。
のであって、トランジスタの遮断故障をラッチ回路出力
に反映させることにより、容易に且つ低コストで検査を
行うことを可能とするＬＳＩのテスト回路を提供するこ
とを目的とする。
【００１６】
【課題を解決するための手段】本発明に係るＬＳＩのテ
スト回路は、回路の動作状態値を記憶するラッチ回路に
おいて、このラッチ回路のデータ入力と記憶値保持のた
めの帰還とを切換えるトランジスタ・スイッチ手段に対
し、記憶値保持のための帰還動作をしている時、記憶す
る論理値の反転値を帰還させる手段により前記トランジ
スタ・スイッチ手段の出力値を変化させて、その値が伝
播したラッチ回路の出力を観測し、その値が変化したこ
とにより、記憶値保持のための帰還が正しく動作してい
ることを試験することを特徴とする。
スト回路は、回路の動作状態値を記憶するラッチ回路に
おいて、このラッチ回路のデータ入力と記憶値保持のた
めの帰還とを切換えるトランジスタ・スイッチ手段に対
し、記憶値保持のための帰還動作をしている時、記憶す
る論理値の反転値を帰還させる手段により前記トランジ
スタ・スイッチ手段の出力値を変化させて、その値が伝
播したラッチ回路の出力を観測し、その値が変化したこ
とにより、記憶値保持のための帰還が正しく動作してい
ることを試験することを特徴とする。
【００１７】
【作用】本発明においては、保持動作の試験時に、ラッ
チ回路にて記憶する論理値の反転値をトランジスタ・ス
イッチ手段に帰還させるので、その遮断故障をラッチ回
路の出力をみて、それが正常動作されないことにより検
出することができる。
チ回路にて記憶する論理値の反転値をトランジスタ・ス
イッチ手段に帰還させるので、その遮断故障をラッチ回
路の出力をみて、それが正常動作されないことにより検
出することができる。
【００１８】
【実施例】以下、本発明の実施例について添付の図面を
参照して具体的に説明する。
参照して具体的に説明する。
【００１９】図１は本発明の実施例に係るラッチ回路を
示す回路図である。本実施例は、トランジスタ１及び２
と、インバータ３及び４と、ＯＲゲート６と、ＮＡＮＤ
ゲート７とで構成されており、図３に示す従来のラッチ
回路のインバータ５をＯＲゲート６とＮＡＮＤゲート７
に置き換えた構造を有する。このため、図１において、
図３と同様なものに同一符号を付してある。また、入出
力信号としては、従来のデータ入力Ｄと、クロックＣ
Ｋ，ＣＫB と、データ出力Ｑとに加え、第１のテスト信
号ＴＥＳＴ０と第２のテスト信号ＴＥＳＴ１とがある。
示す回路図である。本実施例は、トランジスタ１及び２
と、インバータ３及び４と、ＯＲゲート６と、ＮＡＮＤ
ゲート７とで構成されており、図３に示す従来のラッチ
回路のインバータ５をＯＲゲート６とＮＡＮＤゲート７
に置き換えた構造を有する。このため、図１において、
図３と同様なものに同一符号を付してある。また、入出
力信号としては、従来のデータ入力Ｄと、クロックＣ
Ｋ，ＣＫB と、データ出力Ｑとに加え、第１のテスト信
号ＴＥＳＴ０と第２のテスト信号ＴＥＳＴ１とがある。
【００２０】次に、図１に示すラッチ回路の動作につい
て下記表３の真理値表を参照して説明する。通常動作で
は、第１のテスト信号ＴＥＳＴ０を“０”に、第２のテ
スト信号ＴＥＳＴ１を“１”にして動作させており、Ｏ
Ｒゲート６はインバータ３の出力信号をそのまま伝え、
ＮＡＮＤゲート７はその反転信号を出力し、総合的には
インバータと同じ信号は伝達され、従来のラッチ回路と
同様な動作となる。
て下記表３の真理値表を参照して説明する。通常動作で
は、第１のテスト信号ＴＥＳＴ０を“０”に、第２のテ
スト信号ＴＥＳＴ１を“１”にして動作させており、Ｏ
Ｒゲート６はインバータ３の出力信号をそのまま伝え、
ＮＡＮＤゲート７はその反転信号を出力し、総合的には
インバータと同じ信号は伝達され、従来のラッチ回路と
同様な動作となる。
【００２１】
【表３】
【００２２】ここで、第１のテスト信号ＴＥＳＴ０を
“１”に、第２のテスト信号ＴＥＳＴ１を“１”にして
動作させると、ＯＲゲート６の出力はインバータ３の出
力信号に関係なく“１”となり、ＮＡＮＤゲート７の出
力は“０”となる。このとき、クロック信号ＣＫが
“０”であるならば、トランジスタ２が導通状態である
ため、その信号がデータ出力Ｑに現れる。
“１”に、第２のテスト信号ＴＥＳＴ１を“１”にして
動作させると、ＯＲゲート６の出力はインバータ３の出
力信号に関係なく“１”となり、ＮＡＮＤゲート７の出
力は“０”となる。このとき、クロック信号ＣＫが
“０”であるならば、トランジスタ２が導通状態である
ため、その信号がデータ出力Ｑに現れる。
【００２３】また、第１のテスト信号ＴＥＳＴ０を
“０”に、第２のテスト信号ＴＥＳＴ１を“０”にして
動作させると、ＯＲゲート６の出力信号に関係なくＮＡ
ＮＤゲート７の出力は“１”となる。このとき、クロッ
ク信号ＣＫが“０”であるならば、トランジスタ２が導
通状態であるため、その信号がデータ出力Ｑに現れる。
“０”に、第２のテスト信号ＴＥＳＴ１を“０”にして
動作させると、ＯＲゲート６の出力信号に関係なくＮＡ
ＮＤゲート７の出力は“１”となる。このとき、クロッ
ク信号ＣＫが“０”であるならば、トランジスタ２が導
通状態であるため、その信号がデータ出力Ｑに現れる。
【００２４】従って、前述の２種類のテスト信号を印加
してデータ出力を監視すれば、データ出力Ｑに前述の信
号が伝達されないことにより、トランジスタ２の遮断故
障を検出できる。その条件が追加されたテストパターン
の一例を下記表４に示す。
してデータ出力を監視すれば、データ出力Ｑに前述の信
号が伝達されないことにより、トランジスタ２の遮断故
障を検出できる。その条件が追加されたテストパターン
の一例を下記表４に示す。
【００２５】表４のパターン９では第２のテスト信号Ｔ
ＥＳＴ１を“０”にして記憶値が“０”であるところ
に、ＮＡＮＤゲート７から“１”を帰還させ、更に表４
のパターン１１では第１のテスト信号ＴＥＳＴ１を
“１”にして記憶値が“１”であるところに、ＯＲゲー
ト６が“１”を発生してＮＡＮＤゲート７経由で“０”
を帰還させ、記憶値を反転させている。つまり、ラッチ
回路の記憶値を考慮して、適宜第１及び第２のテスト信
号ＴＥＳＴ０及びＴＥＳＴ１を印加して出力を監視すれ
ば、トランジスタ２の遮断故障を検出できることにな
る。
ＥＳＴ１を“０”にして記憶値が“０”であるところ
に、ＮＡＮＤゲート７から“１”を帰還させ、更に表４
のパターン１１では第１のテスト信号ＴＥＳＴ１を
“１”にして記憶値が“１”であるところに、ＯＲゲー
ト６が“１”を発生してＮＡＮＤゲート７経由で“０”
を帰還させ、記憶値を反転させている。つまり、ラッチ
回路の記憶値を考慮して、適宜第１及び第２のテスト信
号ＴＥＳＴ０及びＴＥＳＴ１を印加して出力を監視すれ
ば、トランジスタ２の遮断故障を検出できることにな
る。
【００２６】
【表４】 本発明の主旨は、ラッチ回路内部の正帰還パスに反転値
を発生することにより帰還パス中のトランジスタの遮断
故障を検出することにあり、図１に示す第１の実施例の
ものより少ない本数のテスト信号でこれを実現すること
も可能である。以下、その実施例について、図２を参照
して具体的に説明する。
を発生することにより帰還パス中のトランジスタの遮断
故障を検出することにあり、図１に示す第１の実施例の
ものより少ない本数のテスト信号でこれを実現すること
も可能である。以下、その実施例について、図２を参照
して具体的に説明する。
【００２７】図２のラッチ回路は、３個のトランジスタ
１、２及びトランジスタ８と、２個のインバータ３，４
と、ＸＮＯＲゲート９とで構成されており、従来のラッ
チ回路のインバータ３とインバータ４との間にトランジ
スタ８が挿入され、ＸＮＯＲゲート９により記憶値の帰
還パスが構成された構造を有する。そして、入出力信号
として、従来のデータ入力Ｄと、クロックＣＫ，ＣＫB
と、データ出力Ｑとに加えて、第３のテスト信号ＴＥＳ
Ｔ２がある。
１、２及びトランジスタ８と、２個のインバータ３，４
と、ＸＮＯＲゲート９とで構成されており、従来のラッ
チ回路のインバータ３とインバータ４との間にトランジ
スタ８が挿入され、ＸＮＯＲゲート９により記憶値の帰
還パスが構成された構造を有する。そして、入出力信号
として、従来のデータ入力Ｄと、クロックＣＫ，ＣＫB
と、データ出力Ｑとに加えて、第３のテスト信号ＴＥＳ
Ｔ２がある。
【００２８】ここで、ＸＮＯＲ回路９は、入力信号の値
が一致していれば出力信号は“１”となり、入力信号は
“０”となるもので、第３のテスト信号ＴＥＳＴ２が
“１”であるなら入力信号であるインバータ４の出力を
そのまま伝え、第３のテスト信号ＴＥＳＴ２が“０”で
あるならば、入力信号を反転した値を発生する。従っ
て、第３のテスト信号ＴＥＳＴ２は、ラッチ回路内部の
帰還パスの状態を制御することになり、その値が“０”
であるときに記憶値の反転値を帰還させる意味を持つ。
なお、トランジスタ８は第３のテスト信号ＴＥＳＴ２の
指示による負帰還で発振が起こることを防止するための
もので、第３のテスト信号ＴＥＳＴ２が“０”のとき、
インバータ３からインバータ４への信号伝達を遮断す
る。
が一致していれば出力信号は“１”となり、入力信号は
“０”となるもので、第３のテスト信号ＴＥＳＴ２が
“１”であるなら入力信号であるインバータ４の出力を
そのまま伝え、第３のテスト信号ＴＥＳＴ２が“０”で
あるならば、入力信号を反転した値を発生する。従っ
て、第３のテスト信号ＴＥＳＴ２は、ラッチ回路内部の
帰還パスの状態を制御することになり、その値が“０”
であるときに記憶値の反転値を帰還させる意味を持つ。
なお、トランジスタ８は第３のテスト信号ＴＥＳＴ２の
指示による負帰還で発振が起こることを防止するための
もので、第３のテスト信号ＴＥＳＴ２が“０”のとき、
インバータ３からインバータ４への信号伝達を遮断す
る。
【００２９】次に上述の如く構成された回路の動作につ
いて、下記表５の真理値表を参照して説明する。通常動
作では、第３のテスト信号ＴＥＳＴ２を“１”にして動
作させており、ＸＮＯＲゲート９はインバータ４の出力
信号をそのまま伝えて、正帰還のパスが構成され、従来
のラッチ回路と同様な動作となる。
いて、下記表５の真理値表を参照して説明する。通常動
作では、第３のテスト信号ＴＥＳＴ２を“１”にして動
作させており、ＸＮＯＲゲート９はインバータ４の出力
信号をそのまま伝えて、正帰還のパスが構成され、従来
のラッチ回路と同様な動作となる。
【００３０】
【表５】 但し、↑は信号が“０”から“１”に変化したことを
示す。ここで、第３のテスト信号ＴＥＳＴ２を“０”に
すると、ＸＮＯＲゲート９により記憶値の反転信号が発
生して帰還パスに伝達されるが、トランジスタ８が遮断
しているため、データ出力Ｑは変化しない。続いて、第
３のテスト信号ＴＥＳＴ２が“１”になると、即ち信号
として立ち上がると、トランジスタ８が導通してデータ
出力Ｑが変化し反転する。
示す。ここで、第３のテスト信号ＴＥＳＴ２を“０”に
すると、ＸＮＯＲゲート９により記憶値の反転信号が発
生して帰還パスに伝達されるが、トランジスタ８が遮断
しているため、データ出力Ｑは変化しない。続いて、第
３のテスト信号ＴＥＳＴ２が“１”になると、即ち信号
として立ち上がると、トランジスタ８が導通してデータ
出力Ｑが変化し反転する。
【００３１】従って、クロック信号ＣＫが“０”である
ときに、第３のテスト信号ＴＥＳＴ２を“０”とするこ
とによって、ラッチ信号回路の記憶値の反転値をトラン
ジスタ２に帰還させることができ、トランジスタ２の遮
断故障の検出に利用できる。
ときに、第３のテスト信号ＴＥＳＴ２を“０”とするこ
とによって、ラッチ信号回路の記憶値の反転値をトラン
ジスタ２に帰還させることができ、トランジスタ２の遮
断故障の検出に利用できる。
【００３２】この図２のラッチ回路におけるテストパタ
ーンを下記表６に示す。上述の説明から明らかなよう
に、表６のパターン１０からパターン１２にてトランジ
スタ２の遮断故障を検出すること可能である。
ーンを下記表６に示す。上述の説明から明らかなよう
に、表６のパターン１０からパターン１２にてトランジ
スタ２の遮断故障を検出すること可能である。
【００３３】
【表６】
【００３４】
【発明の効果】以上説明したように、本発明によれば、
ラッチ回路の帰還トランジスタの遮断故障を論理回路の
動作が正常になされなかったことにより検出できる。こ
のため、従来のように回路の容量に蓄積された電荷を放
電させるような条件下でＬＳＩを検査するという必要が
ない。
ラッチ回路の帰還トランジスタの遮断故障を論理回路の
動作が正常になされなかったことにより検出できる。こ
のため、従来のように回路の容量に蓄積された電荷を放
電させるような条件下でＬＳＩを検査するという必要が
ない。
【００３５】つまり、本発明のＬＳＩのテスト回路で
は、室温にて検査が可能であると共に、従来のように検
査の時間を長くとる必要がない。検査時間を例に説明す
ると、容量に蓄えられた電荷が放電するには１秒程度の
時間が必要であり、従来の回路では表２のテストパター
ンで８秒の時間が必要であるのに対し、本発明の回路で
は実際の動作と同じ速度で検査できるため、表４及び表
６のテストパターンであっても１２マイクロ秒の時間で
済み、６桁（１００万分の１）の時間差がある。そし
て、上述の実施例では、１個のラッチ回路で説明した
が、実際のＬＳＩでは数百から数千個のラッチ回路が含
まれているため、テストパターンの量は膨大である。こ
のため、本発明による検査時間の短縮の効果は極めて有
益である。従って、本発明は、低コストの検査で、より
多くの故障を検出して除去することができ、不良が少な
い高品質のＬＳＩを供給することができるという優れた
効果を奏する。
は、室温にて検査が可能であると共に、従来のように検
査の時間を長くとる必要がない。検査時間を例に説明す
ると、容量に蓄えられた電荷が放電するには１秒程度の
時間が必要であり、従来の回路では表２のテストパター
ンで８秒の時間が必要であるのに対し、本発明の回路で
は実際の動作と同じ速度で検査できるため、表４及び表
６のテストパターンであっても１２マイクロ秒の時間で
済み、６桁（１００万分の１）の時間差がある。そし
て、上述の実施例では、１個のラッチ回路で説明した
が、実際のＬＳＩでは数百から数千個のラッチ回路が含
まれているため、テストパターンの量は膨大である。こ
のため、本発明による検査時間の短縮の効果は極めて有
益である。従って、本発明は、低コストの検査で、より
多くの故障を検出して除去することができ、不良が少な
い高品質のＬＳＩを供給することができるという優れた
効果を奏する。
【図１】本発明の第１の実施例に係るラッチ回路を示す
回路図である。
回路図である。
【図２】本発明の第２実施例に係るラッチ回路を示す回
路図である。
路図である。
【図３】従来のラッチ回路を示す回路図である。
１，２，８；トランジスタ ３，４，５；インバータ ６；ＯＲゲート ７；ＮＡＮＤゲート ９；ＸＮＯＲゲート
Claims (1)
- 【請求項１】 回路の動作状態値を記憶するラッチ回路
において、このラッチ回路のデータ入力と記憶値保持の
ための帰還とを切換えるトランジスタ・スイッチ手段に
対し、記憶値保持のための帰還動作をしている時、記憶
する論理値の反転値を帰還させる手段により前記トラン
ジスタ・スイッチ手段の出力値を変化させて、その値が
伝播したラッチ回路の出力を観測し、その値が変化した
ことにより、記憶値保持のための帰還が正しく動作して
いることを試験することを特徴とするＬＳＩのテスト回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3074484A JP3057787B2 (ja) | 1991-03-13 | 1991-03-13 | Ｌｓｉのテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3074484A JP3057787B2 (ja) | 1991-03-13 | 1991-03-13 | Ｌｓｉのテスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04285877A JPH04285877A (ja) | 1992-10-09 |
| JP3057787B2 true JP3057787B2 (ja) | 2000-07-04 |
Family
ID=13548603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3074484A Expired - Lifetime JP3057787B2 (ja) | 1991-03-13 | 1991-03-13 | Ｌｓｉのテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3057787B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101631454B1 (ko) * | 2008-10-31 | 2016-06-17 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 논리회로 |
-
1991
- 1991-03-13 JP JP3074484A patent/JP3057787B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04285877A (ja) | 1992-10-09 |
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| EXPY | Cancellation because of completion of term |