JP2020166376A - 半導体装置及びそのテスト方法 - Google Patents

Abstract

【目的】高速に且つ信頼性の高いテストを実施することが可能な半導体装置及びそのテスト方法を提供することを目的とする。【構成】第１のテスト信号を受ける第１の入力端子と、誤りビットを含むビット配列を有するエラーデータが特定の領域に記憶されているメモリと、供給されたデータに誤り訂正処理を施して訂正データを生成する誤り訂正回路と、第１の入力端子が第１のテスト信号を受けた場合に、メモリの特定の領域からエラーデータを読み出して誤り訂正回路に供給するコントローラと、を備える。【選択図】図１

Description

本発明は、半導体装置、特に誤り訂正回路を含む半導体装置、及び当該半導体装置の製品出荷前のテスト方法に関する。

半導体装置として、フラッシュメモリ等の不揮発性のメモリと、当該メモリから読み出されたデータに対して誤り訂正処理を施す誤り訂正回路と、を含むものが知られている（例えば、特許文献１参照）。このような半導体装置に対する製品出荷前のテストでは、メモリに記憶されている既知のデータを読み出し、これが期待データと一致するか否かを判定することで、当該半導体装置が良品であるか否かをテストする。

また、製品出荷前の他のテストとしては、当該半導体装置の動作時に消費する消費電流を測定する消費電流テストが行われる（例えば、特許文献２参照）。

特開２００９−０７０５０９号公報 特開２００７−１７８３４５号公報

ところで、半導体装置の動作時の消費電流を測定する場合、必ずしも全ての回路素子が動作している訳ではないので、動作している回路素子の数により消費電流の測定結果が変化する。尚、当該半導体装置に供給する電源電圧を生成する電源装置の電流供給能力を決定することを考慮した場合、この半導体装置の最大消費電流を測定しておくことが望ましい。

この際、上記したようなメモリ及び誤り訂正回路を含む半導体装置では、当該メモリから読み出されたデータに誤りが生じ、それに応じて誤り訂正回路が動作した際に消費電流が大きくなる。

ところが、テスト時においてメモリから読み出されたデータに誤りが生じることは不確定であり、また、例え読み出されたデータに誤りが生じていても、このときに測定された消費電流が最大の消費電流であるとは限らない。

そこで、メモリの複数の領域から順にデータの読出しを行いつつ消費電流を測定し、この間に測定された消費電流のうちで最も大きなものを最大消費電流とすることが考えられる。

しかしながら、このような方法で測定された最大消費電流の信頼性を高めるためには、メモリから繰り返しデータの読出しを行わなければならず、消費電流の測定に費やされる時間が長くなるという問題が生じる。

また、メモリや誤り訂正回路等の内部回路に電源電圧を供給するレギュレータが半導体装置内に搭載されている場合に、当該内部回路で消費される電流が増えると、レギュレータによる電流供給が間に合わなくなり、その結果として電源電圧が低下する。そこで、半導体装置では、内部回路の消費電流が最大となりその分だけレギュレータで生成された電源電圧が低下しても内部回路が正常に動作するように、レギュレータ及び内部回路が設計されている。

よって、製品出荷前のテストとして、レギュレータで生成する電源電圧を強制的に上記した最大消費電流を想定した分だけ低下させた状態で内部回路が正常に動作するか否かを確認するテストを行うのが望ましい。

しかしながら、このような最大消費電流を想定した電源電圧の低下量は、製造バラツキ等により各製品（半導体装置）毎に異なる場合がある。よって、製品によっては、このテスト時にレギュレータが生成する電源電圧の低下量が大きすぎる、或いは少なすぎることになり、正確なテスト結果が得られない場合がある。

そこで、本発明は、誤り訂正回路を含む半導体装置に対して高速に且つ信頼性の高いテストを実施することが可能な半導体装置及びそのテスト方法を提供することを目的とする。

本発明に係る半導体装置は、第１のテスト信号を受ける第１の入力端子と、誤りビットを含むビット配列を有するエラーデータが特定の領域に記憶されているメモリと、供給されたデータに誤り訂正処理を施して訂正データを生成する誤り訂正回路と、前記第１の入力端子が前記第１のテスト信号を受けた場合に、前記メモリの前記特定の領域から前記エラーデータを読み出して前記誤り訂正回路に供給するコントローラと、を備える。

また、本発明に係る半導体装置のテスト方法は、第１のテスト信号を受ける第１の入力端子と、誤りビットを含むビット配列を有するエラーデータが特定の領域に記憶されているメモリと、供給されたデータに誤り訂正処理を施して訂正データを生成する誤り訂正回路と、前記メモリを制御するコントローラと、を含む半導体装置のテスト方法であって、前記コントローラは、前記第１の入力端子が前記第１のテスト信号を受けた場合に、前記メモリの前記特定の領域から前記エラーデータを読み出し、これを前記誤り訂正回路に供給し、前記コントローラが前記エラーデータを前記誤り訂正回路に供給している間にＬＳＩテスタで前記半導体装置の電流を測定する。

本発明に係る半導体装置は、誤り訂正回路と、誤りビットを含むエラーデータが特定領域に予め記憶されているメモリと、を含む。かかる半導体装置は、消費電流テストの実行を指示するテスト信号を受けた場合に、当該メモリからエラーデータを読み出し、これを誤り訂正回路に供給する。この際、誤り訂正回路は、自身に供給されるデータ中に誤りビットの数が多くなるほど誤り訂正処理を施している際に消費される電流が大きくなる。

よって、誤り訂正回路がエラーデータに対して誤り訂正処理を施している際に、ＬＳＩテスタによりこの半導体装置の電源端子に流れる電流を測定することで、最大の消費電流を測定することが可能となる。

更に、当該半導体装置では、誤り訂正回路の消費電流を最大にすることが可能なエラーデータを予めメモリの特定の領域に記憶しているので、メモリに対する１回分の読出アクセスにより、電流消費が最も大きい状態に設定することができる。よって、誤り訂正回路の電流消費が最も大きい状態を見つけ出すために、メモリの複数の箇所からランダムに各データ片を順に読み出す場合に比べて、テスト時間の短縮を図ることが可能となる。

したがって、本発明によれば、高速に且つ信頼性の高いテストを実施することが可能となる。

半導体装置１００の構成を示すブロック図である。 メモリ１２の記憶領域の概要を示す図である。 製品出荷前の各種テストを実施する為のテストシステムの構成を示す図である。 ＬＳＩ２００及び半導体装置１００の各々で行われる消費電流テストでの動作シーケンスを示す図である。 ＬＳＩ２００及び半導体装置１００の各々で行われる低電圧テストでの動作シーケンスを示す図である。 ＬＳＩ２００及び半導体装置１００の各々で行われる低電圧テストでの他の動作シーケンスを示す図である。

以下、本発明の実施例を図面を参照しつつ詳細に説明する。

図１は、誤り訂正回路としてのＥＣＣ（Error Correction Code）回路を含む半導体装置１００の概略構成の一例を示すブロック図である。図１に示すように、半導体装置１００は、レギュレータ１０、コントローラ１１、メモリ１２、セレクタ２１、ＥＣＣ回路２２及び反転回路２３を含む。尚、半導体装置１００は、外部端子として、電源端子Ｔｄ及びＴｓ、メモリ制御端子群Ｔｇ、データ端子Ｔ０、第１及び第２のテスト用入力端子Ｔ１及びＴ２を有する。

レギュレータ１０は、電源端子Ｔｄ及びＴｓで受けた電源電位ＶＤＤ及び接地電位ＶＳＳに基づき、所定電圧値を有する直流の内部電源電圧ＶＩＤを生成し、これをメモリ１１、コントローラ１２、セレクタ２１、ＥＣＣ回路２２及び反転回路２３に供給する。コントローラ１１、メモリ１２、セレクタ２１、ＥＣＣ回路２２及び反転回路２３は、かかる内部電源電圧ＶＩＤを受けることで動作する。

コントローラ１１は、第１のテスト信号として、消費電流テストを指示する例えば論理レベル１の消費電流テスト信号ＴＥ１をテスト用入力端子Ｔ１で受けた場合に、テストモードとなり、エラーデータ（後述する）の読出しを指示する制御信号をメモリ１２に供給する。

また、コントローラ１１は、第２のテスト信号として、低電圧テストを指示する例えば論理レベル１の低電圧テスト信号ＴＥ２をテスト用入力端子Ｔ２で受けた場合に、テストモードとなり、メモリ１２のユーザ領域に記憶されているデータの読み出しを指示する制御信号をメモリ１２に供給する。更に、論理レベル１の低電圧テスト信号ＴＥ２に応じて、コントローラ１１は、内部電源電圧ＶＩＤの低下を促す例えば論理レベル１の低電圧化信号ＬＶＳを、後述するＥＣＣ回路２２及び反転回路２３による繰り返し処理の回数が所定回数に到るまで、セレクタ２１及び反転回路２３に供給する。

尚、テスト用入力端子Ｔ１及びＴ２で夫々受けた消費電流テスト信号ＴＥ１及び低電圧テスト信号ＴＥ２が共に論理レベル０である場合には、コントローラ１１は通常モードとなる。当該通常モードでは、コントローラ１１は、メモリ制御端子群Ｔｇを介して受けた、イネーブル信号、書込信号、読出信号等のメモリ制御用の各種のコマンドＭＣＳに応じて、データの読出、書込又は消去を指示する制御信号をメモリ１２に供給する。更に、当該通常モードでは、コントローラ１１は、論理レベル０の低電圧化信号ＬＶＳをセレクタ２１、ＥＣＣ回路２２及び反転回路２３に供給する。

メモリ１２は、例えば不揮発性の半導体メモリであり、図２に示すようにユーザ領域及びテスト領域を含むデータ記憶領域を有する。

ユーザ領域には、ユーザが生成したデータに対して例えばＢＣＨ符号、リードソロモン符号、又はＬＤＰＣ（low density parity check code）等で誤り訂正符号化されたデータが記憶される。また、ユーザ領域には、ＢＣＨ符号、リードソロモン符号、又はＬＤＰＣ等で誤り訂正符号化された、アプリケーションソフト用のプログラムデータ等が予め記憶されている。

テスト領域には、ＥＣＣ回路２２の誤り訂正符号方式（例えばＢＣＨ符号、リードソロモン符号、又はＬＤＰＣ）で所定のデータを符号化した符号化データのビット配列中に、少なくとも１つの誤りビットを含ませたエラーデータＱＤが予め記憶されている。尚、エラーデータＱＤとしては、ＥＣＣ回路２２では訂正することができない数の誤りビットを含むものであることが望ましい。

メモリ１２は、コントローラ１１からデータの書込を促す制御信号を受けた場合には、データ端子Ｔ０で受けたアドレスＡＤにて示される記憶領域内の位置に、当該データ端子Ｔ０で受けた例えば８ビットのデータＤＡＴを書き込む。尚、データＤＡＴは、上記したＢＣＨ符号、リードソロモン符号、又はＬＤＰＣ等で符号化されたデータである。

また、コントローラ１２からデータの読み出しを促す制御信号を受けた場合には、メモリ１２は、図２に示す記憶領域に記憶されているデータを読み出し、これをセレクタ２１に供給する。

セレクタ２１は、低電圧化信号ＬＶＳに基づき、メモリから読み出された読出データと、反転回路２３から出力されたデータＲＣＤとのうちから一方を選択し、これをデータＲＤとしてＥＣＣ回路２２に供給する。すなわち、セレクタ２１は、低電圧化信号ＬＶＳが論理レベル１を示すときにはデータＲＣＤを選択し、これをデータＲＤとしてＥＣＣ回路２２に供給する。一方、低電圧化信号ＬＶＳが論理レベル０を示すときにはセレクタ２１は、メモリから読み出された読出データを選択し、これをデータＲＤとしてＥＣＣ回路２２に供給する。

ＥＣＣ回路２２は、自身に供給されたデータＲＤに対して、上記したＢＣＨ符号、リードソロモン符号、又はＬＤＰＣ等の符号化方式に対応した誤り訂正処理を施すことで、当該データＲＤに生じているビット誤りを訂正する。ＥＣＣ回路２２は、このようにデータＲＤに生じているビット誤りを訂正した訂正データＣＤを生成し、これを反転回路２３に供給する。尚、ＥＣＣ回路２２は、データＲＤにビット誤りが生じていない場合には、当該データＲＤをそのまま訂正データＣＤとして反転回路２３に供給する。

反転回路２３は、低電圧化信号ＬＶＳが論理レベル０を示すときには、訂正データＣＤをそのままデータＲＣＤとして出力し、これをセレクタ２１に供給する。更に、反転回路２３は、当該データＲＣＤを上記したデータＤＡＴとしてデータ端子Ｔ０から外部出力する。

一方、低電圧化信号ＬＶＳが内部電源電圧ＶＩＤの電圧低下を促す論理レベル１を示すときには、反転回路２３は、訂正データＣＤの全ビットの論理レベルを反転する反転処理を行う。この際、反転回路２３は、かかる反転処理が施されたデータを、上記したデータＲＣＤとしてセレクタ２１に供給する。

すなわち、セレクタ２１、ＥＣＣ回路２２及び反転回路２３は、論理レベル１の低電圧化信号ＬＶＳを受けている間は、ＥＣＣ回路２２で生成された訂正データＣＤの全ビットを反転させたものを、このＥＣＣ回路２２に帰還供給するという動作を繰り返し実行する。一方、論理レベル０の低電圧化信号ＬＶＳを受けている間は、セレクタ２１、ＥＣＣ回路２２及び反転回路２３は、ＥＣＣ回路２２で誤り訂正が施された訂正データを、そのままデータＤＡＴとしてデータ端子Ｔ０から外部出力する。

以下に、上記した半導体装置１００に対して製品出荷前に実施される消費電流テスト及び低電圧テストについて順に説明する。

尚、消費電流テストでは、半導体装置１００が消費する最大の消費電流を測定する。一方、低電圧テストでは、内部電源電圧ＶＩＤがコントローラ１１、メモリ１２及びＥＣＣ回路２２の正常動作を保証し得る最低の限度電圧まで低下した場合でも、実際にコントローラ１１、メモリ１２及びＥＣＣ回路２２が正常に動作するか否かを確認するテストを行う。尚、当該最低の限度電圧は、消費電流の増加に伴って低下する内部電源電圧ＶＩＤの電圧値のうちで、ＥＣＣ回路２２の消費電流が最大となる際の内部電源電圧ＶＩＤの電圧値を有する。

図３は、製品出荷前のテストを実施する為のテストシステムの構成を示す図である。

図３に示すように、半導体装置１００をテストするＬＳＩテスタ２００を、半導体装置１００の電源端子Ｔｄ及びＴｓ、データ端子Ｔ０、第１及び第２のテスト用入力端子Ｔ１及びＴ２に接続する。
［消費電流テスト］
先ず、消費電流テストについて、ＬＳＩ２００及び半導体装置１００の各々で行われる図４に示す動作シーケンスに沿って説明する。

ＬＳＩテスタ２００は、先ず、消費電流テスト信号ＴＥ１を半導体装置１００に送出し（ステップＳ１１）、その後、半導体装置１００の電源端子Ｔｄ及びＴｓに流れる電流の測定を開始する（ステップＳ１２）。

当該消費電流テスト信号ＴＥ１を受けると、コントローラ１１は、メモリ１２から図２に示すテスト領域に記憶されているエラーデータＱＤを読み出す（ステップＳ２１）。これにより、読み出されたエラーデータＱＤはセレクタ２１を介してＥＣＣ回路２２に供給される。よって、ＥＣＣ回路２２は、当該エラーデータＱＤに対して誤り訂正処理を施す（ステップＳ２２）。尚、ＥＣＣ回路２２は、誤り訂正不可なデータに対して誤り訂正処理を施している場合に最も電力消費量が大きくなる。

そこで、ＬＳＩテスタ２００は、ＥＣＣ回路２２がエラーデータＱＤに対して誤り訂正処理を実施している間に電源端子Ｔｄ及びＴｓに流れる電流を測定し、その測定結果を最大消費電流として表す情報をディスプレイ（図示せず）に表示させる（ステップＳ１３）。

このように、半導体装置１００では、消費電流テストにおいて、誤りビットを含むビット配列を有するエラーデータＱＤをＥＣＣ回路２２に供給することで、強制的にＥＣＣ回路２２で消費される電流が大となる状態を作り出している。よって、この状態で半導体装置１００の電源端子に流れる電流をＬＳＩテスタ２００で測定することで、最大の消費電流を測定することが可能となる。

ここで、半導体装置１００では、ＥＣＣ回路２２の消費電流を最大の状態にさせるエラーデータＱＤを、メモリ１２の特定のテスト領域に記憶しているので、メモリ１２に対する１回分の読出アクセスにより、ＥＣＣ回路２２を電流消費が最も大きい状態にすることが可能となる。よって、ＥＣＣ回路の電流消費が最も大きい状態を見つけ出すために、メモリの複数の箇所からランダムに各データ片を順に読み出す場合に比べて、テスト時間の短縮が図られる。

したがって、本発明に係る半導体装置１００によれば、高速に且つ信頼性の高いテストを実施することが可能となる。
［低電圧テスト］
次に、低電圧テストについて、ＬＳＩ２００及び半導体装置１００の各々で行われる図５に示す動作シーケンスに沿って説明する。尚、かかる低電圧テストを実施するにあたり、メモリ１２のユーザ領域には予め既知のデータ（例えばアプリケーションソフトウェアのプログラムデータ等）が記憶されているものとする。また、初期状態において、コントローラ１１は、論理レベル０の低電圧化信号ＬＶＳをセレクタ２１及び反転回路２３に供給しているものとする。

ＬＳＩテスタ２００は、先ず、低電圧テスト信号ＴＥ２を半導体装置１００に送出する（ステップＳ３１）。

当該低電圧テスト信号ＴＥ２を受けると、コントローラ１１は、メモリ１２のユーザ領域から所定の既知のデータを読み出す（ステップＳ４１）。メモリ１２から読み出された既知データは、セレクタ２１を介してＥＣＣ回路２２に供給される。ＥＣＣ回路２２は、このセレクタ２１を介して供給されたデータに対して誤り訂正処理を施す（ステップＳ４２）。

次に、コントローラ１１は、論理レベル１の低電圧化信号ＬＶＳをセレクタ２１及び反転回路２３に供給する（ステップＳ４３）。これにより、反転回路２３は、ＥＣＣ回路２２で誤り訂正処理が施された訂正データの全ビットの論理レベルを反転したデータを出力し、これをセレクタ２１を介してＥＣＣ回路２２に帰還供給する（ステップＳ４４）。すると、ＥＣＣ回路２２は、この帰還供給されたデータに対して誤り訂正処理を施す（ステップＳ４５）。

コントローラ１１は、上記したＥＣＣ回路２２及び反転回路２３による一連の処理（Ｓ４４、Ｓ４５）が所定回数分だけ繰り返し実施されたか否かを判定する（ステップＳ４６）。ＥＣＣ回路２２及び反転回路２３による一連の処理の繰り返し回数が所定回数未満である場合には、コントローラ１１は、論理レベル１の低電圧化信号ＬＶＳを引き続き、セレクタ２１及び反転回路２３に供給する。これにより、ＥＣＣ回路２２及び反転回路２３による一連の処理（Ｓ４４、Ｓ４５）が所定回数分だけ繰り返し実施される。

ここで、ＥＣＣ回路２２及び反転回路２３による一連の処理（Ｓ４４、Ｓ４５）が所定回数分だけ繰り返し実施されたと判定した場合、コントローラ１１は、低電圧化信号ＬＶＳを論理レベル１から論理レベル０に切り替える（ステップＳ４７）。これにより、メモリ１２から読み出された上記既知のデータは、再びセレクタ２１を介してＥＣＣ回路２２に供給される。そこで、ＥＣＣ回路２２は、このセレクタ２１を介して供給された既知のデータに対して誤り訂正処理を施して得た訂正データを反転回路２３に供給する（ステップＳ４８）。ここで、反転回路２３は、論理レベル０の低電圧化信号ＬＶＳに応じて反転処理を停止し、ＥＣＣ回路２２で生成された訂正データをそのままデータＤＡＴとして、データ端子Ｔ０を介してＬＳＩテスタ２００に送出する（ステップＳ４９）。

ＬＳＩテスタ２００は、上記した低電圧テスト信号ＴＥ２を送出してから、所定期間が経過したか否かを判定する（ステップＳ３２）。尚、所定期間とは、ＥＣＣ回路２２及び反転回路２３による一連の処理を所定回数だけ繰り返し実施するのに費やされる時間長に対応した期間に設定されている。

所定期間が経過したと判定した場合、ＬＳＩテスタ２００は、半導体装置１００から送出されたデータＤＡＴが期待データと一致しているか否かを比較し、その比較結果を低電圧テスト結果として表示する（ステップＳ３３）。

このように、低電圧テストでは、先ず、テスト対象の半導体装置１００に含まれるメモリ１２のユーザ領域から既知のデータを読み出す（Ｓ４１）。ここで、メモリ１２から読み出された読出データに対してＥＣＣ回路２２で誤り訂正処理を施し（Ｓ４２）、引き続きこの誤り訂正処理が施された訂正データに対して全ビットを反転させる反転処理を施したデータをＥＣＣ回路２２に帰還供給する（Ｓ４３）。この際、ＥＣＣ回路２２に供給されるデータ中に誤りビットが存在する場合には、存在しない場合に比べてＥＣＣ回路２２で消費される電流量は大きくなる。

そこで、図１に示す構成では、ＥＣＣ回路２２で生成された訂正データに対して反転処理（Ｓ４４）を施すことで、訂正データに強制的にビット誤りを生じさせ、このビット誤りを生じさせたデータに対して再びＥＣＣ回路２２で誤り訂正処理（Ｓ４５）を施す。

かかる誤り訂正処理及び反転処理からなる一連の処理（Ｓ４４、Ｓ４５）を繰り返し行うことで、ＥＣＣ回路２２で消費される電流量が大となる状態が継続し、それに伴い、レギュレータ１０が生成する内部電源電圧ＶＩＤの電圧値が低下する。

つまり、当該一連の処理（Ｓ４４、Ｓ４５）を繰り返し実行することで、レギュレータ１０で生成される内部電源電圧ＶＩＤを、コントローラ１１、メモリ１２及びＥＣＣ回路２２の正常動作を保証し得る最低の限度電圧まで低下させるのである。そして、このような一連の処理（Ｓ４４、Ｓ４５）を所定回数だけ実施した直後に、メモリ１２から読み出された既知データを再びＥＣＣ回路２２に供給する。これにより、当該既知データに対してＥＣＣ回路２２が誤り訂正処理を施して得た訂正データ（ＣＤ）が、そのままデータＤＡＴとしてＬＳＩテスタ２００に送出される（Ｓ４９）。

よって、ＬＳＩテスタ２００側では、このデータＤＡＴと期待データとを比較する（Ｓ３３）ことで、テスト対象となった半導体装置１００に対して実際に内部電源電圧ＶＩＤを最低の限度電圧まで低下させた状態で、半導体装置１００が正常動作するか否かを確認することができる。

したがって、図１に示す半導体装置１００の構成によれば、製造バラツキ等により各製品（半導体装置１００）毎に内部電源電圧の低下量が異なっていても、その製品毎に内部電源電圧を最大の限度電圧まで低下させた状態で正常に動作するか否かを判定する低電圧テストを実施することが可能となる。

尚、図５に示す低電圧テストを実施するにあたり、図１に示す構成では、訂正データＣＤに対して反転処理を施すことにより、ＥＣＣ回路２２に供給する読出データに意図的にビット誤りを生じさせている。しかしながら、他の方法でＥＣＣ回路２２に供給する読出データにビット誤りを生じさせるようにしても良い。例えば、メモリ１２のユーザ領域から既知データを読み出す際に、メモリ１２側でその既知データの論理レベル０又は１を判定する為の閾値を、前述したようなビット誤りが生じるような値に変更しても良い。

図６は、かかる点に鑑みて為された低電圧テストでの他の動作シーケンスを示す図である。

尚、図６に示す動作シーケンスでは、ステップＳ４１の直前にステップＳ４０を行い、ステップＳ４７及びＳ４８間にステップＳ４８０を追加した点を除く他の動作は、図５に示すものと同一である。よって、以下にステップＳ４０及びＳ４８０を中心にその動作を説明する。

図６に示すように、半導体装置１００が低電圧テスト信号ＴＥ２を受けると、コントローラ１１は、読出データの論理レベル０及び１の判定を行わせる閾値を定格の閾値とは異なる他の閾値に変更させるようにメモリ１２を制御する（ステップＳ４０）。よって、次のステップＳ４１において、メモリ２１は、この変更後の閾値を用いて、メモリ１２のユーザ領域から既知データを読み出すことになる。

その後、コントローラ１１は、ステップＳ４７において低電圧化信号ＬＶＳを論理レベル１から論理レベル０の状態に切り替え、引き続き読出データの論理レベル０及び１の判定を行わせる閾値を定格閾値に戻すようにメモリ１２を制御する（ステップS４８０）。

尚、メモリ１２における読出データを判定するための閾値を変更することで当該読出データに意図的にビット誤りを生じさせる場合には、図１に示す反転回路２３、及び図６に示すステップＳ４４を省いても良い。つまり、この際、ＥＣＣ回路２２で生成された訂正データＣＤをセレクタ２１に帰還供給すれば良い。

１０ レギュレータ
１１ コントローラ
１２ メモリ
２１ セレクタ
２２ ＥＣＣ回路
２３ 反転回路
１００ 半導体装置
２００ ＬＳＩテスタ

Claims (8)

1. 第１のテスト信号を受ける第１の入力端子と、
   誤りビットを含むビット配列を有するエラーデータが特定の領域に記憶されているメモリと、
   供給されたデータに誤り訂正処理を施して訂正データを生成する誤り訂正回路と、
   前記第１の入力端子が前記第１のテスト信号を受けた場合に、前記メモリの前記特定の領域から前記エラーデータを読み出して前記誤り訂正回路に供給するコントローラと、を備えたことを特徴とする半導体装置。
2. 前記エラーデータは、前記誤り訂正回路では訂正することができない数の誤りビットを含むデータであることを特徴とする請求項１に記載の半導体装置。
3. データを外部に出力するデータ端子と、
   第２のテスト信号を受ける第２の入力端子と、
   供給されたデータに論理レベルを反転する反転処理を施して得たデータを出力する反転回路と、を含み、
   前記コントローラは、
   前記第２の入力端子が前記第２のテスト信号を受けた場合に、前記メモリから既知のデータを読み出して前記誤り訂正回路に供給し、引き続き前記既知のデータに代えて前記反転回路から出力されたデータを前記誤り訂正回路に供給した状態で前記誤り訂正処理及び前記反転処理からなる一連の処理を繰り返し実施させた直後に、
   前記反転回路から出力されたデータに代えて前記メモリから読み出された前記既知のデータを前記誤り訂正回路に供給した際に前記誤り訂正回路が生成した訂正データを、前記データ端子から外部出力せしめることを特徴とする請求項１に記載の半導体装置。
4. データを外部に出力するデータ端子と、
   第２のテスト信号を受ける第２の入力端子と、を含み、
   前記コントローラは、
   前記第２の入力端子が前記第２のテスト信号を受けた場合に、前記メモリがデータの論理レベルを判定する為に用いる閾値を定格閾値とは異なる閾値に変更し、その状態で前記メモリから既知のデータを読み出して前記誤り訂正回路に供給し、引き続き前記既知のデータに代えて前記誤り訂正回路で生成された訂正データを前記誤り訂正回路に供給した状態で前記誤り訂正処理を繰り返し実施させた直後に、
   前記メモリにおける前記閾値を前記定格閾値に戻し、その状態で前記メモリから読み出した前記既知のデータを前記誤り訂正回路に供給した際に前記誤り訂正回路が生成した訂正データを、前記データ端子から外部出力せしめることを特徴とする請求項１に記載の半導体装置。
5. 前記メモリ、前記誤り訂正回路及び前記コントローラを動作させる内部電源電圧を生成するレギュレータを含むことを特徴とする請求項１〜４のいずれか１に記載の半導体装置。
6. 第１のテスト信号を受ける第１の入力端子と、
   誤りビットを含むビット配列を有するエラーデータが特定の領域に記憶されているメモリと、
   供給されたデータに誤り訂正処理を施して訂正データを生成する誤り訂正回路と、
   前記メモリを制御するコントローラと、を含む半導体装置のテスト方法であって、
   前記コントローラは、前記第１の入力端子が前記第１のテスト信号を受けた場合に、前記メモリの前記特定の領域から前記エラーデータを読み出し、これを前記誤り訂正回路に供給し、
   前記コントローラが前記エラーデータを前記誤り訂正回路に供給している間にＬＳＩテスタで前記半導体装置の電流を測定することを特徴とする半導体装置のテスト方法。
7. 前記半導体装置は、データを外部に出力するデータ端子と、第２のテスト信号を受ける第２の入力端子と、供給されたデータに論理レベルを反転する反転処理を施して得たデータを出力する反転回路と、前記メモリ、前記誤り訂正回路及び前記コントローラを動作させる内部電源電圧を生成するレギュレータと、を更に含み、
   前記コントローラは、
   前記第２の入力端子が前記第２のテスト信号を受けた場合に、前記メモリから既知のデータを読み出しこれを前記誤り訂正回路に供給する第１のステップと、
   前記既知のデータに代えて前記反転回路から出力されたデータを前記誤り訂正回路に供給した状態で前記誤り訂正処理及び前記反転処理からなる一連の処理を繰り返し実施させる第２のステップと、
   前記反転回路から出力されたデータに代えて前記メモリから読み出された前記既知のデータを前記誤り訂正回路に供給した際に前記誤り訂正回路が生成した訂正データを、前記データ端子から外部出力せしめる第３のステップと、を実行し、
   ＬＳＩテスタで、前記第３のステップで前記半導体装置の外部に出力されたデータと、前記既知のデータに相当する期待データとを比較することにより、前記内部電源電圧を最低の限度電圧にまで低下させた状態で前記半導体装置が正常に動作したか否かを判定することを特徴とする請求項５に記載のテスト方法。
8. 前記半導体装置は、データを外部に出力するデータ端子と、第２のテスト信号を受ける第２の入力端子と、前記メモリ、前記誤り訂正回路及び前記コントローラを動作させる内部電源電圧を生成するレギュレータと、を更に含み、
   前記コントローラは、
   前記第２の入力端子が前記第２のテスト信号を受けた場合に、前記メモリがデータの論理レベルを判定する為に用いる閾値を定格閾値とは異なる閾値に変更する第１のステップと、
   前記メモリから既知のデータを読み出しこれを前記誤り訂正回路に供給する第２のステップと、
   前記既知のデータに代えて前記誤り訂正回路で生成された訂正データを前記誤り訂正回路に供給した状態で前記誤り訂正処理を繰り返し実施させる第３のステップと、
   前記メモリにおける前記閾値を前記定格閾値に戻す第４のステップと、
   前記メモリから読み出した前記既知のデータを前記誤り訂正回路に供給することで前記誤り訂正回路が生成した訂正データを、前記データ端子から外部出力せしめる第５のステップと、を実行し、
   ＬＳＩテスタで、前記第５のステップで前記半導体装置の外部に出力されたデータと、前記既知のデータに相当する期待データとを比較することにより、前記内部電源電圧を最低の限度電圧にまで低下させた状態で前記半導体装置が正常に動作したか否かを判定することを特徴とする請求項５に記載のテスト方法。

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