DE102016122763A1

DE102016122763A1 - Zugreifen auf daten über verschiedene takte

Info

Publication number: DE102016122763A1
Application number: DE102016122763.3A
Authority: DE
Inventors: Jens Barrenscheen
Original assignee: Infineon Technologies Austria AG
Current assignee: Infineon Technologies Austria AG
Priority date: 2015-12-01
Filing date: 2016-11-25
Publication date: 2017-06-01
Also published as: US10447461B2; CN106815155A; CN106815155B; US20170155497A1

Abstract

Ein Beispiel bezieht sich auf ein Verfahren zum Zugreifen auf Daten einer ersten Domäne, die durch einen ersten Takt angesteuert wird, über einen zweiten Takt, wobei das Verfahren wenigstens eines der Folgenden umfasst: Zugreifen auf die Daten der ersten Domäne über den zweiten Takt während einer Zeit, wenn der erste Takt in einem ersten Logikzustand ist. Zum Zugreifen auf die Daten über den ersten Takt oder zum Zugreifen auf die Daten der ersten Domäne über den zweiten Takt bei Flanken des ersten Takts, die mit Flanken des zweiten Takts synchronisiert sind, wird eine Flanke verwendet, die einen Übergang von einem zweiten Logikzustand zu dem ersten Logikzustand angibt.

Description

Ausführungsformen der vorliegenden Erfindung beziehen sich insbesondere auf einen effizienten Zugriff auf Daten über verschiedene Verarbeitungseinheiten, wobei jede der Verarbeitungseinheiten durch nicht synchronisierte Takte angesteuert werden kann.
Eine Aufgabe besteht insbesondere darin, einen Datenzugriff über verschiedene Verarbeitungseinheiten zu verbessern.
Diese Aufgabe wird gemäß den Merkmalen der unabhängigen Ansprüche gelöst. Bevorzugte Ausführungsformen sind insbesondere den abhängigen Ansprüchen entnehmbar.
Diese hierin vorgeschlagenen Beispiele können insbesondere auf zumindest einer der nachfolgenden Lösungen basieren. Insbesondere können Kombinationen der nachfolgenden Merkmale eingesetzt werden, um ein gewünschtes Ergebnis zu erreichen. Die Merkmale des Verfahrens können mit (einem) beliebigen Merkmal(en) der Vorrichtung, des Geräts oder Systems oder umgekehrt kombiniert werden.
Es wird ein Verfahren vorgeschlagen umfassend:

– Zugreifen auf Daten einer ersten Domäne, die durch einen ersten Takt angesteuert wird, über einen zweiten Takt,
– wobei der Zugriff auf die Daten mit einer definierten Phasenbeziehung zwischen dem ersten Takt und dem zweiten Takt stattfindet.

Eine definierte Phasenbeziehung ist insbesondere nach einer Flanke des langsamen Takts oder während der langsame Takt einen stabilen oder definierten Logikzustand oder Logikpegel zeigt.
Jeder Takt kann zwei Logikpegel, d. h. einen ersten Logikpegel und einen zweiten Logikpegel, umfassen, wobei ein Übergang zwischen den Logikpegeln zu einem gegebenen Zeitpunkt oder mit einer gegebenen Rate stattfinden kann. Der Übergang zwischen den Logikpegeln kann eine steigende Flanke oder eine fallende Flanke sein.
Das Zugreifen auf Daten kann umfassen: einen Lesezugriff, einen Schreibzugriff, eine Erzeugung eines Werts, einen Zugriff auf ein Register, einen Zugriff auf einen Zeitgeber usw.
Die dargestellte Lösung besitzt den Vorteil, dass über den zweiten (schnellen) Takt ein kollisionsfreier Zugriff auf die Daten der ersten Domäne erzielt wird.
Insbesondere ermöglicht die gegebene Lösung einen effizienten Zugriff auf Daten, die in einer ersten Domäne gespeichert sind (d. h. üblicherweise durch den ersten Takt mit einer niedrigeren Frequenz betrieben werden), über einen zweiten Takt (der im Vergleich zu der Frequenz des ersten Takts mit einer höheren Frequenz arbeitet).
Es ist keine voluminöse und energieverbrauchende Synchronisation erforderlich. Stattdessen kann der Zugriff auf die Daten (z. B. über einen Prozessor, der den zweiten Takt nutzt, der mit der zweiten – hohen – Frequenz arbeitet) in einer Weise erreicht werden, dass sich der erste Takt und der zweite Takt nicht stören. Dies kann dadurch erzielt werden, dass die Flanken des zweiten Takts (schnellen Takts), der für Zeitgeberoperationen des ersten Takts (langsamen Takts) verwendet werden kann, synchronisiert werden.
Es wird angemerkt, dass der "erste Takt" als "erstes Taktsignal" angesehen werden kann und dass der "zweite Takt" als "zweites Taktsignal" angesehen werden kann. Somit können das erste Taktsignal und das zweite Taktsignal zum Zugreifen auf die Daten synchronisiert werden.
Es wird angemerkt, dass sich "Zugreifen auf die Daten" über einen Takt auf eine Verarbeitungseinheit, z. B. auf einen Controller oder Prozessor, beziehen kann, der durch diesen Takt (mit der Frequenz, die der Oszillator bereitstellt, der zu einem Taktsignal führt) angesteuert wird, und dass der Datenzugriff durch die Verarbeitungseinheit auf der Grundlage des Takts bereitgestellt werden kann. Je schneller der Takt ist, desto schneller ist der Gesamtbetrieb der Verarbeitungseinheit und umgekehrt. Die Verarbeitungseinheit kann Flanken (z. B. steigende und/oder fallende Flanken) des Takts (Taktsignals) nutzen, um den Zugriff auf die Daten durchzuführen. Der Zugriff auf die Daten kann wenigstens eines der Folgenden enthalten: Schreiben, Löschen, Kopieren, Lesen, Überprüfen von Daten.
Der Begriff "Domäne" kann sich auf eine Vorrichtung, auf einen Teil einer Vorrichtung, auf eine Anordnung oder auf eine Schaltungsanordnung, die insbesondere eine Verarbeitungseinheit umfassen kann, die dafür ausgelegt ist, mit der Frequenz des Takts, der dieser Domäne zugeordnet ist, zu arbeiten, beziehen. Außerdem kann die Domäne wenigstens einen Datenspeicher (z. B. eine Datenspeichervorrichtung, ein Register, externe Hardware, interne Hardware usw.) umfassen, der Daten umfasst, auf die die Verarbeitungseinheit der jeweiligen Domäne zugreifen kann. Die hier dargestellte Vorgehensweise ermöglicht das Zugreifen auf diese Daten über verschiedene Domänen, die erste Domäne, die die Daten umfasst, und die zweite Domäne, die eine zweite Verarbeitungseinheit aufweisen kann, die einen zweiten Takt mit einer zweiten Frequenz nutzt.
Es ist eine Weiterbildung, dass der erste Takt asynchron zu dem zweiten Takt ist.
Es ist eine Weiterbildung, dass der erste Takt eine niedrigere Frequenz als der zweite Takt aufweist.
Es wird angemerkt, dass die Frequenz des zweiten Takts erheblich höher als die Frequenz des ersten Takts sein kann. Zum Beispiel kann die Frequenz des ersten Takts in der Größenordnung von Kilohertz, z. B. um 100 kHz, liegen und kann die Frequenz des zweiten Takts in der Größenordnung mehrerer Megahertz, z. B. 50 MHz oder mehr, liegen.
Es ist eine Weiterbildung, dass

– der erste Takt eine erste Periodendauer aufweist und der zweite Takt eine zweite Periodendauer aufweist;
– die erste Periodendauer ein erstes Zeitintervall eines ersten Logikpegels und ein zweites Zeitintervall eines zweiten Logikpegels umfasst;
– das erste Zeitintervall größer als die zweite Periodendauer ist; und
– das zweite Zeitintervall größer als die zweite Periodendauer des zweiten Takts ist.

Das erste Zeitintervall kann ein Ein-Abschnitt sein und das zweite Zeitintervall kann ein Aus-Abschnitt sein oder umgekehrt.
Es ist eine Weiterbildung, dass der zweite Takt einen Zugriff auf Daten einer zweiten Domäne oder einen schnellen Zugriff auf Daten der ersten Domäne bestimmt.
Es ist eine Weiterbildung, dass der erste Takt freigegeben wird während der zweite Takt gesperrt wird.
Dass ein Takt freigegeben ist, bedeutet insbesondere, dass der Takt Flanken in Übereinstimmung mit einer definierten Zeiteinstellung von einem ersten Logikpegel zu einem zweiten Logikpegel und umgekehrt zeigt. Dass ein Takt gesperrt ist, bedeutet insbesondere, dass das Taktsignal auf einem definierten Pegel bleibt. In einer Betriebsart mit kleiner Leistung kann der zweite Takt aus Leistungseinsparungsgründen wenigstens vorübergehend gesperrt werden.
Es ist eine Weiterbildung, dass die erste Domäne eine Verarbeitungseinheit, die durch den ersten Takt angesteuert wird, und einen Datenspeicher, auf den die Verarbeitungseinheit zugreifen kann, umfasst.
Der Datenspeicher kann irgendeine Art eines Datenspeichers, z. B. einen Datenspeicherchip, ein Register, eine Festplatte usw., umfassen.
Es ist eine Weiterbildung, dass eine zweite Domäne eine zweite Verarbeitungseinheit, die durch den zweiten Takt angesteuert wird, umfasst, wobei die zweite Verarbeitungseinheit eingerichtet ist, auf den Datenspeicher der ersten Domäne zuzugreifen.
Es ist eine Weiterbildung, dass die Daten der ersten Domäne in dem Datenspeicher gespeichert werden.
Es ist eine Weiterbildung, dass der erste Takt zum Zugreifen auf die Daten der ersten Domäne, falls der zweite Takt ausgeschaltet wird, verwendet wird.
Es ist eine Weiterbildung, dass ein Zyklus des zweiten Takts auf der Grundlage des ersten Takts bestimmt wird, wobei der Zyklus des zweiten Takts zum Zugreifen auf die Daten der ersten Domäne verwendet wird.
Der Zyklus kann irgendein Abschnitt des zweiten Takts, z. B. eine steigende Flanke, eine fallende Flanke, ein Impuls, der als eine Grundlage zum Zugreifen auf die Daten der ersten Domäne dienen kann, sein. Somit stellt der langsame erste Takt ein Fenster (z. B. nach einer steigenden Flanke des ersten Taktsignals bis zu einer nachfolgenden fallenden Flanke des ersten Taktsignals) bereit, währenddessen z. B. eine steigende Flanke des zweiten Takts ausgewählt werden kann, um auf die Daten der ersten Domäne zuzugreifen. Somit wird die steigende Flanke des zweiten Takts (die zu einem bestimmten Punkt während einer Ein-Phase des ersten Takts auftritt) verwendet, um auf die Daten der ersten Domäne zuzugreifen. Somit können die Flanken des ersten Takts asynchron zu den Flanken des zweiten Takts sein; dennoch wird erreicht, dass der Zugriff auf die Daten der ersten Domäne synchron mit dem zweiten Takt geschieht.
Es wird angemerkt, dass die erste, die zweite oder die n-te steigende Flanke des zweiten Takts ausgewählt werden kann, nachdem die steigende Flanke des ersten Takts aufgetreten ist.
Somit kann jede Flanke des ersten (langsamen) Takts verwendet werden, um eine Auswahl einer Flanke des zweiten Takts zu beginnen. Nach der Flanke des ersten Takts beginnt ein Fenster bis zu der entgegengesetzten Flanke des ersten Takts. Dieses Fenster kann eine Dauer zum Auswählen (wenigstens) einer Flanke des zweiten Takts zum Zugreifen auf die Daten der ersten Domäne bestimmen. Innerhalb dieser Dauer kann kein Konflikt zwischen Flanken des ersten Takts und des zweiten Takts auftreten, da das erste Taktsignal entweder auf einem ersten Pegel oder auf einen zweiten Pegel ist und sich für die Dauer dieses Fensters nicht ändern wird.
Somit kann der zweite Takt erfolgreich verwendet werden, um auf die Daten der ersten Domäne zuzugreifen (z. B., um sie zu lesen und/oder zu schreiben). Der zweite Takt braucht nicht auf eine entsprechende Flanke des ersten Takts zu warten, die im Hinblick auf die hohe Frequenz des zweiten Takts recht selten erscheinen kann. Stattdessen können die Flanken des zweiten Takts (innerhalb der oben definierten Dauer) verwendet werden, um auf die Daten der ersten Domäne zuzugreifen.
Es ist eine Weiterbildung, dass eine Flanke des ersten Takts oder ein Pegel des ersten Takts zum Auswählen einer Flanke des zweiten Takts verwendet wird.
Somit kann das erste (langsame) Taktsignal nicht verwendet werden, um die langsame Domäne tatsächlich zu takten, sondern angeben, wann die langsame Domäne getaktet werden soll. Somit kann das langsame Taktsignal auf der Grundlage des schnellen Takts synchronisiert werden und kann der Domäne mit langsamem Takt ein Taktzyklus des schnellen Takts zugewiesen werden. Dies kann dadurch geschehen, dass ein Taktimpuls des schnellen Takts entnommen wird und dieser als Taktimpuls zum Zugreifen auf die Domäne mit langsamem Takt verwendet wird. Dies kann dazu führen, dass die Domänen beider Takte synchronisiert werden.
In einer Ausführungsform kann die Flanke eine steigende Flanke oder eine fallende Flanke sein.
In einer Ausführungsform umfasst das Verfahren ferner das Zugreifen auf die Daten der ersten Domäne über einen zweiten Takt während einer Zeit, wenn sich der erste Takt von einem zweiten Logikzustand auf einen ersten Logikzustand geändert hat. Auf die Daten der ersten Domäne wird über den zweiten Takt nach einer vorgegebenen Zeitdauer, nachdem die Änderung von dem zweiten Logikzustand auf den ersten Logikzustand detektiert worden ist, zugegriffen.
In einer Ausführungsform entspricht der erste Logikzustand einer logischen "0" und der zweite Logikzustand einer logischen "1" oder umgekehrt.
Das Synchronisieren der Flanken des ersten Takts mit einem Teil der durch den zweiten Takt ausgegebenen Flanken vermeidet irgendeine Kollision oder Störung. Diesbezüglich bezieht sich die Synchronisation auch auf eine "Maskierung", "Filterung" oder "Auswahl". Somit kann das erste Taktsignal ein Kriterium zum Auswählen (wenigstens) einer Flanke des zweiten Taktsignals auslösen. Außerdem kann der Zugriff auf Daten unter Verwendung des zweiten Takts während einer Zeit durchgeführt werden, wenn eine Flanke des ersten Takts, die einem Datenzugriff (auf der Grundlage des ersten Takts) unterliegen könnte, gerade vergangen ist und der Logikzustand noch nicht umgekehrt ist, um eine andere Flanke desselben Typs (z. B. eine andere fallende Flanke oder eine andere steigende Flanke, in Abhängigkeit von dem Verwendungsfallszenarium) bereitzustellen. Mit anderen Worten, wenn der aktuelle Logikzustand des ersten Takts keine Flanke zulässt, die einer Zugriffsoperation auf die Daten ausgesetzt ist, kann der zweite Takt verwendet werden, um ohne Risiko einer Kollision auf die Daten der ersten Domäne zuzugreifen. Allerdings kann der zweite Takt nicht verwendet werden, um auf die Daten zuzugreifen, falls der aktuelle Logikzustand des ersten Taktsignals der ist, damit eine effektive Flanke (d. h. ein effektiver Datenzugriff) stattfindet. Stattdessen muss der Übergang der effektiven Flanke abgewartet werden, bevor über den zweiten Takt auf die Daten zugegriffen wird.
Außerdem wird eine Vorrichtung zum Zugreifen auf Daten bereitgestellt. Die Vorrichtung umfasst

– eine erste Domäne, die eine erste Taktschaltung, die eingerichtet ist, ein erstes Taktsignal zu erzeugen, und einen Datenspeicher, der eingerichtet ist, Daten zu speichern, auf die zugegriffen werden soll, umfasst; und
– eine zweite Domäne, die eine zweite Taktschaltung, die eingerichtet ist, ein zweites Taktsignal zu erzeugen, und eine zweite Verarbeitungseinheit umfasst, wobei die zweite Verarbeitungseinheit mit dem Datenspeicher gekoppelt ist;
– wobei das erste Taktsignal und das zweite Taktsignal auf eine definierte Phasenbeziehung zum Zugreifen auf die Daten eingestellt sind.

In einer Ausführungsform arbeitet der erste Takt mit einer niedrigeren Frequenz als der zweite Takt.
Es ist eine Weiterbildung, dass

– das erste Taktsignal eine erste Periodendauer aufweist und das zweite Taktsignal eine zweite Periodendauer aufweist;
– die erste Periodendauer ein erstes Zeitintervall eines ersten Logikpegels und ein zweites Zeitintervall eines zweiten Logikpegels umfasst;
– das erste Zeitintervall größer als die zweite Periodendauer ist; und
– das zweite Zeitintervall größer als die zweite Periodendauer des zweiten Taktsignals ist.

Es ist eine Weiterbildung, dass die zweite Verarbeitungseinheit eingerichtet ist, einen Zyklus des zweiten Taktsignals auf der Grundlage des ersten Taktsignals zu bestimmen, wobei der Zyklus des zweiten Taktsignals zum Zugreifen auf die Daten in dem Datenspeicher der ersten Domäne verwendet wird.
Es ist eine Weiterbildung, dass

– die zweite Verarbeitungseinheit eingerichtet ist, während einer Zeit, nachdem sich das erste Taktsignal von einem zweiten Logikzustand auf einen ersten Logikzustand geändert hat, über das zweite Taktsignal auf die Daten der ersten Domäne zuzugreifen,
– auf die Daten der ersten Domäne über das zweite Taktsignal eine vorgegebene Zeitdauer, nachdem sich das erste Taktsignal von dem zweiten Logikzustand auf den ersten Logikzustand geändert hat, zugegriffen wird.

In einer Ausführungsform umfasst die erste Domäne ferner wenigstens eine erste Verarbeitungseinheit und wobei die zweite Verarbeitungseinheit Teil der zweiten Domäne ist.
Es ist eine Weiterbildung, dass die erste Domäne eine Bereitschaftsdomäne ist und die zweite Domäne eine Kerndomäne ist, wobei das zweite Taktsignal eine höhere Frequenz als das erste Taktsignal aufweist.
In einer Ausführungsform wird der erste Takt freigegeben, während der zweite Takt wenigstens vorübergehend gesperrt wird.
Ferner wird eine Vorrichtung zum Zugreifen auf Daten einer ersten Domäne, die durch einen ersten Takt angesteuert wird, über einen zweiten Takt vorgeschlagen. Die Vorrichtung umfasst eine erste Domäne, die einen ersten Takt und wenigstens einen Datenspeicher zum Speichern der Daten umfasst, und eine zweite Domäne, die einen zweiten Takt und eine zweite Verarbeitungseinheit umfasst. Außerdem enthält die Vorrichtung Mittel zum Einstellen des ersten Takts und des zweiten Takts auf eine definierte Phasenbeziehung zum Zugreifen auf die Daten.
Es wird ein Computerprogrammprodukt bereitgestellt, das direkt in einen Datenspeicher einer digitalen Verarbeitungsvorrichtung geladen werden kann, wobei das Computerprogrammprodukt Softwarecodeabschnitte zum Ausführen der Schritte des hier beschriebenen Verfahrens umfasst.
Anhand der Zeichnungen sind Ausführungsformen gezeigt und dargestellt. Die Zeichnungen dienen zur Darstellung des Grundprinzips, so dass nur für das Verständnis des Grundprinzips notwendige Aspekte dargestellt sind. Die Zeichnungen sind nicht maßstabsgerecht. In den Zeichnungen bezeichnen dieselben Bezugszeichen ähnliche Merkmale.
1 zeigt einen schematischen Blockschaltplan, der einen Bereitschaftsoszillator, der ein Taktsignal bereitstellt, das z. B 100 kHz beträgt, und einen Hauptoszillator, der ein Taktsignal bereitstellt, das z. B. 66 MHz beträgt, umfasst, wobei auf Daten der ersten Domäne durch den Bereitschafts- und durch den Hauptoszillator zugegriffen werden kann; und
2 zeigt ein Prinzipschaltbild einer alternativen Ausführungsform zum effizienten Zugreifen auf Daten einer ersten Domäne über beide Oszillatoren.
In vielen Steuersystemen besteht ein Bedarf daran, während einer Zeit, wenn die Aktivität des Steuersystems niedrig ist, Energie zu sparen. Im Ergebnis wird die Systemarchitektur in wenigstens zwei Domänen geteilt. Eine zweite Domäne wird für den Betrieb des Steuersystems in einer Normalbetriebsart verwendet, in der die erforderlichen Funktionen, die erforderlichen Module und die erforderliche Rechenleistungsfähigkeit mit einer hohen Taktfrequenz arbeiten; diese wird als die "schnelle Domäne" oder "Kerndomäne" bezeichnet. Eine erste Domäne (auch als "langsame Domäne" oder "Bereitschaftsdomäne" bezeichnet) kann einen reduzierten Satz von Funktionen bereitstellen und kann somit im Vergleich zu der Frequenz der zweiten Domäne mit einer niedrigen Frequenz getaktet werden.
Die erste ("langsame") Domäne kann Funktionseinheiten (z. B. einen Zeitgeber, eine Kommunikationsschnittstelle usw.) enthalten, die mit der niedrigeren Frequenz dieser ersten Domäne arbeiten. Allerdings können diese Funktionseinheiten dafür vorgesehen sein, den Betrieb fortzusetzen, während die zweite ("schnelle") Domäne, z. B. aus Gründen der Leistungseinsparung, ausgeschaltet ist. Die Funktionseinheiten erfordern Konfigurations- und Steuerdaten von der Verarbeitungseinheit der zweiten Domäne und können Statusinformationen an diese Verarbeitungseinheit liefern.
Außerdem kann die erste Domäne einen Datenspeicher umfassen, der zum Speichern von Informationen verwendet wird, die eine Leistungsabschaltzeitdauer der zweiten Domäne "überstanden" haben, falls die zweite Domäne dafür konfiguriert ist, ausgeschaltet (z. B. abgeschaltet) zu werden.
Somit kann es notwendig sein, dass Datenzugriffe (Lesen oder Schreiben) von der Verarbeitungseinheit, die mit dem Takt der zweiten Domäne arbeitet, an die Funktionseinheiten oder an den Datenspeicher, die sich in der ersten Domäne befinden, die mit der langsameren Geschwindigkeit des Takts der ersten Domäne arbeiten, übergeben werden.
In vielen Architekturen kann die schnelle Domäne in einen Leistungssparzustand eintreten, in dem sie überhaupt nicht getaktet wird oder in dem ihre Leistungsversorgung sogar verringert oder ausgeschaltet ist. Andererseits kann die langsame Domäne (Domäne mit kleiner Leistung) (Bereitschaftsdomäne) betriebsfähig sein (versorgt und getaktet werden), während die schnelle Domäne (die Kerndomäne) in einem solchen Leistungssparzustand ist. Somit kann die Bereitschaftsdomäne einen Taktgenerator aufweisen, der unabhängig von dem Taktgenerator der (schnellen) Kerndomäne ist.
In vielen Anwendungen kann der Taktgenerator der Bereitschaftsdomäne mit einer Frequenz in einem Bereich z. B. von 32 kHz bis 200 kHz arbeiten, während der Kerndomänentakt in dem MHz-Bereich, z. B. über 20 MHz, arbeiten kann.
Während des Normalbetriebs, d. h., wenn beide Domänen in Betrieb sind, kann es eine Notwendigkeit zum Zugreifen auf Register oder Signale der Bereitschaftsdomäne durch eine Verarbeitungsvorrichtung (z. B. eine Zentraleinheit, CPU), die sich innerhalb der Kerndomäne befindet, geben. Mit jeder Domäne, die für sich allein arbeitet, kann das Bereitstellen eines Zugriffs auf Register oder Signale, die sich auf eine andere (asynchrone) Taktdomäne beziehen, eine Synchronisation erfordern. Eine solche Synchronisation kann durch eine Synchronisierzelle erzielt werden, die zwei D-Flipflops in Reihe umfassen kann, die mit dem Taktsignal der Empfangsdomäne getaktet werden.
Im Fall des Schreibens von Werten von der Kerndomäne in Register der Bereitschaftsdomäne oder des Übergebens von Signalen von der Kern- an die Bereitschaftsdomäne kann eine Synchronisationszeitdauer, d. h. eine Zeitdauer, bis die synchronisierten Signale in der Empfangsdomäne sichtbar sind, (auf der Grundlage der niedrigeren Taktrate der Bereitschaftsdomäne) beträchtlich lang sein. Diese Zeitdauer definiert die Reaktionszeit der Empfangsdomäne und außerdem die Zugriffsrate auf sie. Mit anderen Worten, die Kerndomäne kann zum Zugreifen auf die langsamere Bereitschaftsdomäne nicht ihre volle Geschwindigkeit verwenden und muss warten, bis die langsamere Domäne den vorhergehenden Zugriff verarbeitet hat. Darüber hinaus können die Größe der Synchronisierzellen und ihr Stromverbrauch in Abhängigkeit von der Menge an Signalen, die zwischen den Domänen durchgehen, erheblich sein.
Falls die Kerndomäne von Zeit zu Zeit ausgeschaltet wird, um den Leistungsverbrauch zu verringern, kann die Reaktionszeit der Bereitschaftsdomäne zum Schreiben von Operationen von der Kerndomäne zu einem begrenzenden Faktor werden, da die langsame Domäne erfordert, dass die schnelle Domäne erheblich länger als notwendig aktiv bleibt, was den Gesamtleistungsverbrauch erhöht.
In Übereinstimmung mit einer beispielhaften Lösung können viele Synchronisierzellen in den Datenwegen zwischen der langsamen Domäne und der schnellen Domäne weggelassen sein, indem irgendein Zugriff auf Informationen in der langsamen Domäne von der schnellen Domäne, die mit der Taktimpulsflanke der langsamen Domäne kollidieren könnten, vermieden wird. Mit anderen Worten, die schnelle Domäne kann auf Informationen der langsamen Domäne zugreifen, falls die schnelle Domäne die von der langsamen Domäne verwendete Taktimpulsflanke nicht stört.
Somit kann ein Zugriff auf Informationen (Lesen/Schreiben von einer schnellen Domäne oder ein Datensignalaustausch zwischen den Domänen) nur gefährdet werden, falls er mit einer Taktimpulsflanke der langsamen Domäne kollidieren kann.
Es wird nun eine beispielhafte Ausführungsform im Kontext synchroner Domänen beschrieben.
In Übereinstimmung mit einer beispielhaften Ausführungsform wird die langsame Domäne nicht asynchron zu der schnellen Domäne getaktet. Somit wird die langsame Domäne mit einem Taktsignal getaktet, das synchron mit dem Taktsignal der schnellen Domäne ist, aber mit einer anderen Taktfrequenz abläuft.
Falls die langsame Domäne mit einem Taktsignal getaktet wird, das synchron mit dem Taktsignal der schnellen Domäne ist, sind keine Synchronisierzellen erforderlich, da keine Kollision auftreten kann.
Somit kann das "ursprüngliche" langsame Taktsignal nicht verwendet werden, um die langsame Domäne tatsächlich zu takten, während es aber angeben kann, wann die langsame Domäne getaktet worden wäre. Somit kann das langsame Taktsignal mit dem schnellen Takt synchronisiert werden und kann der Domäne mit langsamem Takt ein Taktzyklus des schnellen Takts zugewiesen werden. Dies kann dadurch geschehen, dass ein Taktimpuls des schnellen Takts entnommen wird und dieser als Taktimpuls für die Domäne mit langsamem Takt verwendet wird. Dies kann dazu führen, dass die Domänen mit beiden Takten synchronisiert sind, aber mit unterschiedlichen Taktfrequenzen betrieben werden.
Falls die Domäne mit langsamem Takt durch das ursprüngliche langsame Taktsignal in einer spezifischen Betriebsart getaktet werden soll, z. B., falls die Domäne mit schnellem Takt ausgeschaltet wird, kann ein Taktmultiplexer verwendet werden, um zwischen dem "ursprünglichen" asynchronen Takt der langsamen Domäne und dem "entnommenen" synchronen Takt von der schnellen Domäne auszuwählen. Der Taktmultiplexer kann in Abhängigkeit von der Betriebsart der schnellen Domäne konfiguriert werden.
1 zeigt einen Prinzipblockschaltplan, der einen Bereitschaftsoszillator 101, der ein Taktsignal bereitstellt, das z. B. 100 kHz beträgt, und einen Hauptoszillator 102, der ein Taktsignal bereitstellt, dass z. B. 66 MHz beträgt, umfasst. Es ist eine Leistungsbetriebsart-Steuereinheit 103 vorgesehen, um den Bereitschaftsoszillator 101 und/oder den Hauptoszillator 102 in Abhängigkeit von einer Betriebsart der Vorrichtung (z. B. Bereitschaftsbetriebsart, Vollleistungsbetriebsart usw.) zu steuern.
Der Bereitschaftsoszillator 101 stellt an seinem Ausgang ein Taktsignal CLK_1 bereit und der Hauptoszillator 102 stellt an seinem Ausgang ein Taktsignal CLK_2 bereit.
Es ist eine Synchronisierzelle 104 vorgesehen, die zwei in Reihe geschaltete D-Flipflops umfassen kann. Die Synchronisierzelle 104 weist einen Eingangsanschluss D und einen Ausgangsanschluss Q und einen Taktanschluss CLK_sc auf. Das Taktsignal CLK_1 wird an den Eingangsanschluss D übermittelt und das Taktsignal CLK_2 wird an den Taktanschluss CLK_sc übermittelt.
Ein Multiplexer 106 weist zwei Eingänge IN0 und IN1, einen Ausgang OUT und einen Konfigurationseingang CFG auf. Der Konfigurationseingang CFG kann mit einer Steuereinheit (z. B. mit der Leistungsbetriebsart-Steuereinheit 103 oder mit einer anderen Steuereinheit) verbunden sein. Die Steuereinheit verbindet den Eingang IN0 durch Anlegen eines Signals "0" an den Konfigurationseingang CFG mit dem Ausgang OUT. Die Steuereinheit verbindet den Eingang IN1 durch Anlegen eines Signals "1" an den Konfigurationseingang CFG mit dem Ausgang OUT. Der Ausgangsanschluss Q der Synchronisierzelle 104 ist mit dem Eingang IN1 verbunden, das Taktsignal CLK_1 ist mit dem Eingang IN0 verbunden.
Am Ausgang OUT des Multiplexers 106 werden die folgenden Signale bereitgestellt:
Falls die Konfigurationseingabe CFG 0 ist, ist die Bereitschaftsdomäne asynchron zu der Kerndomäne und kann die Kerndomäne ausgeschaltet werden.
Falls die Konfigurationseingabe CFG 1 ist, ist die Bereitschaftsdomäne synchron mit der Kerndomäne, wobei die Taktfrequenz des Bereitschaftsoszillators zum Zugreifen auf die Daten verwendet wird.
In diesem Beispiel wird die Bereitschaftsdomäne zum Ablaufen mit der langsamen Taktfrequenz konfiguriert.
Somit wird die Ausgabe Q der Synchronisierzelle 104 durch Auswählen der Eingabe IN1 des Multiplexers 106 zum Zugreifen auf die Bereitschaftsdomäne 107 verwendet, wobei die Bereitschaftsoszillatorausgabe mit dem Hauptoszillatortakt synchronisiert ist. Außerdem kann das Taktsignal CLK_2 des Hauptoszillators 102 ebenfalls zum Zugreifen auf die Bereitschaftsdomäne 107 (und auf die Kerndomäne 108) verwendet werden, da der Takt des Hauptoszillators 102 über die Synchronisierzelle 104 mit dem Takt des Bereitschaftsoszillators 101 synchronisiert ist.
Falls der Hauptoszillator ausgeschaltet wird, kann die Eingabe IN0 des Multiplexers 106 dafür ausgewählt werden, über den Bereitschaftsoszillator 101 auf die Bereitschaftsdomäne 107 zuzugreifen.
Es wird nun eine andere beispielhafte Ausführungsform im Kontext asynchroner Domänen beschrieben.
In Übereinstimmung mit einem anderen Beispiel kann die schnelle Domäne auf Informationen der asynchron getakteten langsamen Domäne zugreifen, wenn die langsame Domäne einen Taktimpuls der schnellen Domäne nicht "sehen" kann. In diesem Fall besteht kein Risiko einer Datenverfälschung.
Falls die Domäne mit langsamem Takt z. B. aufnahmefähig für steigende Taktimpulsflanken ihres Takts ist, kann die schnelle Domäne auf Daten in der Domäne mit langsamem Takt zugreifen, während der Takt der langsamen Domäne auf dem Hochpegel (logische "1") ist. Nur wenn der Takt der Domäne mit langsamem Takt auf dem Tiefpegel (logische "0") ist, kann in der "nahen Zukunft" eine steigende Flanke auftreten und kann sie somit einen Impuls der Domäne mit schnellem Takt stören.
2 zeigt ein Prinzipschaltbild, das einen Bereitschaftsoszillator 101, der ein Taktsignal bereitstellt, das z. B. 100 kHz beträgt, und den Hauptoszillator 102, der ein Taktsignal bereitstellt, das z. B. 66 MHz beträgt, umfasst. Die Leistungsbetriebsart-Steuereinheit 103 ist vorgesehen, um den Bereitschaftsoszillator 101 und/oder den Hauptoszillator 102 in Abhängigkeit von einer Betriebsart der Vorrichtung (z. B. Bereitschaftsbetriebsart, Vollleistungsbetriebsart usw.) zu steuern. Außerdem sind ein Taktgatter 201, eine Synchronisierzelle 202, ein Detektor 203 der steigenden Flanke, eine Logik 204, ein Register 205 und ein Multiplexer 206 gezeigt.
Der Bereitschaftsoszillator 101 stellt an seinem Ausgang ein Taktsignal CLK_1 bereit und der Hauptoszillator 102 stellt an seinem Ausgang ein Taktsignal CLK_2 bereit.
Das Taktgatter 201 weist einen Takteingangsanschluss IN auf, mit dem das Taktsignal CLK_2 verbunden ist. Außerdem weist das Taktgatter 201 einen Freigabeanschluss EN und einen Ausgangsanschluss OUT auf. Ein Taktimpuls an seinem Eingang IN wird nur dann an den Ausgang OUT weitergeleitet, wenn der Freigabeanschluss EN auf "1" eingestellt ist; wenn der Freigabeanschluss EN auf "0" eingestellt ist, bleibt die Ausgabe OUT des Taktgatters 201 auf einem Leerlaufpegel, z. B. "0".
Der Bereitschaftsoszillator 101 und der Hauptoszillator 102 sind mit der Synchronisierzelle 202 verbunden.
Die Synchronisierzelle 202 kann zwei D-Flipflops umfassen, die in Reihe geschaltet sind. Die Synchronisierzelle 202 weist einen Eingangsanschluss D und einen Ausgangsanschluss Q und einen Taktanschluss CLK_sc auf. Das Taktsignal CLK_1 wird an den Eingangsanschluss D übermittelt, das Taktsignal CLK_2 wird an den Taktanschluss CLK_sc übermittelt. Die Ausgabe Q der Synchronisierzelle 202 wird dem Detektor 203 der steigenden Flanke zugeführt und der Ausgang des Detektors der steigenden Flanke ist mit dem Freigabeanschluss EN des Taktgatters 201 verbunden.
Das Taktgatter 201 übergibt die Taktimpulse CLK_2 von dem Hauptoszillator 102 an den Multiplexer 206, falls der Freigabeanschluss EN, der durch den Detektor 203 der steigenden Flanke gespeist wird, "1" ist. Dies geschieht, falls durch den Detektor 203 der steigenden Flanke in dem Signal des Bereitschaftsoszillators 101 eine steigende Flanke detektiert wird.
Der Multiplexer 206 weist zwei Eingänge IN0 und IN1, einen Ausgang OUT_m und einen Konfigurationseingang CFG auf. Der Konfigurationseingang CFG kann mit einer Steuereinheit (z. B. mit der Leistungsbetriebsart-Steuereinheit 103 oder mit einer anderen Steuereinheit) verbunden sein. Die Steuereinheit verbindet den Eingang IN0 durch Anlegen eines Signals "0" an den Konfigurationseingang CFG mit dem Ausgang OUT. Die Steuereinheit verbindet den Eingang IN1 durch Anlegen eines Signals "1" an den Konfigurationseingang CFG mit dem Ausgang OUT. Der Eingang IN0 ist mit dem Taktsignal CLK_1 verbunden und der Eingang IN1 ist mit dem Ausgang OUT des Taktgatters 201 verbunden.
Bei dem Ausgang OUT_m des Multiplexers 206 wird ein Taktimpuls 207 zum Zugreifen auf Daten der Bereitschaftsdomäne bereitgestellt. Bei dem Ausgang OUT_m werden die folgenden Signale bereitgestellt:
Falls die Konfigurationseingabe CFG 0 ist, entspricht der Taktimpuls 207 dem Taktsignal CLK_1 des Bereitschaftsoszillators 101.
Falls die Konfigurationseingabe CFG 1 ist, entspricht der Taktimpuls 207 einem Taktimpuls, der aus dem Taktsignal CLK_2 des Hauptoszillators 102 entnommen wird, wenn das Taktsignal CLK_1 des Bereitschaftsoszillators 101 eine steigende Flanke angegeben hat. Die Informationen dieser steigenden Flanke werden über den Detektor 203 der steigenden Flanke (der synchron mit der Kerndomäne arbeitet) und die Synchronisierzelle 202 für den Freigabeeingang EN des Taktgatters 201 verfügbar gemacht. Das synchronisierte Bereitschaftstaktsignal liefert ähnlich der Ausgabe Q der Synchronisierzelle 104 aus 1 die Informationen über die Phase des Bereitschaftstakts an die Kerndomäne.
Der Hauptoszillator 102 kann sein Signal für die Logik 204 bereitstellen, die über ein Register 205 den Multiplexer 206 dafür einstellen kann, an seinem Ausgang das Bereitschaftsoszillatorsignal oder das Signal von dem Taktgatter 201 zu verwenden.
Die dargestellte Lösung besitzt den Vorteil, dass eine verringerte Chipfläche erforderlich ist, was ebenfalls zu einer verringerten Leistungsmenge führt. Ferner ist die Zugriffsrate auf die langsame Domäne durch die schnelle Domäne erheblich erhöht, da die schnelle Domäne nicht mehr zu warten braucht, bis die langsame Domäne die Informationen "gesehen" hat.
Für beide Ausführungsformen A und B wird das "ursprüngliche" Taktsignal der langsamen Domäne mit der schnellen Domäne synchronisiert und kann dort verwendet werden. In Übereinstimmung mit der Ausführungsform A kann eine steigende Flanke dieses Signals dazu führen, dass ein Taktimpuls durch die schnelle Domäne an die langsame Domäne geliefert wird. In der Ausführungsform B kann die Software den Status dieses Taktsignals der langsamen Domäne lesen und auf einen Logikpegel "1" warten, bevor ein Lese- oder ein Schreibbefehl ausgegeben wird.
Als eine Option kann die Software nun zwischen dem Lesen des synchronisierten Signals und dem Lese/Schreib-Zugriff, der länger als die Phase des Logikpegels "0" des synchronisierten Signals (abzüglich einer bestimmten Reserve) dauern kann, eine Unterbrechung höherer Priorität annehmen.
Es ist eine Option, dass die Informationen über eine Änderung des Logikpegels des synchronisierten Signals an die Kerndomäne weitergeleitet werden. Somit kann der Zugriff auf Daten der Bereitschaftsdomäne an dem Logikpegel des synchronisierten Signals geplant werden.
Es ist eine andere Option, dass der Zugriff auf Daten der Bereitschaftsdomäne auf der Grundlage eines Zeitfensters geplant wird, das mit der Änderung des Logikpegels beginnt. In einem solchen Szenarium wird ein Zeitfenster eingestellt, das vor der nächsten relevanten Änderung des Logikzustands des langsamen Taktsignals endet.
Ein besonderer Vorteil der hier gegebenen Lösung ist, dass das Taktsignal z. B. nur durch Ersetzen eines Taktsignals durch ein anderes Taktsignal, das auf der Grundlage eines asynchronen Taktsignals erzeugt werden kann, synchronisiert werden kann. Somit ist das Synchronisieren des Taktsignals, anstatt mehrere Datenleitungen zu synchronisieren, was zu einem hohen Stromverbrauch führt, zusätzlichen Platz erfordert und zur Verzögerung führt, eine effizientere Vorgehensweise.
In einem oder in mehreren Beispielen können die hier beschriebenen Funktionen wenigstens teilweise in Hardware wie etwa in spezifischen Hardwarekomponenten oder in einem Prozessor implementiert werden. Allgemeiner können die Techniken in Hardware, in Prozessoren, in Software, in Firmware oder in irgendeiner Kombination davon implementiert werden. Falls sie in Software implementiert werden, können die Funktionen als eine oder mehrere Anweisungen oder Code in einem computerlesbaren Medium gespeichert oder übertragen werden und durch eine Hardware-gestützte Verarbeitungseinheit ausgeführt werden. Computerlesbare Medien können computerlesbare Speichermedien, die einem konkreten Medium entsprechen, wie etwa Datenspeichermedien oder Kommunikationsmedien einschließlich irgendeines Mediums, das die Übertragung eines Computerprogramms von einem Ort zu einem anderen, z. B. in Übereinstimmung mit einem Kommunikationsprotokoll, ermöglicht, enthalten. Auf diese Weise können computerlesbare Medien allgemein (1) konkreten computerlesbaren Speichermedien, die nicht temporär sind, oder (2) einem Kommunikationsmedium wie etwa einem Signal oder einer Trägerwelle entsprechen. Datenspeichermedien können irgendwelche verfügbaren Medien sein, auf die durch einen oder mehrere Computer oder durch einen oder mehrere Prozessoren zugegriffen werden kann, um Anweisungen, Code und/oder Datenstrukturen zur Implementierung der in dieser Offenbarung beschriebenen Techniken auszulesen. Ein Computerprogrammprodukt kann ein computerlesbares Medium enthalten.
Beispielhaft und nicht als Beschränkung können solche computerlesbaren Speichermedien RAM, ROM, EEPROM, CD-ROM oder einen anderen optischen Scheibenspeicher, einen Magnetscheibenspeicher oder andere magnetische Speichervorrichtungen, Flash-Datenspeicher oder irgendein anderes Medium, das verwendet werden kann, um gewünschten Programmcode in Form von Anweisungen oder Datenstrukturen zu speichern und auf das durch einen Computer zugegriffen werden kann, umfassen. Außerdem wird irgendeine Verbindung korrekt als ein computerlesbares Medium, d. h. als ein computerlesbares Übertragungsmedium, bezeichnet. Falls z. B. Anweisungen von einer Website, einem Server oder einer anderen fernen Quelle unter Verwendung eines Koaxialkabels, eines Faseroptikkabels, eines verdrillten Leitungspaars, einer digitalen Teilnehmerleitung (DSL) oder drahtloser Technologien wie etwa Infrarot, Funk und Mikrowelle übertragen werden, sind das Koaxialkabel, das Faseroptikkabel, das verdrillte Leitungspaar, DSL oder drahtlose Technologien wie etwa Infrarot, Funk und Mikrowelle in der Definition des Mediums enthalten. Allerdings enthalten computerlesbare Speichermedien und Datenspeichermedien selbstverständlich keine Verbindungen, Trägerwellen oder andere temporäre Medien, sondern sind sie stattdessen auf nichttemporäre konkrete Speichermedien gerichtet. Scheibe und Platte, wie sie hier verwendet sind, enthalten eine Compact Disc (CD), eine Laser Disc, eine optische Platte, eine Digital Versatile Disc (DVD), eine Diskette und eine Blu-Ray-Disc, wobei Scheiben Daten üblicherweise magnetisch wiedergeben, während Platten Daten optisch mit Lasern wiedergeben. Kombinationen der Obigen sollen ebenfalls im Schutzumfang der computerlesbaren Medien enthalten sein.
Die Anweisungen können durch einen oder mehrere Prozessoren wie etwa eine oder mehrere Zentraleinheiten (CPU), digitale Signalprozessoren (DSPs), Universalmikroprozessoren, anwendungsspezifische integrierte Schaltungen (ASICs), frei programmierbare logische Anordnungen (FPGAs) oder eine andere äquivalente integrierte oder diskrete Logikschaltungsanordnung ausgeführt werden. Dementsprechend kann sich der Begriff "Prozessor", wie er hier verwendet ist, auf irgendeine vorstehende Struktur oder irgendeine andere Struktur, die zur Implementierung der hier beschriebenen Techniken geeignet ist, beziehen. Außerdem kann die hier beschriebene Funktionalität in einigen Aspekten innerhalb dedizierter Hardware- und/oder Softwaremodule bereitgestellt werden, die zum Codieren oder Decodieren konfiguriert sind, oder in einem kombinierten Codec enthalten sein. Außerdem könnten die Techniken vollständig in einer oder in mehreren Schaltungen oder Logikelementen implementiert werden.
Die Techniken dieser Offenbarung können in einer breiten Vielfalt von Vorrichtungen oder Geräten einschließlich eines drahtlosen Kopfsprechhörers, einer integrierten Schaltung (IC) oder eines Satzes von ICs (z. B. eines Chipsatzes) implementiert werden. Um funktionale Aspekte der Vorrichtungen, die dafür konfiguriert sind, die offenbarten Techniken auszuführen, hervorzuheben, sind in dieser Offenbarung verschiedene Komponenten, Module oder Einheiten beschrieben, wobei sie aber nicht notwendig die Verwirklichung durch verschiedene Hardwareeinheiten erfordern. Wie oben beschrieben wurde, können vielmehr verschiedene Einheiten in einer einzelnen Hardwareeinheit kombiniert werden oder durch eine Zusammenstellung interoperabler Hardwareeinheiten, die einen oder mehrere wie oben beschriebene Prozessoren zusammen mit geeigneter Software und/oder Firmware enthalten, bereitgestellt werden.
Obwohl verschiedene beispielhafte Ausführungsformen der Erfindung offenbart worden sind, ist für den Fachmann auf dem Gebiet klar, dass verschiedene Änderungen und Abwandlungen vorgenommen werden können, die einige der Vorteile der Erfindung erzielen, ohne von dem Erfindungsgedanken und Schutzumfang der Erfindung abzuweichen. Für den Fachmann auf dem Gebiet ist offensichtlich, dass andere Komponenten, die dieselben Funktionen ausführen, geeignet ersetzt werden können. Es sollte erwähnt werden, dass auch in jenen Fällen, die nicht explizit erwähnt worden sind, Merkmale, die in Bezug auf eine spezifische Figur erläutert sind, mit Merkmalen anderer Figuren kombiniert werden können. Ferner können die Verfahren der Erfindung entweder in allen Softwareimplementierungen, die die geeigneten Prozessoranwendungen verwenden, oder in Hybridimplementierungen, die eine Kombination aus Hardwarelogik und Softwarelogik nutzen, um dieselben Ergebnisse zu erzielen, erzielt werden. Solche Abwandlungen des erfinderischen Konzepts sollen in den beigefügten Ansprüchen enthalten sein.

Claims

Verfahren, das Folgendes umfasst: – Zugreifen auf Daten einer ersten Domäne, die durch einen ersten Takt angesteuert wird, über einen zweiten Takt; – wobei der Zugriff auf die Daten mit einer definierten Phasenbeziehung zwischen dem ersten Takt und dem zweiten Takt stattfindet.
Verfahren nach Anspruch 1, bei dem der erste Takt asynchron zu dem zweiten Takt ist.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem der erste Takt eine niedrigere Frequenz als der zweite Takt aufweist.
Verfahren nach einem der vorhergehenden Ansprüche, – bei dem der erste Takt eine erste Periodendauer aufweist und der zweite Takt eine zweite Periodendauer aufweist; – bei dem die erste Periodendauer ein erstes Zeitintervall eines ersten Logikpegels und ein zweites Zeitintervall eines zweiten Logikpegels umfasst; – bei dem das erste Zeitintervall größer als die zweite Periodendauer ist; und – bei dem das zweite Zeitintervall größer als die zweite Periodendauer des zweiten Takts ist.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem der zweite Takt einen Zugriff auf Daten einer zweiten Domäne oder einen schnellen Zugriff auf Daten der ersten Domäne bestimmt.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem der erste Takt freigegeben wird während der zweite Takt gesperrt wird.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem die erste Domäne eine Verarbeitungseinheit, die durch den ersten Takt angesteuert wird, und einen Datenspeicher, auf den die Verarbeitungseinheit zugreifen kann, umfasst.
Verfahren nach Anspruch 7, bei dem eine zweite Domäne eine zweite Verarbeitungseinheit, die durch den zweiten Takt angesteuert wird, umfasst, wobei die zweite Verarbeitungseinheit eingerichtet ist, auf den Datenspeicher der ersten Domäne zuzugreifen.
Verfahren nach einem der Ansprüche 7 oder 8, bei dem die Daten der ersten Domäne in dem Datenspeicher gespeichert werden.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem der erste Takt zum Zugreifen auf die Daten der ersten Domäne, falls der zweite Takt ausgeschaltet wird, verwendet wird.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem ein Zyklus des zweiten Takts auf der Grundlage des ersten Takts bestimmt wird, wobei der Zyklus des zweiten Takts zum Zugreifen auf die Daten der ersten Domäne verwendet wird.
Verfahren nach Anspruch 11, bei dem eine Flanke des ersten Takts oder ein Pegel des ersten Takts zum Auswählen einer Flanke des zweiten Takts verwendet wird.
Verfahren nach Anspruch 12, bei dem die Flanke eine steigende Flanke ist.
Verfahren nach einem der vorhergehenden Ansprüche, das ferner das Zugreifen auf die Daten der ersten Domäne über den zweiten Takt während einer Zeit, wenn sich der erste Takt von einem zweiten Logikzustand auf einen ersten Logikzustand geändert hat, umfasst, wobei auf die Daten der ersten Domäne über den zweiten Takt nach einer vorgegebenen Zeitdauer, nachdem sich der erste Takt von dem zweiten Logikzustand auf den ersten Logikzustand geändert hat, zugegriffen wird.
Verfahren nach Anspruch 14, bei dem der erste Logikzustand einer logischen "0" entspricht und der zweite Logikzustand einer logischen "1" entspricht oder umgekehrt.
Computerprogrammprodukt, das direkt in einen Datenspeicher einer digitalen Verarbeitungsvorrichtung ladbar ist, wobei das Computerprogrammprodukt Softwarecodeabschnitte zum Ausführen der Schritte des Verfahrens nach einem der vorhergehenden Ansprüche umfasst.
Vorrichtung, die Folgendes umfasst: – eine erste Domäne, die eine erste Taktschaltung, die eingerichtet ist, ein erstes Taktsignal zu erzeugen, und einen Datenspeicher, der eingerichtet ist, Daten zu speichern, auf die zugegriffen werden soll, umfasst; und – eine zweite Domäne, die eine zweite Taktschaltung, die eingerichtet ist, ein zweites Taktsignal zu erzeugen, und eine zweite Verarbeitungseinheit umfasst, wobei die zweite Verarbeitungseinheit mit dem Datenspeicher gekoppelt ist; – wobei das erste Taktsignal und das zweite Taktsignal auf eine definierte Phasenbeziehung zum Zugreifen auf die Daten eingestellt sind.
Vorrichtung nach Anspruch 17, bei der das erste Taktsignal eine niedrigere Frequenz als das zweite Taktsignal aufweist.
Vorrichtung nach einem der Ansprüche 17 oder 18, – bei der das erste Taktsignal eine erste Periodendauer aufweist und das zweite Taktsignal eine zweite Periodendauer aufweist; – bei der die erste Periodendauer ein erstes Zeitintervall eines ersten Logikpegels und ein zweites Zeitintervall eines zweiten Logikpegels umfasst; – bei der das erste Zeitintervall größer als die zweite Periodendauer ist; und – bei der das zweite Zeitintervall größer als die zweite Periodendauer des zweiten Taktsignals ist.
Vorrichtung nach einem der Ansprüche 17 bis 19, bei der die zweite Verarbeitungseinheit eingerichtet ist, einen Zyklus des zweiten Taktsignals auf der Grundlage des ersten Taktsignals zu bestimmen, wobei der Zyklus des zweiten Taktsignals zum Zugreifen auf die Daten in dem Datenspeicher der ersten Domäne verwendet wird.
Vorrichtung nach einem der Ansprüche 17 bis 20, – bei der die zweite Verarbeitungseinheit eingerichtet ist, während einer Zeit, nachdem sich das erste Taktsignal von einem zweiten Logikzustand auf einen ersten Logikzustand geändert hat, über das zweite Taktsignal auf die Daten der ersten Domäne zuzugreifen, – bei der auf die Daten der ersten Domäne über das zweite Taktsignal eine vorgegebene Zeitdauer, nachdem sich das erste Taktsignal von dem zweiten Logikzustand auf den ersten Logikzustand geändert hat, zugegriffen wird.
Vorrichtung nach einem der Ansprüche 17 bis 21, bei der die erste Domäne ferner eine erste Verarbeitungseinheit umfasst.
Vorrichtung nach einem der Ansprüche 17 bis 22, bei der die erste Domäne eine Bereitschaftsdomäne ist und die zweite Domäne eine Kerndomäne ist, wobei das zweite Taktsignal eine höhere Frequenz als das erste Taktsignal aufweist.
Vorrichtung nach einem der Ansprüche 17 bis 23, bei der das erste Taktsignal freigegeben wird während das zweite Taktsignal gesperrt wird.