JP5660195B2 - 電流モード回路 - Google Patents

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Description

この明細書で言及する実施例は、電流モード回路に関する。この電流モード回路は、例えば、入力アナログ信号をサンプリングしてデジタル信号に変換するアナログ／デジタル変換器（ＡＤＣ：Analogue-to-Digital Converter）を含んでもよい。
アナログ／デジタル変換器（ＡＤＣ）を実現するためのアーキテクチャは、通常、３つのカテゴリに分かれる。すなわち、低速／中速（例えば、統合およびオーバーサンプルＡＤＣ）、中速（例えば、アルゴリズムＡＤＣ）および高速（例えば、時間インターリーブＡＤＣ）のカテゴリの３つに分かれる。典型的に、ＡＤＣの速度の増加に伴って、ＡＤＣの精度が低下することが知られている。
時間インターリーブＡＤＣの背景にある主たるアイデアは、多くのサブＡＤＣを並列的に動作させることによって、超高速のアナログ／デジタル変換を得ることである。知られている時間インターリーブＡＤＣの例としては、様々な従来技術文献に開示がある。
また、改良された時間インターリーブＡＤＣに関しても従来技術文献に開示がなされている。さらに、サンプリングクロックのジッタおよびアパーチャ時間に起因したエラーの低減を結果として生じるサンプルアンドホールド（Ｓ＆Ｈ）増幅器のための『電流モード』サンプリングアーキテクチャも従来技術文献に開示がなされている。
欧州特許公開第２０２３４８７号明細書
ダブリュ・シー・ブラック他（W. C. Black et al）著，「時間インターリーブ・コンバータアレイ（"Time-Interleaved Converter Arrays"）」，IEEE Journal of Solid-State Circuits，VOL.15，pp1022-1029，1980年12月発行 ケー・ポウルトン他（K. Poulton et al）著，「１GHz ６ビットＡＤＣシステム（"A 1-GHz 6-bit ADC System"）」，IEEE Journal of Solid-State Circuits，VOL.22，pp962-970，1987年12月発行 ピータ・シヴァン他（Peter Schvan et al）著，「９０ｎｍのＣＭＯＳによる２４GS/s ６b ＡＤＣ（"A 24 GS/s 6b ADC in 90 nm CMOS"）」，ISSCC 2008，Session 30，データ変換技術（Data-Converter Techniques）30.3，2008 IEEE International Solid-State Circuits Conference，pp544,545,634，2008年発行 エル・リチャード・カーレイ他（L. Richard Carley et al）著，「高速で低消費電力の集積ＣＭＯＳサンプルホールド増幅器アーキテクチャ（"High-Speed Low-Power Integrating CMOS Sample-and-Hold Amplifier Architecture"）」，IEEE 1995，Custom Integrated Circuits Conference，pp543-546，1995年発行
図１は時間インターリーブＡＤＣ１の一例を示す概略図である。ＡＤＣ１は、第１サンプルホールド回路（sample-and-hold circuit：サンプルアンドホールド回路：Ｓ／Ｈ回路）２，４つの第２サンプルホールド回路４，４つのＮビットＡＤＣ６およびデジタルマルチプレクサ（デジタルＭＵＸ）８を有する。
第１サンプルホールド回路２は、クロックθ0によって制御され、また、第２サンプルホールド回路４は、クロックθ1〜θ4によって制御される。クロックθ0は、クロックθ1〜θ4よりも４倍速く、また、クロックθ1〜θ4は、クロックθ0の期間だけ互いに遅延するようになっている。そのため、ＡＤＣ６は、毎回クロックθ0のレートでサンプルされた入力信号ＶINのサンプルを受け取り、１つのＡＤＣ６により受け取られたサンプルは、他のＡＤＣ６により受け取られたサンプルと時間的にインターリーブされることになる。この手法の長所は、４つのＡＤＣ６が入力サンプリング周波数のレートの１／４で動作できることである。
ＡＤＣ６のデジタル出力は、デジタルマルチプレクサ８において一緒に多重化され、そして、第１サンプルホールド回路２に入力された本来のアナログ入力信号ＶINを表すデジタル信号として出力される。
明らかに、第１サンプルホールド回路２はクリティカルであるが（なぜなら、第１サンプルホールド回路２は、その周波数で動作しなければならないから）、４つの第２サンプルホールド回路４におけるジッタ（位相ノイズ）は許容することができる。そのため、第１サンプルホールド回路２は、性能を向上させるためにしばしば、例えば、ＧａＡｓ（ガリウム砒素）を使用するシリコン以外の技術で実現される。
図２は時間インターリーブＡＤＣ１０の他の例を示す概略図である。ＡＤＣ１０は、４つのトラックホールド回路（track-and-hold circuit：トラックアンドホールド回路：Ｔ／Ｈ回路）１２，４個のＡＤＣバンク１４，４個のデマルチプレクサ（ＤＥＭＵＸ）１６およびデジタルマルチプレクサ（デジタルＭＵＸ）１８を有する。ＡＤＣ１０の全体的なアーキテクチャは、ＡＤＣ１のものに相当する。ここで、Ｔ／Ｈ回路１２は、時間インターリーブ形式によりオーバーサンプリング周波数の１／４で動作する。
ＡＤＣバンク１４は、受け取ったサンプルをデジタル信号に変換するために使用される。ＡＤＣバンク１４は、それぞれ複数の時間インターリーブ・サブＡＤＣ回路を有してもよく、それらのサブＡＤＣ回路は、Ｔ／Ｈ回路１２よりはまだ遅いレートで動作させることができる。これにより、入力する信号のそれぞれを複数の出力信号に分離（デマルチプレックス）する。なお、デマルチプレックシングは、デマルチプレクサ１６により実行される。デマルチプレクサ１６の出力信号は、最終的にデジタルマルチプレクサ１８において一緒に多重化され、そして、Ｔ／Ｈ回路１２に入力された本来のアナログ入力信号ＶINを表すデジタル信号として出力される。
従って、図２のＡＤＣ１０のような超高速ＡＤＣのためのアーキテクチャは、初期サンプルを扱うインターリーブされたＴ／Ｈ回路アレイと、それに続く低速のサブＡＤＣアレイを駆動するデマルチプレクサおよびサンプルホールド回路であることが分かる。この現存するＡＤＣ回路は、電圧モード回路である。
図２を参照して説明したアーキテクチャにおける問題は、ゲインを得ること，および，異なるフロントエンドのＴ／Ｈチャネル間のスキュー（サンプル時間）のマッチングを行うことが難しいということである。さらに、その問題点は、異なるデマルチプレクサおよびサンプルホールドチャネル間でゲインのマッチングを行うこと，および，サブＡＤＣ間でゲイン／線形性／オフセットのマッチングを行うことが（もし、不可能でなければ）非常に難しいということである。如何なるミスマッチも、周波数領域における尾根（spurs）および形状（images），或いは，時間領域における固定されたパターンのノイズとして現れる。たとえ、サンプリング遅延を整える手段が提供され得るとしても、遅延エラーは直接測定するにはあまりにも小さ過ぎるため、それらの遅延エラーを測定する困難性は存続することになる。
さらなる問題は、フロントエンドＴ／Ｈ回路により十分な速度および線形性を達成することである。この十分な速度および線形性の達成は、フロントエンドＴ／Ｈ回路が非常に広い帯域および低い歪みを持つ必要があるからである。この問題は、どのような信号依存のスイッチング遅延も高い周波数の入力信号の歪みを招くため、サンプリングスイッチの静的な線形性だけでなく動的な線形性を必要とすることにもなる。
他の主たる問題は、サンプリングゲートで高速，低容量および低電力を得るために、非常に小型のデバイスを使用しなければならず、これは、ランダムなミスマッチが非常に大きくなり、その補償が困難になることを意味する。さらに、この問題は、高い周波数において、良好な入力マッチングを得ることを困難にし、また、歪みを生じることになる信号依存のスイッチングキックバックが重要になる。
２０ＧＨｚの入力信号で６ビットのＥＮＯＢ（Effective Number Of Bits：有効ビット数）を維持するという困難性を含む設計アイデアを提供するために、Ｔ／Ｈサンプリング時間は、理想サンプル事例で０．１ｐｓの精度以内でインターリーブされる必要がある。これは、設計によっては不可能であり、キャリブレーション（calibration）が必要になる。しかしながら、時間は、例えば、クロック遅延の差を測定することによって、十分な精度で直接測定されることはできない。また、キャリブレーション信号は、通常、ＦＦＴの尾根を最小限にすることによって、反転するタイミング（非常に小さいステップ）を可能にするために印加されることを必要とする。たとえ、これが行われたとしても、多数の高速サンプリングクロックの生成および分配、並びに、微細な遅延時間調整の提供は困難であり、また、大きな電力を消費することになる。
図２のＡＤＣ１０のような時間インターリーブＡＤＣに存在する問題をより一層理解するために、より詳細に考察する。
図３は、ＡＤＣ１０のＴ／Ｈ回路１２に適用され得る回路２０の概略図である。回路２０は、抵抗２１，トランジスタ２２，クロックバッファ２４，信号バッファ２６およびキャパシタ２８を有する。アナログ入力電圧ＶINは、典型的に、クロック信号ＣＬＫの制御によるトランジスタ２２を介してゲーティングされることでサンプリングされる。そして、そのサンプリングされた電圧は、バッファ２６を介した回路の停止によって使用される前に、一時的にキャパシタ２８に蓄えられる。
上記回路を高いサンプリングレートで動作させるための要求は、その動作自体に相当な困難が見いだされる。例えば、５６ＧＳ／ｓの要求されたサンプリングレートで動作させるためには、クロックパルスの幅は、１７ｐｓ程度に（図３に示されるように）される必要がある。
そのような高速動作は、小型の（例えば、１μｍ2以下のゲート領域を有する）トランジスタ２２、および、小型の（例えば、数ｆＦ程度の容量値Ｃを有する）キャパシタ２８が必要になる。これらの小型サイズのものでは、トランジスタ２２（例えば、寄生容量およびオン抵抗ＲON）におけるミスマッチ、および、ＡＤＣの異なるサンプリング回路２０間のキャパシタ２８におけるミスマッチが重要になる。
さらに、抵抗２１は、通常、所望の入力インピーダンス（例えば、５０Ω）を与え、必要とする周波数でキャパシタ２８のインピーダンスを抵抗２１のインピーダンスよりも高く（例えば、１０倍）して良好な入力マッチングを維持するために設けられる。例えば、５００Ωのインピーダンスで２０ＧＨｚにおいて、キャパシタ２８は、１６ｆＦ程度の容量値を持つことが必要になる。このようなとても小さいサイズでは、Ｔ／Ｈ回路のキャパシタ２８間のミスマッチが非常に重要になる。
また、そのような高いクロックレートでは、スルーレートが重要になる。図４は、その高レベルＶDD（デジタル値『１』）からその低レベルＶSS（デジタル値『０』）までとしたクロック信号の拡大図である。図４は、その図から明らかなように、入力信号ＶINが最大信号値および最小信号値間で変動する例を示す。図４における信号は、目盛りは示されていないが、信号ＶINの可能な入力値の範囲を超えている（最大，中央および最小の値が黒点により示される）。さらに、それに対応するトランジスタ２２がスイッチングするときのクロック信号ＣＬＫの値の範囲（再び、対応する最大，中央および最小の値が黒点により示される）が認識されるであろう。これは、トランジスタのスイッチングポイントが、ＶCLK−ＶINに従ったゲート−ソース間電圧に依存するためである。このクロック信号ＣＬＫの値における範囲は、図４に示されるスイッチタイミングエラーΔＴに依存する入力信号（ＶIN）の範囲をもたらす。
図５は、上記スルーレート関連の影響および入力に依存したタイミングエラーをさらに理解するのに役に立つ図である。図５（ａ）に示されるように、クロック信号ＣＬＫは、概略的に示されたその立ち下がりエッジのクロックスキューを一緒に有する完全な正弦波として示されている。なお、図５（ａ）では、立ち下がりエッジがクリティカルであると仮定されており、簡略化のために、立ち上がりエッジのスルーは描かれていない。
図５（ｂ）に示される入力信号（ＶIN）の波形について、黒点は、図５（ａ）のクロック波形の立ち下がりエッジに対応するサンプリングポイントを表している。しかし、図４との比較から分かるように、入力信号ＶINが範囲の中央にあるとき、回路が正しくサンプルを取り出すように設計されていると仮定すると、入力信号ＶINがその範囲の正側の半分に在るとき、入力信号の大きさよって速いサンプルが取り出される。逆に、入力信号ＶINがその範囲の負側の半分に在るとき、入力信号の大きさよって遅いサンプルが取り出される。クロックスキュー，位相ノイズ（ジッタ），振幅ノイズ，並びに，トランジスタおよびキャパシタのミスマッチは、上述した問題、すなわち、最終的なＡＤＣの出力における低いＥＮＯＢをより一層低下させる。
そのようなミスマッチ，クロックスルー，スキュー並びにジッタの影響は、遅延ミスマッチの発生，ゲインミスマッチ並びにロールオフまたは帯域ミスマッチとして要約される。なお、遅延ミスマッチは、主として、クロック生成およびサンプリング回路により発生し、また、ゲインミスマッチは、主として、サンプリングおよびデマルチプレクサ回路により発生する。さらに、ロールオフまたは帯域ミスマッチは、主として、再びサンプリングおよびデマルチプレクサ回路により発生する。
図６は、ゲインミスマッチＧおよびロールオフミスマッチＲの影響を示す周波数応答図である。そのようなミスマッチは、ＡＤＣの全部の応答周波数で予測不能であるということができる。
図２におけるさらなる問題は、ＡＤＣアーキテクチャがキャリブレーションの問題に関わることである。知られているテスト信号をＡＤＣに与えて、キャリブレーションを行うためにＡＤＣの出力を試験することは、論理的には可能である。その出力信号は、例えば、ＦＦＴの実行により試験され、その後、周波数応答の結果を試験する。図７は、理想的なＦＦＴトレース、および、入力信号の周波数スペクトルの例を示す図である。例えば、理想的な５６ＧＳ／ｓのＡＤＣについて、図７（ａ）は、５６ＧＨｚの全ＡＤＣサンプリング周波数、すなわち、２８ＧＨｚの全ＡＤＣナイキスト周波数（Nyquist frequency）が与えられた理想的な出力ＦＦＴトレースの例を示している。この例では、４ウェイ・サンプラインターリーブが想定され、各サンプラは、１４ＧＨｚ、すなわち、５６ＧＨｚの１／４のサンプリング周波数で動作する。
１ＧＨｚのテスト信号が、他の信号が存在しないＡＤＣの入力に印加される場合を仮定する。これにより、１ＧＨｚのトレースは、１４，２８，４２および５６ＧＨｚの周波数に関する形状を伴って図７（ａ）に示されるものが期待される。
従って、キャリブレーションは、テスト信号を印加して所望の周波数応答を達成するキャリブレーションの実行によって、論理的に行われ得る。しかしながら、ＦＦＴ処理は、処理時間，電力消費および複雑さが費やされることになる。さらに、動作している間、サンプリング回路は、図７（ａ）における単一周波数についての信号を受け取らない。その代わり、動作している間の入力信号は、図７（ｂ）に示されるような周波数スペクトルを持つことになる。従って、動作している間のキャリブレーションの実行は、手が出せないほどに複雑になり、ＡＤＣにおいて行われるキャリブレーションの強制は、オフラインになってしまう。キャリブレーションを行うためにＡＤＣ（例えば、イーサネット（登録商標）による接続で使用）をオフラインにする必要があることは、望ましくないことである。
さらに、サンプリングクロックのジッタおよびアパーチャ時間に起因したエラーの低減を生じるＳ＆Ｈ増幅器の電流モード・サンプリングアーキテクチャにおいて、低減されたエラーは、同じサンプリングレートの電圧モードＳ＆Ｈにおける電力削減を可能にする。このサンプラは、『矩形』の理想サンプリングパルスを受け取るようにする回路を駆動するために、スイッチト論理レベル・クロックを使用する。さらに、そのサンプラは、回路にノイズおよび歪みの影響を生じさせる電圧−電流変換を行うためのトランスコンダクタンス段も使用する。トランスコンダクタンス段の入力インピーダンスは、容量性であり、それは、回路のマッチング性能を悪くすることを意味する。
第１実施形態の実施例によれば、第１および第２の相補の電流信号をサンプリングする電流モード回路であって、第１および第２の相補の回路部を有し、前記第１の回路部は前記第１の電流信号をサンプリングし、前記第２の回路部は前記第２の電流信号をサンプリングし、前記第１および第２の回路部の各々は、前記電流信号が印加される第１ノードと、各々の経路を通って前記第１ノードに導電的に接続され得る複数の第２ノードと、前記第１ノードと前記第２ノード間の接続を、互いに異なる前記電流信号を構成する電荷のパケットが、時間の経過に従って異なる前記経路を通ってステアされるように制御するステアリング手段と、を有し、前記電流モード回路は、前記第１の回路部の前記第２ノードの少なくとも１つ、および、前記第２の回路部の前記第１の回路部の前記第２ノードの少なくとも１つに対して相補のノードに接続され、前記相補の一対のノードに対する前記電荷のパケットの間の期間で、前記相補の一対のノードの電圧値の差を第１の値にもって行くリセット手段と、を有する電流モード回路が提供される。
開示の電流モード回路は、改良された歪み特性，低減された消費電力，低減された回路サイズおよび向上されたサンプリングレートの少なくとも１つを可能にすることができるという効果を奏する。
時間インターリーブＡＤＣの一例を示す概略図である。 時間インターリーブＡＤＣの他の例を示す概略図である。 トラックホールド回路の一例を示す概略図である。 スルーレートの影響を認識するためにクロック信号を拡大した図である。 スルーレート関連の影響および入力に依存したタイミングエラーを理解するのに役に立つ図である。 ゲインミスマッチＧおよびロールオフミスマッチＲの影響を示す周波数応答図である。 理想的なＦＦＴトレース、および、入力信号の周波数スペクトルの例を示す図である。 電流モードサンプリング回路を示す概略図である。 実施例に係るＡＤＣ回路を示す概略図である。 実施例に係る４相電流モードサンプラを概略的に示す回路図である。 クロック信号θ0〜θ3および出力電流ＩＯＵＴA〜ＩＯＵＴDの波形を概略的に示す図である。 クロック信号θ0〜θ3および電流ＩＯＵＴA，ＩＯＵＴBおよびＩＯＵＴDの波形の一部を示す図である。 電流ＩＯＵＴA〜ＩＯＵＴDの波形を電流ｉTAILの増加および減少として示す図である。 一実施例の動作を説明するシミュレーション結果を示す図（その１）である。 一実施例の動作を説明するシミュレーション結果を示す図（その２）である。 実施例のサンプリング回路を適用した例を概略的に示す図である。 図９のＡＤＣ回路の一部を概略的に示す図である。 図１７のデマルチプレクサの動作を理解するのに役に立つ概略図である。 図９におけるＡＤＣバンクの動作原理を理解するのに役に立つ概略図である。 実施例におけるＳＡＲ回路の適用の可能性を理解するのに役に立つ概略図である。 図９のＡＤＣ回路の可能なレイアウトを理解するのに役に立つ概略図である。 実施例に適用されるキャリブレーション技術のコンセプトを理解するのに役に立つ概略図である。 図１２において、ＶＣＯタイミングエラーを表すさらなる信号を伴って部分的に重複した波形を示す図である。 図１２において、サンプリングスイッチの１つにおける閾値電圧エラーを表すさらなる信号を伴って部分的に重複した波形を示す図である。 トリム電圧がボディ端子にどのように印加されるかを示すためのサンプリングスイッチの概略図である。 図９のＡＤＣ回路に実施したシミュレーション結果を示す図（その１）である。 図９のＡＤＣ回路に実施したシミュレーション結果を示す図（その２）である。 可能な改良を認識するために図９のＡＤＣ回路の一部を概略的に示す図である。
まず、電流モード回路の実施例を詳述する前に、各実施形態を説明する。
第１実施形態の実施例は、電流に基づいて、すなわち、電流領域でサンプリングを実行する。つまり、本実施例において、信号に格納された如何なる情報のコンテンツも、それらの信号の電流レベルによって表される。そのような回路の動作において、電流は独立に変化可能であり、電圧はその電流に従うことになる。これは、電流は原因で、電圧は効果であるためである。そのような実施例は、電圧モード回路に組み入れられ、或いは、電圧モード回路と共に使用される。
Ｘ個の経路（ここで、Ｘ≧３）が対応するＸ個の時間インターリーブされた制御信号により制御されるとき、それらの制御信号として（予め想定した回路を使用して）スイッチト論理レベル・クロック信号を用いることが適切であると考えられる。そのようなクロック信号としては、例えば、ハードにより切り替えられるクロック信号、または、矩形波型のクロック信号が考えられ得る。そのときには、要求される１００／ＸパーセントのデューティサイクルのパルスによりＸ個の経路を制御するために、各々が１００／Ｘパーセントのデューティサイクルを有するクロック信号を使用する必要がある。例えば、Ｘ＝４のとき、２５パーセントのデューティサイクルを有するクロック信号を使用し、要求される２５パーセントのデューティサイクルのパルスにより４個の経路を制御することになる。そのような制御信号の使用は、回路が高い周波数（例えば、１０ＧＨｚ以上）での使用が可能でないと困難である。
これに対して、本第１実施形態の実施例において、Ｘ個の時間インターリーブされた制御信号は、湾曲した制御信号である。その結果、各制御信号自体は、典型的に５０パーセントのデューティサイクルの形状（これは、湾曲した信号では当然）を有しているが、１００／ＸパーセントのデューティサイクルのパルスがＸ個の経路を制御するために提供されることが可能になる。例えば、Ｘ＝４のとき、４個の経路を制御するために、それぞれが２５パーセントのデューティサイクルのパルスから５０パーセントのデューティサイクルのパルスの４個の時間インターリーブされた湾曲の制御信号を使用することが可能になる。湾曲の制御信号を使用することによって、特に、高い周波数で動作するときに長所となる、制御信号の生成における困難が緩和される。動作の特定の周波数（例えば、電荷のパケットが生成され得るサンプリングレート）において、矩形波型のスイッチト論理レベル・クロック信号は、本第１実施形態の湾曲の制御信号よりも一層高い周波数成分を要求する。他の点では、制御信号の基本周波数において、湾曲信号（例えば、持ち上げられた余弦信号）は、低いスルーレートを有し、その基本周波数におけるコンテンツだけを有する単なる信号である。
以下は、本第１実施形態に関する任意の構成であるが、ここで開示する他の回路の実施形態の構成と組み合わせて提供され得る。
制御信号は、通常、余弦信号に持ち上げられてもよい。例えば、信号の形状は、その信号の上部において、持ち上げられた完全な余弦信号に地下銑ことが要求されるかも知れない。制御信号は、互いに関して、実質的に等しく時間インターリーブになっていてもよい。
好ましい実施例において、Ｘは４であってもよい。これは、例えば、直交・電圧制御発振器（直交ＶＣＯ：Quadrature Voltage-Controlled Oscillator：制御信号の手頃な生成器）を伴って適合性を容易に可能とし得る。
ステアリング手段は、Ｘ個の経路の各々がＸ個の制御信号の異なる１つによって制御されるようになっていてもよい。例えば、ステアリング手段は、Ｘ個の経路の各々が、当該経路の制御信号がその最大値またはその最大値に近いとき実質的に導電性であり、また、当該経路の制御信号がその最小値またはその最小値に近いとき実質的に非導電性であるように構成されてもよい。ステアリング手段は、制御信号の２つが等しい値を有するとき、当該２つの制御信号に対応する経路が実質的に導電性の等しいレベルを有するように構成されてもよい。
スイッチング手段は、経路毎にトランジスタを有してもよく、各経路に対し、トランジスタに関して、当該トランジスタのチャネルが当該経路の一部分を形成し、当該トランジスタが当該経路の制御信号によって制御されるようになっていてもよい。これは、経路の導電性を制御する有益な手法を提供する。トランジスタは、ゲート端子を有するＭＯＳＦＥＴであってもよく、各経路に対し、トランジスタに関して、当該トランジスタのゲート端子が当該経路の制御信号を受け取るように接続されてもよい。
電流モード回路は、さらに、入力電圧信号を受け取り可能な入力ノードと、入力ノードと第１ノード間に接続され、入力電圧信号を電流信号に変換する変換手段と、を有してもよい。この変換手段は、その変換を実行するための抵抗を有する受動回路として構成される。これは、電流モードで動作するにも関わらず、電圧信号（これは、より手頃な入力信号）を供給する回路を好適に使用可能とし得る。
供給された入力信号を所望の電流信号に変換するために電圧−電流変換（Ｖ−Ｉ変換）を行うとき、トランスコンダクタンス段（すなわち、動的なＶ−Ｉ変換回路）を使用するのが好ましい（想定した従来考えられていた回路を使用する場合）と考えられる。トランスコンダクタンス段は、例えば、電流信号が印加されるノードに電圧リップルが在る場合でも、正しいＶ−Ｉ変換を提供するために役に立たせることができる。しかしながら、そのようなトランスコンダクタンス段の入力インピーダンスは容量性（トランスコンダクタのゲート）であり、そのために、その動作における帯域幅の制限を持つことになる。従って、そのようなトランスコンダクタンスの使用は、高い周波数（例えば、１０ＧＨｚ以上）において、大きな問題を含むことになり得る。高い周波数において、トランスコンダクタンス段は、相当なノイズおよび歪み発生源になるかも知れず、入力マッチングを満足させることを非常に困難にし得る。
本第１実施形態の実施例において、入力電圧信号を電流信号に変換するために、抵抗が入力ノードおよび第ノード間に受動変換手段の一部として設けられる。これは、上述の従来考えられていたものと対比して、動的なトランスコンダクタンス段の使用に適している。そのような受動変換手段は、一定の入力インピーダンスが達成され得る抵抗の入力インピーダンスを持つように構成され、それにより、本第１実施形態の受動的なＶ−Ｉ変換を、相当なノイズおよび歪みを与えることなく、非常に高い周波数で使用され得る。本第１実施形態の実際の実施例では、第１ノードの電圧リップルが、十分に高い線形性を可能としつつ動作するのに十分小さいことが分かる。
変換手段は、抵抗を有する抵抗ネットワークを有してもよく、入力ノードが実質的に周波数に対して一定の入力インピーダンスを有するように構成される。第１ノードは、容量性入力インピーダンス、例えば、そのノードの寄生容量に依存したものを有してもよく、また、抵抗ネットワークは、第１ノードにおいて、容量性入力インピーダンスを補償するためのインダクタンスを有してもよい。
抵抗ネットワークは、入力電圧信号を電流信号に変換するときの第１ノードにおける電圧変動の影響が縮小されるように構成されるかも知れない。例えば、抵抗ネットワークは、そのような電圧変動の影響の縮小を実行するための電位分割回路を有してもよい。
電流モード回路は、さらに、第２ノードを介した電荷パケットのそれぞれの特性に基づいて、電荷パケットに関して対応する電流信号の値を示すサンプル値を生成する手段を有してもよい。ここで、上記の特性は、例えば、１つのパケットまたは複数のパケットの領域（すなわち、複数のパケットにより構成する電荷の総量）のピーク値である。このピーク値は、例えば、ＤＳＰ（Digital Signal Processor）または他の演算装置に出力され得るデジタルサンプリング値であってもよい。
電流モード回路は、第２ノードの１つ以上からのサンプル値を結合して、１つ以上の結合されたサンプル値を提供可能にすると共に、その結合されたサンプル値に従って回路のキャリブレーション動作を可能にするキャリブレーション手段を有してもよい。
統計学的にいうと、時間の経過により、第２ノードの１つを介したサンプル値の結合（例えば、平均）は、第２ノードの他の１つを介したサンプル値の結合と等しくなることが期待され得る。これは、電流信号が、時間の経過で値が変化（疑似ランダム）する典型的なデータ信号のような情報信号を伝えることを推測させる。これは、また、回路が正しく動作することも推測させる。
従って、電流信号がそのような情報信号を十分に伝えると仮定すると、上述したサンプル値の結合間の差異，或いは，サンプル値の結合と基準値間の差異が、回路におけるエラーの兆候であるかも知れない。そして、そのような差異が、上記エラーを低減または除去する（すなわち、回路の動作をキャリブレートする）動作を制御するための使用に役に立つかも知れない。
なぜなら、そのようなキャリブレーションは、『真の』サンプリング値，すなわち，回路が使用されるときに印加される情報信号から生成されるサンプリング値を利用するからである。また、そのキャリブレーションは、回路が実際に使用されている間に（すなわち、キャリブレーションを実行するために『オフストリーム』或いは『オフライン』にすることなく）実行され得る。
キャリブレーション手段は、時間の経過により第２ノードのために当該ノードの結合されたサンプル値を更新すべくサンプル値を結合可能にし、結合されたサンプル値と基準値との比較結果に従って該電流モード回路のキャリブレーション動作を可能にしてもよい。そのような結合は、例えば、合計または平均の結合であるかも知れない。
キャリブレーション手段は、時間の経過により第２ノードの１つのために、当該ノードの結合されたサンプル値を更新すべくサンプル値を結合可能にしてもよい。また、キャリブレーション手段は、時間の経過により第２ノードの他の１つのために、当該ノードの結合されたサンプル値を更新すべくサンプル値を結合可能にしてもよい。さらに、キャリブレーション手段は、それらの結合されたサンプル値の比較結果に従って電流モード回路のキャリブレーション動作を可能にしてもよい。そして、キャリブレーション手段は、第２ノードの各々に対して、時間の経過により各第２ノードのために、当該ノードの結合されたサンプル値をそれぞれ更新すべくサンプル値を結合可能にしてもよい。また、キャリブレーション手段は、それらの結合されたサンプル値の比較結果に従って電流モード回路のキャリブレーション動作を可能にしてもよい。上記の比較は、例えば、結合されたサンプル値の間の差異を見いだし、それら第２ノードの異なる結合における差異の間の関係を見いだすことを有してもよい。
キャリブレーション手段は、前記キャリブレーションを実行するために、前記制御信号生成手段の動作，および／または，前記スイッチング手段の動作に影響を及ぼし得るようにされてもよい。
キャリブレーション手段は、キャリブレーションを実行するために、制御信号の位相，および／または，大きさを制御することが可能になっているかも知れない。一実施例において、ステアリング手段は、第２ノードの各々を第１ノードに導電的に接続するのが当該第２ノードの制御信号によって制御される。また、キャリブレーション手段は、時間の経過により第２ノードの１つの候補のために、当該ノードの結合されたサンプル値を提供すべくサンプル値を結合可能にする。さらに、キャリブレーション手段は、時間の経過により第２ノードの他の１つの候補のために、当該ノードの結合されたサンプル値を提供すべくサンプル値を結合可能にする。そして、キャリブレーション手段は、それらの候補のノードの前記結合されたサンプル値の間の差異を補償するために、一方または両方の候補のノードの制御信号の位相，および／または，大きさを制御することが可能になっている。
他の実施例として、キャリブレーション手段は、キャリブレーションを実行するために、制御信号におけるスイッチング手段の依存性を制御可能になっているかも知れない。一実施例において、スイッチング手段は、経路毎にトランジスタを有し、各経路に対し、トランジスタに関して、当該トランジスタのチャネルが当該経路の一部分を形成し、当該トランジスタが当該経路の制御信号によって制御される。また、キャリブレーション手段は、時間の経過により前記第２ノードの１つの候補のために、当該ノードの結合されたサンプル値を提供すべくサンプル値を結合可能にする。さらに、キャリブレーション手段は、時間の経過により前記第２ノードの他の１つの候補のために、当該ノードの結合されたサンプル値を提供すべくサンプル値を結合可能にする。そして、キャリブレーション手段は、それらの候補のノードの結合されたサンプル値の間の差異を補償するために、一方または両方の候補のノードの経路を通ってトランジスタのゲート電圧，および／または，バルク電圧を制御することが可能になっている。
電流モード回路は、サンプル値または該サンプル値の幾つかを分析可能なキャリブレーション手段を有し、その分析に従って該電流モード回路の動作を調整するかも知れない。
前に考察した回路において、スイッチング手段によって使用するための制御信号は、急峻なクロックエッジを伴ったクロック信号、例えば、矩形波のようなスイッチト論理レベル・クロックに向かう傾向がある。このようにして、スイッチング手段のスイッチング動作は、スイッチング手段の異なるスイッチ間のミスマッチからスイッチング手段を制御するために使用される異なる制御信号間のミスマッチまでの影響を受け難くされ，或いは，その影響から保護される。
これに対して、本第１実施形態の実施例は、湾曲の制御信号を使用する。湾曲信号の大きさは、時間の経過に対して、その最大値から最小値まで非常にゆっくりと変化する。すなわち、特定の基準周波数を有する制御信号のために、湾曲信号は、遅いスルーレート有し、基準周波数におけるコンテンツを有するだけの信号である。このようにして、スイッチング手段を制御するために使用される異なる制御信号間のミスマッチおよびスイッチング手段の異なるスイッチ間のミスマッチに対する、スイッチング手段のスイッチング動作の感度を最大にすることを可能にする。他の手法としては、湾曲信号を使用することによって、ミスマッチにおける変化から出力サンプル値における変化までのゲインを最大にすることができるかも知れない。この感度は、ミスマッチを補償するための回路の動作をキャリブレーとするのに好適に使用されるであろう。すなわち、これは、サンプル値を分析し、その分析に基づいて動作をキャリブレートすることを可能にするかも知れない。
電流モード回路は、３つのストラクチャを有するかも知れない。第１ノードは、３つのストラクチャのルートノードであり、第２ノードは、３つのストラクチャの第１段ノードであり、３つのストラクチャのそれぞれは、前ートノードに対して導電的に直接接続可能である。電流モード回路は、さらに、第１段ノード毎の３つのストラクチャの複数の後続段ノードを有し、該後続段ノードの各々は、その第１段ノードを介したそれぞれの経路を通ってルートノードに対して導電的に間接接続可能である。ステアリング手段は、ルートノードおよび後続段ノード間の接続を制御可能になっており、電流信号を構成する電荷の異なるパケットが、時間の経過により異なる経路を通ってステアされる。
ノードを３つのストラクチャに配列することによって、スイッチングが、その段から次に続く段まで順次緩やかになるように実行されるという仕様を可能にする。ここで、３つのストラクチャは、ルートノード、第１段ノード、および、経路を通ったノード間で分配されるスイッチング手段を構成するスイッチを伴った各第１段ノード毎の後続段ノードである。例えば、ルートノードから第１段ノードまでの経路が、順にまたは連続して（パケットを伝えるべく）繰り返され、Ｘ個の第１段ノードがあると仮定すると、第１段ノードを介したパケットのレートは、ルートノードを介したパケットのレートの１／Ｘである。さらに、ノードの次段（後続段ノードの一部または全て）を通る例に拡張すると、第１段ノード毎にＮ個の第２段ノードがあると仮定すると、第２段ノードを介したパケットのレートは、第１段ノードを介したパケットのレートの１／Ｎである。すなわち、第２段ノードを介したパケットのレートは、ルートノードを介したパケットのレートの１／（Ｘ・Ｎ）になる。
一実施例において、ステアリング手段は、湾曲の制御信号を、ルートノードおよび第１段ノード間の接続を制御するために使用可能にし、また、制御信号生成手段は、複数の時間インターリーブされた切り替え論理制御信号を生成可能にする。そして、ステアリング手段は、切り替え論理制御信号を、第１段ノードおよび後続段ノード間の接続を制御するために使用可能にする。第１段ノードおよび後続段ノード間の接続を制御するために使用される制御信号は、ルートノードおよび第１段ノード間の接続を制御するために使用される制御信号よりも大きいピークトゥピーク電圧を有するかも知れない。および／または、第１段ノードおよび後続段ノード間の接続を制御するために使用される制御信号は、ルートノードおよび第１段ノード間の接続を制御するために使用される制御信号よりも長いオン時間を有するかも知れない。
制御信号生成手段は、後続段ノードを介して前記電荷パケットのそれぞれの特性に基づき、電荷パケットに関して対応する電流信号の値を示すサンプル値を生成可能にするかも知れない。
電流モード回路は、さらに、第１ノード以外のノードに接続されたリセット手段を有するかも知れず、リセット手段は、当該ノードのパケット間の期間で、当該ノードの電圧値を予め定められた値にもって行くことを可能にするかも知れない。
ノードの電圧値を予め定められた値にもって行くことによって、当該ノードのパケット間の期間で、そのノードの寄生容量に蓄えられた余計な電荷（例えば、以前の電荷パケット）の異なった総量から生じるエラーを低減することを可能にするかも知れない。一実施例において、リセット手段は、そのノードの電圧値を、当該ノードの連続するパケット間と同じ値に復帰させ得るようにしてもよい。
電流モード回路は、異なる第１ノード以外のノードのそれぞれに対する複数の上記リセット手段を有してもよい。電流モード回路は、異なる第１ノード以外のノードのそれぞれに対する複数の上記リセット手段を有するかも知れない。その各ノードの電圧値は、それぞれのノードで異なるか、または、それぞれのノードで実質的に等しいかに復帰することを生じる。
電流モード回路は、第１および第２の相補の電流信号をサンプリングするように構成されるかも知れない。一実施例において、電流モード回路は、第１および第２の相補の回路部を有し、第１回路部は第１電流信号をサンプリングし、第２回路部は第２電流信号をサンプリングする。各回路部は、それぞれ第１ノード，第２ノードおよびステアリング手段を有してもよく、電流モード回路は、さらに、第１回路部の第２ノードの少なくとも１つ、および、第２回路部の相補のノードに接続されたリセット手段を有してもよい。リセット手段は、相補の一対のノードのパケット間の期間で、当該２つのノードの電圧値の差を予め定められた値にもって行くことを可能にする。
相補の一対のノード間の電圧値における差異を予め定められた値に持って行くことによって、それらのノードのパケット間の期間、当該ノードの寄生容量に蓄えられた余計な電荷（例えば、以前の電荷パケットからのもの）の異なった総量から結果として生じるエラーを低減することを可能にするかも知れない。
リセット手段は、相補の一対のノードの両方に接続されていてもよい。リセット手段は、電圧値の差を予め定められた値にもって行くために、相補の一対のノードまたはその両方を（例えば、キャパシタを介して）基準電位、例えば、接地電源に接続可能にしてもよい。リセット手段は、相補の一対のノードを互いに同じ電位にもって行くことを可能にするかも知れない。リセット手段は、相補の一対のノード間に接続されてもよく、それらのノードを互いに同じ電位にもって行くために、当該ノードを一緒に接続可能にしてもよい。リセット手段は、相補の一対のノードまたはその両方（それぞれ）の電圧値を、連続するパケット間で同じ値に復帰させ得るようにしてもよい。異なる相補ノードの対のそれぞれに対する複数のリセット手段が設けられるかも知れない。
各回路部は、当該回路部の第２ノードを介した電荷パケットのそれぞれの特性に基づいて、電荷パケットに関して対応する電流信号の値を示すサンプル値を生成する生成手段を有するかも知れない。
第２実施形態の実施例によれば、電流信号をサンプリングする電流モード回路であって、前記電流信号が印加される第１ノードと、複数の第２ノードと、ステアリング手段と、生成手段と、キャリブレーション手段と、を有す電流モード回路が提供される。前記複数の第２ノードは、それぞれ経路を通って前記第１ノードに電気的に接続され得る。前記ステアリング手段は、前記第１ノードと前記第２ノード間の接続を、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされるように制御する。前記生成手段は、前記第２ノードを介した前記電荷パケットのそれぞれの特性に基づいて、前記電荷パケットに関して対応する前記電流信号の値を示すサンプル値を生成する。前記キャリブレーション手段は、前記第２ノードの１つ以上からのサンプル値を結合して、１つ以上の結合されたサンプル値を提供すると共に、該結合されたサンプル値に従って該電流モード回路のキャリブレーション動作を可能にする。
そのような結合は、例えば、合計または平均とも考えられるかも知れない。
統計学的にいうと、時間の経過により、第２ノードの１つを介したサンプル値の結合（例えば、平均）は、第２ノードの他の１つを介したサンプル値の結合と等しくなることが期待され得る。これは、電流信号が、時間の経過で値が変化（疑似ランダム）する典型的なデータ信号のような情報信号を伝えることを推測させる。これは、また、回路が正しく動作することも推測させる。
従って、電流信号がそのような情報信号を十分に伝えると仮定すると、上述したサンプル値の結合間の差異，或いは，サンプル値の結合と基準値間の差異が、回路におけるエラーの兆候であるかも知れない。そして、そのような差異が、上記エラーを低減または除去する（すなわち、回路の動作をキャリブレートする）動作を制御するための使用に役に立つかも知れない。
なぜなら、そのようなキャリブレーションは、『真の』サンプリング値，すなわち，回路が使用されるときに印加される情報信号から生成されるサンプリング値を利用するからである。また、そのキャリブレーションは、回路が実際に使用されている間に（すなわち、キャリブレーションを実行するために『オフストリーム』または『オフライン』にすることなく）実行され得る。
以下は、本第２実施形態に関する任意の構成であるが、ここで開示する他の回路の実施形態の構成と組み合わせて提供され得る。
キャリブレーション手段は、時間の経過により第２ノードのために、当該ノードの結合されたサンプル値を更新すべくサンプル値を結合可能にし、結合されたサンプル値と基準値との比較結果に従って電流モード回路のキャリブレーション動作を可能にしてもよい。キャリブレーション手段は、時間の経過により第２ノードの１つのために、当該ノードの結合されたサンプル値を更新すべくサンプル値を結合可能にし、時間の経過により第２ノードの他の１つのために、当該ノードの結合されたサンプル値を更新すべくサンプル値を結合可能にしてもよい。さらに、そのキャリブレーション手段は、それらの結合されたサンプル値の比較結果に従って該電流モード回路のキャリブレーション動作を可能にしてもよい。キャリブレーション手段は、第２ノードの各々に対して、時間の経過により各第２ノードのために、当該ノードの結合されたサンプル値をそれぞれ更新すべくサンプル値を結合可能にしてもよい。また、キャリブレーション手段は、それらの結合されたサンプル値の比較結果に従って該電流モード回路のキャリブレーション動作を可能にしてもよい。そのような比較は、例えば、結合されたサンプル値の間の差異を見いだし、そして、第２ノードの異なる結合における差異の間の関係を見いだすことを有してもよい。
ステアリング手段は、１つが第２ノードのそれぞれに対応する、１組の時間インターリーブされた制御信号を生成する制御信号生成手段、および、経路を通って分配され、制御信号に従って接続の制御を実行するスイッチング手段を有してもよい。ここで、キャリブレーション手段は、キャリブレーションを実行するために、制御信号生成手段の動作，および／または，前記スイッチング手段の動作に影響を及ぼし得るようになっていてもよい。
キャリブレーション手段は、キャリブレーションを実行するために、制御信号の位相，および／または，大きさを制御することが可能になっているかも知れない。一実施例において、ステアリング手段は、第２ノードの各々を第１ノードに導電的に接続するのが当該第２ノードの制御信号によって制御されるかも知れない。キャリブレーション手段は、時間の経過により第２ノードの１つの候補のために、当該ノードの結合されたサンプル値を提供すべくサンプル値を結合可能にするかも知れない。また、キャリブレーション手段は、時間の経過により第２ノードの他の１つの候補のために、当該ノードの結合されたサンプル値を提供すべくサンプル値を結合可能にするかも知れない。そして、キャリブレーション手段は、それらの候補のノードの結合されたサンプル値の間の差異を補償するために、一方または両方の候補のノードの制御信号の位相，および／または，大きさを制御することが可能になっているかも知れない。
キャリブレーション手段は、キャリブレーションを実行するために、制御信号における前記スイッチング手段の依存性を制御可能になっていてもよい。一実施例において、スイッチング手段は、経路毎にトランジスタを有し、各経路に対し、トランジスタに関して、当該トランジスタのチャネルが当該経路の一部分を形成し、当該トランジスタが当該経路の制御信号によって制御されるかも知れない。キャリブレーション手段は、時間の経過により第２ノードの１つの候補のために、当該ノードの結合されたサンプル値を提供すべくサンプル値を結合可能にするかも知れない。また、キャリブレーション手段は、時間の経過により第２ノードの他の１つの候補のために、当該ノードの結合されたサンプル値を提供すべくサンプル値を結合可能にするかも知れない。そして、キャリブレーション手段は、それらの候補のノードの結合されたサンプル値の間の差異を補償するために、一方または両方の候補のノードの経路を通ってトランジスタのゲート電圧，および／または，バルク電圧を制御することが可能になっていてもよい。
第３実施形態の実施例によれば、電流信号をサンプリングする電流モード回路であって、前記電流信号が印加される第１ノードと、複数の第２ノードと、ステアリング手段と、生成手段と、を有する電流モード回路が提供される。前記複数の第２ノードは、それぞれ経路を通って前記第１ノードに電気的に接続される。前記ステアリング手段は、前記第１ノードと前記第２ノード間の接続を、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされるように制御する。前記生成手段は、前記第２ノードを介した前記電荷パケットのそれぞれの特性に基づいて、前記電荷パケットに関して対応する前記電流信号の値を示すサンプル値を生成する。前記ステアリング手段は、実質的に湾曲の制御信号を生成する制御信号生成手段と、前記経路を通って分配され、前記湾曲の制御信号に従って制御を実行するスイッチング手段と、を有する。前記電流モード回路は、さらに、前記サンプル値または該サンプル値の幾つかを分析可能で、その分析に従って該電流モード回路の動作を調整するキャリブレーション手段を有する。
前に考察した回路において、スイッチング手段によって使用するための制御信号は、急峻なクロックエッジを伴ったクロック信号、例えば、矩形波のようなスイッチト論理レベル・クロックに向かう傾向がある。このようにして、スイッチング手段のスイッチング動作は、スイッチング手段の異なるスイッチ間のミスマッチからスイッチング手段を制御するために使用される異なる制御信号間のミスマッチまでの影響を受け難くされ，或いは，その影響から保護される。
これに対して、本第３実施形態の実施例は、湾曲の制御信号を使用する。湾曲信号の大きさは、時間の経過に対して、その最大値から最小値まで非常にゆっくりと変化する。すなわち、特定の基準周波数を有する制御信号のために、湾曲信号は、遅いスルーレート有し、基準周波数におけるコンテンツだけを有する単なる信号である。このようにして、スイッチング手段を制御するために使用される異なる制御信号間ミスマッチおよびスイッチング手段の異なるスイッチ間のミスマッチに対する、スイッチング手段のスイッチング動作の感度を最大にすることを可能にする。他の手法では、湾曲信号を使用することによって、ミスマッチにおける変化から出力サンプル値における変化までのゲインを最大にすることができるかも知れない。この感度は、ミスマッチを補償するための回路の動作をキャリブレーとするのに好適に使用されるであろう。すなわち、これは、サンプル値を分析し、その分析に基づいて動作をキャリブレートすることを可能にするかも知れない。
以下は、本第３実施形態に関する任意の構成であるが、ここで開示する他の回路の実施形態の構成と組み合わせて提供され得る。
上述したように、キャリブレーション手段は、キャリブレーションを実行するために、制御信号生成手段の動作，および／または，スイッチング手段の動作に影響を及ぼし得るようになっているかも知れない。
第４実施形態の実施例によれば、電流信号をサンプリングする電流モード回路であって、前記電流信号が印加されるルートノードと、複数の第１段ノードと、複数の後続段ノードと、ステアリング手段と、を有する電流モード回路が提供される。前記複数の第１段ノードは、それぞれが前記ルートノードに導電的に直接接続される。前記複数の後続段ノードは、前記第１段ノード毎に設けられ、該後続段ノードの各々がその前記第１段ノードを介したそれぞれの経路を通って前記ルートノードに対して導電的に間接接続されている。前記ステアリング手段は、前記ルートノードおよび前記後続段ノード間の接続を、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされる。
ノードを３つのストラクチャに配列することによって、スイッチングが、その段から次に続く段まで順次緩やかになるように実行されるという仕様を可能にする。ここで、３つのストラクチャは、ルートノード、第１段ノード、および、経路を通ったノード間で分配されるスイッチング手段を構成するスイッチを伴った各第１段ノード毎の後続段ノードである。例えば、ルートノードから第１段ノードまでの経路が、順にまたは連続して（パケットを伝えるべく）繰り返され、Ｘ個の第１段ノードがあると仮定すると、第１段ノードを介したパケットのレートは、ルートノードを介したパケットのレートの１／Ｘである。さらに、ノードの次段（後続段ノードの一部または全て）を通る例に拡張すると、第１段ノード毎にＮ個の第２段ノードがあると仮定すると、第２段ノードを介したパケットのレートは、第１段ノードを介したパケットのレートの１／Ｎである。すなわち、第２段ノードを介したパケットのレートは、ルートノードを介したパケットのレートの１／（Ｘ・Ｎ）になる。
以下は、本第４実施形態に関する任意の構成であるが、ここで開示する他の回路の実施形態の構成と組み合わせて提供され得る。
ステアリング手段は、湾曲の制御信号を使用してルートノードおよび第１段ノード間の接続を制御すると共に、切り替え論理制御信号を使用して第１段ノードおよび後続段ノード間の接続を制御してもよい。第１段ノードおよび後続段ノード間の接続を制御するために使用される制御信号は、ルートノードおよび第１段ノード間の接続を制御するために使用される制御信号よりも大きいピークトゥピーク電圧を有していてもよい。および／または、第１段ノードおよび後続段ノード間の接続を制御するために使用される制御信号は、ルートノードおよび第１段ノード間の接続を制御するために使用される制御信号よりも長いオン時間を有していてもよい。
そのような電流モード回路は、さらに、後続段ノードを介した電荷パケットのそれぞれの特性に基づいて、電荷パケットに関して対応する電流信号の値を示すサンプル値を生成する生成手段を有するかも知れない。
第５実施形態の実施例によれば、電流信号をサンプリングする電流モード回路であって、前記電流信号が印加される第１ノードと、複数の第２ノードと、ステアリング手段と、リセット手段を有する電流モード回路が提供される。前記複数の第２ノードは、それぞれ経路を通って前記第１ノードに電気的に接続され得る。前記ステアリング手段は、前記第１ノードと前記第２ノード間の接続を、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされるように制御する。前記リセット手段は、前記第２ノードに接続され、当該ノードのパケット間の期間で、当該ノードの電圧値を予め定められた値にもって行くことを可能にする。
ノードの電圧値を予め定められた値にもって行くことによって、当該ノードのパケット間の期間で、そのノードの寄生容量に蓄えられた余計な電荷（例えば、以前の電荷パケット）の異なった総量から生じるエラーを低減することを可能にするかも知れない。
以下は、本第５実施形態に関する任意の構成であるが、ここで開示する他の回路の実施形態の構成と組み合わせて提供され得る。
リセット手段は、第２ノードの電圧値を、当該ノードの連続するパケット間と同じ値に復帰させ得るようにしてもよい。電流モード回路は、異なる第２ノードのそれぞれに対する複数のリセット手段を有してもよい。
第６実施形態の実施例によれば、第１および第２の相補の電流信号をサンプリングする電流モード回路であって、第１および第２の相補の回路部を有する電流モード回路が提供される。前記第１回路部は前記第１電流信号をサンプリングし、前記第２回路部は前記第２電流信号をサンプリングする。前記各回路部は、前記電流信号が印加される第１ノードと、複数の第２ノードと、ステアリング手段と、リセット手段と、を有する。前記複数の第２ノードは、それぞれ経路を通って当該回路部の前記第１ノードに導電的に接続され得る。前記ステアリング手段は、前記回路部の前記第１ノードと前記第２ノード間の接続を、当該回路部の前記電流信号を構成する電荷の異なるパケットが、時間の経過により当該回路部の異なる前記経路を通ってステアされるように制御する。前記リセット手段は、前記第１回路部の前記第２ノードの少なくとも１つ、および、前記第２回路部の前記相補のノードに接続され、相補の一対のノードのパケット間の期間で、当該２つのノードの電圧値の差を予め定められた値にもって行くことを可能にする。
相補の一対のノード間の電圧値における差異を予め定められた値に持って行くことによって、それらのノードのパケット間の期間、当該ノードの寄生容量に蓄えられた余計な電荷（例えば、以前の電荷パケットからのもの）の異なった総量から結果として生じるエラーを低減することを可能にするかも知れない。
以下は、本第６実施形態に関する任意の構成であるが、ここで開示する他の回路の実施形態の構成と組み合わせて提供され得る。
リセット手段は、相補の一対のノードの両方に接続されているかも知れない。リセット手段は、電圧値の差を予め定められた値にもって行くために、相補の一対のノードまたはその両方を基準電位に接続可能にしてもよい。リセット手段は、相補の一対のノードを互いに同じ電位にもって行くことを可能にするかも知れない。リセット手段は、相補の一対のノード間に接続され、それらのノードを互いに同じ電位にもって行くために、当該ノードを一緒に接続可能にしてもよい。リセット手段は、相補の一対のノードまたはその両方の電圧値を、連続するパケット間で同じ値に復帰させ得るようにしてもよい。電流モード回路は、異なる相補ノードの対のそれぞれに対する複数のリセット手段を有してもよい。このリセット手段は、相補のノード毎に提供されてもよい。
そのような電流モード回路において、各回路部は、さらに、当該回路部の第２ノードを介した電荷パケットのそれぞれの特性に基づいて、電荷パケットに関して対応する電流信号の値を示すサンプル値を生成する生成手段を有してもよい。
第７実施形態の実施例によれば、第１および第２の相補の電流信号をサンプリングする電流モード回路であって、第１および第２の相補の回路部を有する電流モード回路が提供される。前記第１回路部は前記第１電流信号をサンプリングし、前記第２回路部は前記第２電流信号をサンプリングする。前記各回路部は、前記電流信号が印加されるルートノードと、複数の第１段ノードと、複数の後続段ノードと、ステアリング手段と、リセット手段と、を有する。前記複数の第１段ノードは、それぞれが前記ルートノードに導電的に直接接続される。前記複数の後続段ノードは、前記回路部の前記第１段ノード毎に設けられ、該後続段ノードの各々がその前記第１段ノードを介したそれぞれの経路を通って当該回路部の前記ルートノードに対して導電的に間接接続され得る。前記ステアリング手段は、前記回路部の前記ルートノードと前記後続段ノード間の接続を、当該回路部の前記電流信号を構成する電荷の異なるパケットが、時間の経過により当該回路部の異なる前記経路を通ってステアされるように制御する。前記リセット手段は、前記第１回路部の前記第１段ノードまたは前記後続段ノードの少なくとも１つ、および、前記第２回路部の前記相補のノードに接続される。さらに、前記リセット手段は、相補の一対のノードのパケット間の期間で、当該２つのノードの電圧値の差を予め定められた値にもって行くことを可能にする。
相補の一対のノード間の電圧値における差異を予め定められた値に持って行くことによって、それらのノードのパケット間の期間、当該ノードの寄生容量に蓄えられた余計な電荷（例えば、以前の電荷パケットからのもの）の異なった総量から結果として生じるエラーを低減することを可能にするかも知れない。
以下は、本第７実施形態に関する任意の構成であるが、ここで開示する他の回路の実施形態の構成と組み合わせて提供され得る。
リセット手段は、相補の一対のノードの両方に接続されているかも知れない。リセット手段は、電圧値の差を予め定められた値にもって行くために、相補の一対のノードまたはその両方を基準電位に接続可能にしてもよい。リセット手段は、相補の一対のノードを互いに同じ電位にもって行くことを可能にするかも知れない。リセット手段は、相補の一対のノード間に接続され、それらのノードを互いに同じ電位にもって行くために、当該ノードを一緒に接続可能にしてもよい。リセット手段は、相補の一対のノードまたはその両方の電圧値を、連続するパケット間で同じ値に復帰させ得るようにしてもよい。電流モード回路は、異なる相補ノードの対のそれぞれに対する複数のリセット手段を有してもよい。このリセット手段は、相補のノード毎に提供されてもよい。
そのような電流モード回路において、各回路部は、当該回路部の後続段ノードを介した電荷パケットのそれぞれの特性に基づいて、電荷パケットに関して対応する電流信号の値を示すサンプル値を生成する生成手段を有してもよい。
第８実施形態の実施例によれば、上述した第１〜第７実施形態の電流モード回路を有するアナログ／デジタル変換器が提供される。第９実施形態の実施例によれば、上述した第１〜第８実施形態の回路を有する集積回路が提供される。第１０実施形態の実施例によれば、上述した第１〜第９実施形態の回路を有する集積回路チップが提供される。
第１１実施形態の実施例によれば、電流信号を電流モード回路でサンプリングする方法が提供される。前記電流モード回路は、前記電流信号が印加される第１ノードと、それぞれ経路を通って前記第１ノードに導電的に接続され得るＸ個の第２ノードと、を有する。前記方法は、前記第１ノードと前記第２ノード間の接続を、Ｘ個の時間インターリーブされた湾曲の制御信号に従って制御し、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされのを有する。前記Ｘは、３以上の整数である。
第１２実施形態の実施例によれば、電流信号を電流モード回路でサンプリングする方法が提供される。前記電流モード回路は、前記電流信号が印加される第１ノードと、それぞれ経路を通って前記第１ノードに導電的に接続され得る複数の第２ノードと、を有する。前記方法は、前記第１ノードと前記第２ノード間の接続を制御し、前記電荷パケットに関して対応する前記電流信号の値を示すサンプル値を生成し、１つ以上の結合されたサンプル値を提供し、該電流モード回路のキャリブレーション動作を行うのを有する。前記第１ノードと前記第２ノード間の接続の制御により、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされる。前記電荷パケットに関して対応する前記電流信号の値を示すサンプル値を生成は、前記第２ノードを介した前記電荷パケットのそれぞれの特性に基づいて行う。前記１つ以上の結合されたサンプル値は、前記第２ノードの１つ以上からのサンプル値を結合して提供される。前記電流モード回路のキャリブレーション動作は、前記結合されたサンプル値に従って行われる。
第１３実施形態の実施例によれば、電流信号を電流モード回路でサンプリングする方法が提供される。前記電流モード回路は、前記電流信号が印加される第１ノードと、それぞれ経路を通って前記第１ノードに導電的に接続され得る複数の第２ノードと、を有する。前記方法は、実質的に湾曲の制御信号を生成し、前記第１ノードと前記第２ノード間の接続を前記湾曲の制御信号に従って制御し、サンプル値を生成し、前記サンプル値または該サンプル値の幾つかを分析し、該電流モード回路の動作を調整することを有する。前記第１ノードと前記第２ノード間の接続を前記湾曲の制御信号に従って制御することにより、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされる。前記サンプル値の生成は、前記第２ノードを介した前記電荷パケットのそれぞれの特性に基づいて、前記電荷パケットに関して対応する前記電流信号の値を示すサンプル値を生成する。前記電流モード回路の動作の調整は、前記分析に従って行う。
第１４実施形態の実施例によれば、電流信号を電流モード回路でサンプリングする方法が提供される。前記電流モード回路は、前記電流信号が印加されるルートノードと、それぞれが前記ルートノードに導電的に直接接続される複数の第１段ノードと、前記第１段ノード毎の複数の後続段ノードと、を有する。前記後続段ノード各々は、その前記第１段ノードを介したそれぞれの経路を通って前記ルートノードに対して導電的に間接接続され得る。前記方法は、前記ルートノードおよび前記後続段ノード間の接続を制御し、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされることを有する。
第１５実施形態の実施例によれば、電流信号を電流モード回路でサンプリングする方法が提供される。前記電流モード回路は、第１および第２の相補の回路部を有し、前記第１回路部は前記第１電流信号をサンプリングし、前記第２回路部は前記第２電流信号をサンプリングする。前記各回路部は、前記電流信号が印加される第１ノードと、それぞれ経路を通って当該回路部の前記第１ノードに導電的に接続され得る複数の第２ノードと、を有する。前記方法は、前記回路部の前記第１ノードと前記第２ノード間の接続を制御し、相補の一対のノードのパケット間の期間で、当該２つのノードの電圧値の差を予め定められた値にもって行くことを有する。前記回路部の前記第１ノードと前記第２ノード間の接続の制御は、前記各回路部について行い、当該回路部の前記電流信号を構成する電荷の異なるパケットが、時間の経過により当該回路部の異なる前記経路を通ってステアされる。前記２つのノードの電圧値の差を予め定められた値にもって行くのは、前記第１回路部の前記第２ノードの少なくとも１つ、および、前記第２回路部の前記相補のノードについて、前記予め定められた値にもって行く。
第１６実施形態の実施例によれば、電流信号を電流モード回路でサンプリングする方法が提供される。前記電流モード回路は、第１および第２の相補の回路部を有し、前記第１回路部は前記第１電流信号をサンプリングし、前記第２回路部は前記第２電流信号をサンプリングする。前記各回路部は、前記電流信号が印加されるルートノードと、それぞれが前記ルートノードに導電的に直接接続される複数の第１段ノードと、当該回路部の前記第１段ノード毎の複数の後続段ノードと、を有する。前記後続段ノードの各々は、その前記第１段ノードを介したそれぞれの経路を通って当該回路部の前記ルートノードに対して導電的に間接接続され得る。前記方法は、前記回路部の前記ルートノードと前記後続段ノード間の接続を制御し、相補の一対のノードのパケット間の期間で、当該２つのノードの電圧値の差を予め定められた値にもって行くことを有する。前記回路部の前記ルートノードと前記後続段ノード間の接続の制御は、前記各回路部について行い、当該回路部の前記電流信号を構成する電荷の異なるパケットが、時間の経過により当該回路部の異なる前記経路を通ってステアされる。前記２つのノードの電圧値の差を予め定められた値にもって行くのは、前記第１回路部の前記第１段ノードまたは前記後続段ノードの少なくとも１つ、および、前記第２回路部の前記相補のノードについて、前記予め定められた値にもって行く。
第１７実施形態の実施例によれば、電流信号を電流モード回路でサンプリングする方法が提供される。前記電流モード回路は、前記電流信号が印加される第１ノードと、それぞれ経路を通って前記第１ノードに電気的に接続され得る複数の第２ノードと、を有する。前記方法は、前記第１ノードと前記第２ノード間の接続を制御し、前記第２ノードについて、当該ノードのパケット間の期間で、当該ノードの電圧値を予め定められた値にもって行くことを有する。前記第１ノードと前記第２ノード間の接続の制御により、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされる。
装置（回路）の実施形態は、同じように方法の実施形態に対して適用することができ、また、その逆も同様である。或る回路の実施形態の構成は、そのような構成を任意の構成として、他の回路の実施形態の構成と組み合わせて提供され得る。
上述したように、各実施形態は、集積回路チップ、および、そのような集積回路チップを有する回路基板、そのような回路基板を有する情報ネットワーク（例えば、インターネット光ファイバネットワークおよびワイヤレスネットワーク）、並びに、そのようなネットワークのネットワーク機器に拡張することができる。
以下、添付図面を参照して、電流モード回路の実施例を詳述するが、その前に、まず、実施例のジェネラルコンセプトを示す。
図１〜図７を参照して上述したように、前に考察したＡＤＣアーキテクチャの多くは、電圧に基づいて、すなわち、電圧領域でサンプリングおよびデマルチプレックシングを実行している。そのようなアーキテクチャにおいて、信号に格納された如何なる情報のコンテンツも、それらの信号の電圧レベルによって表される。そのような回路の動作において、電圧は独立に変化可能であり、電流はその電圧に従うことになる。これは、電圧は原因で、電流は効果であるからである。従って、そのようなＡＤＣ回路は、電圧モード回路と見なされる。これに対して、本実施例は、電流に基づいて、すなわち、電流領域でサンプリングおよびデマルチプレックシングを実行する。すなわち、本実施例において、信号に格納された如何なる情報のコンテンツも、それらの信号の電流レベルによって表される。そのような回路の動作において、電流は独立に変化可能であり、電圧はその電流に従うことになり、電流は原因で、電圧は効果である。そのような形態を実施したＡＤＣ回路は、もちろん、電圧モード回路に組み入れられ、或いは、電圧モード回路と共に使用されるかも知れないが、電流モード回路と見なされる。本実施形態を実施した回路は、集積回路の一部または全てとして、例えば、集積回路チップとして提供されであろう。さらに、本実施形態は、そのような集積回路チップを有する回路基板に拡張されるかも知れない。
概括的な言葉で、本実施形態の実施例は、電流を入力信号（すなわち、電流の大きさが情報のコンテンツを伝える信号）として採用する。さらに、本実施形態の実施例は、その電流を、ｎ倍のインターリーブし、それぞれが全体のサンプリングレートの１／ｎであるｎ相の正弦波クロックを使用するパルス・ストリームに分割する。本実施形態の実施例における情報のコンテンツは、パルスまたはパケットの大きさにより表され、パルスの大きさは、Ｑ＝∫Ｉdtなので、電荷の総量として測定される。そのような回路は、『電荷モード』回路と見なされてもよく、語句『電流モード」は、そのように理解される。電流モードサンプリングは、それ自体は知られているが、そのような知られたサンプリング技術に加えて、ここで開示される実施形態の実施例からかなりの利益が結果として生じることが明らかになるであろう。
図８は、サンプリング回路３０を示す概略図である。図８（ｂ）に示されるように、回路３０は、入力ノードＩＮおよび複数の関連付けられた出力ノードＯＵＴ1〜ＯＵＴnを有する。
入力ノードは、入力信号を電流３２として受け取ることに適し、その電流３２の大きさは、入力信号により伝えられる情報を表している。従って、図８（ａ）において、電流３２の大きさは簡略化のために固定されているが、その大きさは、例えば、デジタル信号を伝えるために変動し得ることが理解されるであろう。
回路３０は、受け取った電流３２を時間の経過により異なる出力ノードＯＵＴ1〜ＯＵＴnにルーティングするためのルーティング（または、テアリング）手段３３を有する。この場合、ルーティング手段３３は、電流３２を、ステップワイズ（step-wise）順序方式で、また、クロック信号（図示しない）に同期させて、異なる出力ノードＯＵＴ1〜ＯＵＴnにルーティング可能にする。例えば、ルーティング手段３３は、入力ノードＩＮを出力ノードＯＵＴ1に接続可能にし、さらに、出力ノードＯＵＴ2に接続可能にし、その後同様にして、出力ノードＯＵＴ1に復帰する前に、出力ノードＯＵＴnに接続可能にする。このようにして、ルーティング手段３３は、タイムワイズ（time-wise）基準で、電流３２を効果的に、それぞれ出力ノードＯＵＴ1〜ＯＵＴnで受け取られたサンプル（または、部分）３４1〜３４nに分割されるように、出力ノードを介して循環する。
ルーティング手段３３は、同時に、２つの出力ノードが決して入力ノードに接続されないように、その接続を、或る出力ノードから次の出力ノードに変化させるかも知れない。或いは、ここで開示される実施例のように、ルーティング手段３３は、１つ以上の出力ノードが入力ノードに接続される期間、その接続を、或る出力ノードから次の出力ノードに徐々に変化させるかも知れない。
図８（ｃ）に示されるように、回路３０は、さらに、出力ノードＯＵＴ1〜ＯＵＴnで受け取られたサンプルまたはパルス３４1〜３４nに従って出力値を生成するための生成手段（図示しない）を有する。その出力値は、電流サンプル３４1〜３４nに対応する入力信号（電流３２）の一部の入力値を示している。従って、回路３０は、例えば、もし、生成手段がデジタル出力値を出力可能にするならば、アナログ／デジタル変換を実行するように構成されるかも知れない。
以下、添付図面を参照して、電流モード回路の実施例を詳述する。図９は、本実施形態を実施するアナログ／デジタル回路４０を示す概略図である。回路４０は、サンプラ４２，電圧制御発振器（ＶＣＯ)４４，デマルチプレクサ４６，ＡＤＣバンク４８，デジタルユニット５０およびキャリブレーションユニット５２を有する。
サンプラ４２は、入力電流ＩINを４倍インターリーブのサンプルストリームＡ〜Ｄに分割するために、４ウェイまたは４相の時間インターリーブを実施するように構成される。この目的のために、ＶＣＯ４４は、例えば、持ち上げられた余弦信号のような、互いに９０°の位相差を有する４つのクロック信号を出力するための直交ＶＣＯである。ＶＣＯ４４は、例えば、全体的な５６ＧＳ／ｓのサンプリングレートを有することを可能にする、分配された１４ＧＨｚの直交ＶＣＯであるかも知れない。
図９に示されるように、ストリームＡ〜Ｄのそれぞれは、一緒に直列接続されたデマルチプレクサ４６およびＡＤＣバンク４８を有する。サンプラは、電流モードで動作し、従って、ストリームＡ〜Ｄは、効果的に入力電流ＩINを源とする（および、入力電流を生成する）電流パルスの４倍インターリーブであり、各ストリームは、全体的なサンプリングレートの１／４のサンプリングレートを有する。５６ＧＳ／ｓの全体的なサンプリングレートの例では、ストリームＡ〜Ｄのそれぞれが１４ＧＳ／ｓのサンプリングレートを有するかも知れない。
例として、ストリームＡに注目すると、電流パルスのストリームは、ｎウェイデマルチプレクサ４６によって第１の分離がなされる。デマルチプレクサ４６は、電流ステアリング・デマルチプレクサであり、これは、サンプラ４２に同様の機能を実行させ、ストリームＡを、それぞれが全体的なサンプリングレートの１／４のサンプリングレートを有するｎ倍インターリーブストリームに分配する。５６ＧＳ／ｓの全体的なサンプリングレートの例において、デマルチプレクサ４６からのｎ個の出力ストリームは、それぞれ１４／ｎ ＧＳ／ｓのサンプリングレートを有するかも知れない。もし、ｎが、例えば、８０または１６０ならば、デマルチプレクサ４６の出力ストリームは、それぞれ１７５ＭＳ／Ｓまたは８７．５ＭＳ／ｓのサンプリングレートを有するかも知れない。デマルチプレクサ４６は、１つのステージ（段）またはステージのひと続きで、１：ｎのデマルチプレクシングを実行してもよい。例えば、ｎ＝８０のとき、デマルチプレクサ４６は、後に続く第２の１：１０ステージによって、第１の１：８ステージの手段による１：ｎデマルチプレクシングを実行するかも知れない。
デマルチプレクサ４６から出力されたｎ個のストリームは、ＡＤＣバンク４８に進む。ＡＤＣバンク４８は、それぞれ入力するパルスストリームをデジタル信号、例えば、８ビットデジタル値に変換するｎ個のＡＤＣサブユニットを含む。従って、ｎ個のデジタルストリームは、ＡＤＣバンク４８からデジタルユニット５０に進む。ｎ＝８０の場合、ＡＤＣサブユニットのための変換レートは、全体的なサンプリングレートよりも３２０分の一遅いかも知れない。
ストリームＢ，ＣおよびＤは、ストリームＡと同様に動作する。上述のｎ＝８０の場合、回路４０は、４個のＡＤＣバンク４８の間で分配された３２０個のＡＤＣサブユニットを有することが考えられる。
従って、ｎ個のデジタルストリームの４つの組は、アナログ入力信号である電流ＩINを表す１つのデジタル出力信号を生成するために、それらのストリームを重合（マルチプレックス）するデジタルユニット５０に入力される。１つのデジタル出力を生成するという考え方は、概略的には正しいが、実際の適用では、ＡＤＣバンクから並列にデジタル出力信号を出力するのが好ましいかも知れない。
キャリブレーションユニット５２は、デジタルユニット５０からの１つまたは複数の信号を受け取るために接続される。そして、その信号に従って、１つまたは複数のサンプラ４２，ＶＣＯ４４，デマルチプレクサ４６およびＡＤＣバンク４８の少なくとも１つに印加される制御信号を規定する。後に明らかになるように、サンプラ４２でキャリブレーションを実行することが好ましい。これは、キャリブレーションユニット５２からの出力がどのようにサンプラ４２に供給されるかが、図９における破線の矢印よりも実線の矢印で示される。
さらに、回路４０の動作の詳細および関連する有利な点は、図１０〜図２７を考察することにより明らかになるであろう。
図１０は、４相（多相）電流モード（電流ステアリング）サンプラ４２の概略的な回路図である。図９において、シングルエンド入力信号は、電流ＩINとして示されているが、例えば、コモンモードのインターフェースリジェクションを利用するために、差動入力信号が適用されてもよい。従って、サンプラ４２，デマルチプレクサ４６およびＡＤＣバンク４８は、効果的に重複され得るが、そのような重複は、図９では簡略化のために省略されている。図１０に戻って、サンプラ４２は、入力信号により大きさが変化する電流源ＩINとして形成される、上記差動の入力電流信号を受け取るように構成される。
差動信号であるため、サンプラ４２は、事実上、２つの差動入力のための２つのマッチングセクション（すなわち、対応するセクション、或いは、相補のセクション）５４および５６を有する。従って、セクション５４に出力ストリームＩＯＵＴA〜ＩＯＵＴDの第１セットがあり、また、出力ストリームＩＯＵＴＢA〜ＩＯＵＴＢDをマッチングする第２セット有る。ここで、ＩＯＵＴＢは、ＩＯＵＴの反転（／ＩＯＵＴ）を意味し、また、ＩＯＵＴAはＩＯＵＴＢAと対をなし、さらに、他も同様である。
例として、第１セクション５４に注目する（第２セクション５６は、第１セクション５４と同様に動作するため）。このとき、共通のテイルノード６０で一緒に接続されるそれらの電源端子を有する４つのｎチャネルＭＯＳＦＥＴ５８A〜５８D（すなわち、ストリームまたは経路毎に１つ）が設けられている。
上述した電流源ＩINは、共通テイルノード６０とセクション５６の等価なテイルノード６６間に接続される。さらなる電流源ＩDC６２は、共通テイルノード６０と接地間に接続され、一定の直流電流ＩDCを伝える。４つのトランジスタ５８A〜５８Dのゲート端子は、ＶＣＯ５４から提供される４つのクロック信号θ0〜θ3によってそれぞれ駆動される。
上述したように、セクション５６は、構造的にセクション５４と同様であり、従って、トランジスタ６４A〜６４D，共通テイルノード６６および電流源ＩDC６８を有する。
次に、サンプラ４２の動作が、図１１〜図１６を参照して説明される。
図１１は、クロック信号θ0〜θ3および出力電流ＩＯＵＴA〜ＩＯＵＴDの波形を概略的に示す図であり、図１１（ａ）はクロック信号θ0〜θ3を概略的に示し、また、図１１（ｂ）は対応する出力電流ＩＯＵＴA〜ＩＯＵＴDの波形を概略的に示す。
クロック信号θ0〜θ3は、ＶＣＯ４４からの４つの電圧波形として提供される、時間インターリーブされて持ち上げられた余弦波形である。本実施例における４つのクロック信号の使用は、ＡＤＣ回路４０の４ウェイの時間インターリーブによるが、他の実施例において、３またはそれ以上の時間インターリーブクロック信号が、入力電流信号の３またはそれ以上のウェイのために使用され得る。
クロック信号θ0〜θ3は、クロック信号θ0が０°の位相，θ1が９０°の位相，θ2が１８０°の位相およびθ3が２７０°の位相であるような、互いに９０°だけ位相が異なる。
サンプリング回路４２の影響は、クロック信号θ0〜θ3の制御下において、出力電流ＩＯＵＴA〜ＩＯＵＴDが電流ポルスの４つのトレイン（或いは、ストリーム）であり、各トレインにおけるパルスの連続は、クロック信号θ0〜θ3の１つと同じ期間を有する。全４つのトレインのパルスは、クロック信号の１つの期間の１／４（すなわち、クロック信号の１つのサンプリング周波数の４倍）でパルスの有効な全てのトレインとして、互いに一緒に時間インターリーブされる。
図１２は、クロック信号θ0〜θ3および電流ＩＯＵＴA，ＩＯＵＴBおよびＩＯＵＴDの波形の一部を示す図である。ここで、図１２（ａ）はクロック信号θ0〜θ3の波形を示し、また、図１２（ｂ）は電流ＩＯＵＴA，ＩＯＵＴBおよびＩＯＵＴD（電流ＩＯＵＴCは図示しない）を示し、サンプリング回路４２の動作をより理解し易くするために使用される。
上述したように、クロック信号θ0〜θ3は、時間インターリーブされて（実質的に）持ち上げられた余弦波形であり、互いに９０°の位相差を有している。図示されたクロック信号は、湾曲しているが、厳格に完全な湾曲である必要はない。次第に明らかとなるように、本実施例において、波形の形状は、底部に向かうよりも最高部分のほうが重要である。さらなる説明に役立てるために、図１２（ａ）において、クロック信号θ0が太線により強調されている。
クロック信号θ0〜θ3は、サンプラ４２において、それぞれトランジスタ５８A〜５８Dのゲートを制御する。従って、トランジスタ５８A〜５８Dは、それらの１つが完全にターンオフすると連続する次のものがターンオンし、それらの１つが完全にターンオンすると他のものはターンオフするように、ターンオンし、その後、続いてターンオフする。
実質的に、トランジスタ５８A〜５８Dを介してノード６０に流れ込む全ての電流は、電流ＩTAILとしてノードに存在しなければならず、常に、電流ＩＯＵＴA〜ＩＯＵＴDの和は、実質的に、ＩTAILと＝ＩDC−ＩINに等しい。従って、上述したゲート制御の影響は、電流ＩTAILが連続したトランジスタ５８A〜５８Dを通ってステアされ、そこで、トランジスタがターンオンおよびオフされる。すなわち、それらトランジスタの１つがターンオフして、電流ＩTAILの減少が開始し、連続して次に、それらトランジスタの１つがターンオンして、電流ＩTAILの増加が開始する。そして、それらトランジスタの１つが完全にターンオンすると、他のトランジスタが実質的にターンオフするので、そのターンオンしたトランジスタが実質的に電流ＩTAILの全てを伝える。
この影響は、図１２（ｂ）に示される。簡略化するために、出力電流ＩＯＵＴA，ＩＯＵＴBおよびＩＯＵＴDだけが示されているが、波形のパターンは、図１１に示されるように、同様のウェイで継続する。図１２（ａ）のクロック信号の図と比較するために、図１２（ｂ）において、出力電流ＩＯＵＴA（クロック信号θ0に対応）の波形が太線により強調されている。
図１２の理解に役立たせるために、３つのポイント７０，７２および７４が図１２（ａ）の波形θ0上に示され、また、対応する３つのポイント８０，８２および８４が図１２（ｂ）の波形ＩＯＵＴA上に示されている。
ポイント７０において、波形θ0はそのピーク値、すなわち、ＶDDになり、他のクロック信号θ1〜θ3は、そのピーク値よりもかなり低くなる。これにより、トランジスタ５８Aは完全にオンし、また、トランジスタ５８B〜５８Dは完全にオフする。従って、対応するポイント８０において、電流ＩＯＵＴAはＩTAILに等しくなり、また、他の電流ＩＯＵＴBおよびＩＯＵＴD（および、図示しない電流ＩＯＵＴC）は、実質的に零に等しくなる。
ポイント７０に先立つポイント７２において、波形θ0はそのピーク値に向けて増加し、まだ、ピーク値には到達していない。また、ポイント７２において、波形θ3はそのピーク値から減少している。重要なことは、ポイント７２において、クロック信号θ3およびθ0が等しい値を持つことである。従って、トランジスタ５８Dおよび５８Aは、それらのソース端子が一緒に接続されているので、互いに同じ程度にオンすることになる。ポイント７２において、クロック信号θ1およびθ2は互いに等しく、トランジスタ５８Dおよび５８Cを確実にオフするのに十分低くなっている。そのため、時間におけるこのポイントで、ポイント８２に示されるように、電流ＩTAILの半分がトランジスタ５８Dを通って流れると共に、電流ＩTAILの半分がトランジスタ５８Aを通って流れ、ＩＯＵＴD＝ＩＯＵＴA＝（ＩTAIL）／２になる。
ポイント７４はポイント７０と同等であり、このポイント７４でトランジスタ５８Aおよび５８B〜５８Dが両方ともオンする。従って、対応するポイント８４で、ＩＯＵＴA＝ＩＯＵＴB＝（ＩTAIL）／２になる。
従って、各電流波形の３つのポイント（例えば、電流波形ＩＯＵＴAのポイント８０，８２および８４）クロック波形に関して時間的に固定され、また、電流ＩTAILに関して大きさが固定されるのが分かる。すなわち、電流ＩＯＵＴAを例にすると、ポイント８０において、電流はＩTAILに等しくなり、ポイント８２および８４において、電流はＩTAILの半分に等しくなる。ポイント８０，９２および８４の位置は、クロック信号θ0〜θ3に関して固定される。同様のことは、電流ＩＯＵＴB〜ＩＯＵＴDについても正しい。ポイント７０，７２および７４に注目すると、本実施例において、クロック信号の上方部分が重要であり、（例えば、下方部分の正確な形状は、厳密にクリティカルではないというように）下方部分は重要性が低い。
そのため、波形ＩＯＵＴA〜ＩＯＵＴDの電流パルスは、全て同じ形状であり、その形状は、クロック信号の持ち上げられた余弦形状によって規定される。ＩTAILの値は、入力電流ＩINと共に変動するので、パルスは、単にスケールアップまたはスケールダウンする。これは、ＩTAILが増加し、その後、減少するときのＩＯＵＴA〜ＩＯＵＴDの波形を示す図１３から分かるであろう。パルスのピークは、ＩTAILに従い、そして、２つの隣接するパルスが等しい値を有するポイント（すなわち、交差ポイント）は、ＩTAILの半分に従う。
この動作は、かなり役に立つことになる。
サンプリングパルスは、全て、持ち上げられた余弦のクロック波形に規定される同様の形状を有しているので、従って、周波数応答／ロールオフは、余弦曲線により数学的に規定される。その結果、入力ＩINから出力ＩOUTまでのアナログ帯域は、典型的に、１００ＧＨｚよりも大きく、非常に高くなる。さらに、回路におけるテイルノード（例えば図１０におけるノード６０および６６）の電圧レベルは、動作の間大きく変動することはない。説明として、図１０において、スイッチは、飽和領域で動作するｎＭＯＳスイッチとされ、ソース端子が一緒に繋がれてテイルノードを構成している。そのため、それらのスイッチは、低い入力インピーダンスおよび高い出力インピーダンスを有するカスコードとして動作する。テイルノードにおける電圧レベルは、入力信号と共に大きく動かないので、それらのノードは、仮想的な接地と見なされるかも知れず、それらのテイルノードにおいて寄生容量に対する低減された感度を有する。図３において、トランジスタ２２は、キャパシタ２８を駆動しなければならない。従って、高抵抗および相対的に低い帯域幅を与える相対的に大きい容量があり、その帯域幅は、キャパシタ２８におけるかなりのミスマッチのために予測することができない。対照的に、本実施例において、ｎＭＯＳスイッチは、キャパシタ２８を駆動する必要がないので、ＮＭＯＳスイッチは、低い抵抗値を有し、また、テイルノードは、とても小さい寄生容量（上述したように、テイルノードが低感度）を有する。これは、正確で繰り返すのに適した高帯域幅を与える。要約すると、本実施例の回路は、限定された形状の電流パルスを伝える高速のアナログ回路である。それゆえ、この回路は、高帯域幅を有し、繰り返し可能で、正確で、しかも、一定であることが知られている。従って、この知られた帯域幅は、例えば、デジタルのフィルタ（後述するように）で補償されるかも知れない。後に明らかとなるように、デマルチプレクサ４６は、サンプラ４２と同様に動作し、サンプリングおよびデマルチプレクシング回路を通して、この高帯域幅で正確な動作に導く。
さらに、サンプリング回路４２は、電流ＩTAILを純粋にステアリングすることによって動作し、その電流ＩTAILの大きさは、異なる出力ＩＯＵＴA〜ＩＯＵＴDを介した入力信号ＩINに従う。入力電流ＩTAILは、ステージからステージでコピーされない（電圧は、電圧モードＡＤＣでコピーされる）。なお、デマルチプレクサ４６は、サンプリング回路４２と同様な構造および動作方法を有し、そのような後続のステージを形成する。さもなければ、入力電流は、回路を介してステアまたはルートされる実際の電流ＩTAILである。電流ＩTAILの全ては、出力に向かって進む。このとき、伝統的な電流の流れの方向は、出力から入力に向かうが、原理としては、電流が入力から出力に流れるのと同様である。実際に、電流ＩＯＵＴA〜ＩＯＵＴDの図は、回路動作の概念的な理解を助けるために、正側の値（例えば、図１０において、出力から入力として示されたそれらの電流の方向）として示される。要約すると、もし、全ての『出力』電流が一緒に合計されると、その結果は、ＩTAILと同じになる。
サンプラ４２のこの動作の他の長所は、その動作が、著しい入力信号に依存したサンプリング遅延の影響を受けないということである。以下で明らかとなるように、また、前で簡単に述べたように、共通テイルノード６０および６６における電圧は、５０〜７０ｍＶ程度のリップルだけを受けるといった、動作している間、非常に安定するように構成することができる。サンプリングタイミングは、前で説明したように（スイッチングトランジスタのソース端子は、全て一緒に繋がれているために）、純粋にクロック信号θ0〜θ3によって決定される。それゆえ、ＩINにおける変化は、前に図３〜図５を参照して説明した信号に依存した遅延とは対照的に、信号に依存した如何なる遅延も発生させない。従って、関連した歪みもまた除去される。
クロック信号θ0〜θ3が完全であると仮定すると、すなわち、振幅ノイズおよび位相ノイズ（ジッタ）が無いとすると、如何なるエラー（すなわち、予期しない些細な信号エラー）も、主としてスイッチングトランジスタ間のミスマッチに依存する。なお、そのようなミスマッチは、後で扱う。
他の長所は、例えば、クリックスキューおよび／またはミスマッチといったサンプリングエラーがたとえ存在しても、入力電流ＩTAIL（これは、入力ＩINに依存する）は、そのまま出力電流ＩＯＵＴA〜ＩＯＵＴDの間で分割されなければならない。すなわち、電流は失われず、一般的にいうと、流入する全ての電流は、出力しなければならない。この原理は、以下で詳述されるように、特にＡＤＣ回路４０のキャリブレーション動作に役に立つことになる。
４個の時間インターリーブされた湾曲（この場合、持ち上げられた余弦）のクロック信号が本実施例において使用される。この時間インターリーブされたクロック信号は、対応する４個のスイッチ（例えば、図１０におけるスイッチ５８A〜５８D）を駆動するために要求される２５パーセントのデューティサイクルのパルスが形成される。なお、クロック信号は、本来、それ自身（湾曲となっている）が５０パーセントのデューティサイクルを有している。すなわち、入力電流信号をＸウェイに分配するためには（前述したＸ＝４にするためには）、５０パーセントのデューティサイクルの湾曲クロック信号を用いて、１００／Ｘパーセントのデューティサイクルのパルスを生成することができる。対照的に、スイッチト（ハードスイッチト）論理レベル・クロック信号が使用されるとき、それ自身が１００／Ｘパーセント（例えば、Ｘ＝４のときは２５パーセント）のデューティサイクルを有するクロック信号を使用することが必要になる。これにより、１００／Ｘパーセント（例えば、Ｘ＝４のときは２５パーセント）のデューティサイクルのパルスを生成する。従って、本実施例は、特に、高い周波数での動作を想定するとき、（たとえ、Ｘが３以上であっても）５０パーセントのデューティサイクルのクロック信号を使用することができるであろう。
また、サンプラ回路４２のさらなる長所は、トランジスタのゲートが、図３におけるバッファ２４のような中間バッファを要求することなく直接駆動され得ることである。これは、ＶＣＯの出力が湾曲である傾向があり、この回路は、湾曲のクロック信号を許容するように構成される。そのような直接駆動は、中間ＡＣカップリング、例えば、キャパシタ経由を含んでもよい。そのような直接駆動に伴って、サンプラ回路４２のトランジスタのゲート容量は、ＶＣＯ内に必要とされる容量の一部として、ＶＣＯ４４の設計に含まれ得る。それゆえ、ゲート容量は、ＶＣＯ内部において有効に吸収され、サンプラ回路４２は、ゲート容量が零であるときのように動作する。従って、ゲート容量に起因したスイッチング遅延は、有効に除去される。さらに、矩形波（すなわち、パルス波またはスイッチト論理波）を生成するためのバッファ２４のようなバッファを使用しなくてもよいということは、関連したノイズおよび遅延ミスマッチが回避されるのをもたらすことになる。例えば、４種類の矩形波が要求されたとき、ミスマッチに関連した４つのバッファが必要とされるであろう。
図１４は、サンプラ回路４２のシミュレーション結果を示している。シミュレーションのために、回路４２は、５６ＧＳ／ｓで動作するように構成され、１ＧＨｚの正弦波を有する入力電流信号ＩINが供給されるようになっている。
図１４（ａ）は、それぞれが１４ＧＨｚの持ち上げられた余弦信号で、それによって５６ＧＳ／ｓのサンプリングレートを可能にする４つのクロック信号θ0〜θ3を示している。また、図１４（ｂ）は、セクション５４の４つの出力信号ＩＯＵＴA〜ＩＯＵＴDを示し、さらに、図１４（ｃ）は、セクション５６の４つの出力信号ＩＯＵＴＢA〜ＩＯＵＴDの等価なトレースを示している。そして、図１４（ｄ）は、差動出力信号の２つの成分、すなわち、包括的なＩＯＵＴ−ＩＯＵＴＢの間の差を示している。そのような差動回路において、必要とされる信号は『差』の信号である。
図１５は、図１４のシミュレーション結果の拡大された一部を示し、そこで、パルス形状およびクロック信号は、より明確に示されている。
その結果生じる固定されたパルス形状が、明確に示されている。図１５（ｂ）および図１５（ｃ）パルスのピークは、ＩTAILに従うようになっており、そのため、直流の電流源６２および６８により規定される直流レベルの周囲で変動する。シミュレーションに使用される回路要素値は、インピーダンスが半分にされ、電流源が２倍にされ、そして、２５Ωの抵抗が入力ＶＩＮＰおよびＶＩＮＭに直列に設けられていること以外は、図１６の回路（以下に述べる）で使用されるものと同様である。これは、入力インピーダンスを目的値にとどめ、電圧の振れを同じにし、そして、電流信号が２倍にされることを可能にする。全入力１ＧＨｚ信号は、図１５（ｄ）のエンベロープとして示され得る。パルスの規定された形状は、ピーク値が２倍になると領域が２倍になり、また、領域が２倍になるとピーク値が２倍になるので、入力信号は、連続するパルスのピーク値、および、連続するパルスの下側領域の両方によって表される。
既に述べたように、ＡＤＣ回路４０は、電流ドメインにおいて、すなわち、電流モードＡＤＣとして効果的に動作する。そのため、要求された入力信号は、電流信号である。しかしながら、ＡＤＣまたはサンプラの使用を必要とする典型的な信号は、電圧ドメイン信号であり、そこで吟味される変化は、電流よりも電圧である。図１６はサンプリング回路４２を適用した例１０２を概略的に示す図であり、そこに、入力差動電圧信号を印加することが可能である。
適用例１０２は、回路４２と同様に、いわゆる差動信号の『正』および『負』の構成要素の２つのセクション５４および５６を有する。前述したように、セクション５４は、共通のテイルノード６０に接続されたスイッチングトランジスタ５８A〜５８Dを有し、また、セクション５６は、共通のテイルノード６６に接続されたスイッチングトランジスタ６４A〜６４Dを有する。
適用例１０２は、基本的に、入力信号を受け取り、その受け取った入力電圧信号を受動的に等価な入力電流信号に変換する抵抗を使用することによって働く。そのため、適用例１０２は、入力電圧信号の『正』および『負』の成分をそれぞれ受け取るための入力端子１０４（ＶＩＮＰ）および１０６（ＶＩＮＭ）を有する。
入力端子１０４および１０６は、各々抵抗１１０およびインダクタ１１２を介して分配端子１０８に接続される。入力端子１０４および１０６は、さらに、各々抵抗１１４を介して対応する共通テイルノード６０および６６に接続される。分配端子１０８は、分配直流電流源１１６を介して、ＶＩＮＰおよびＶＩＮＭの電圧レベルよりも低い基準電位に接続される。その基準電位の電圧レベルは、実は負の電圧かも知れない。
抵抗値の組の例は、図１６に示されている。これらの値は、図１６に示されるように、スイッチングトランジスタ（サンプラスイッチ）に向かう各共通テイルノード６０および６６の入力インピーダンスが５０Ωで、各入力端子１０４および１０６の入力インピーダンスも５０Ωである例を想定して選ばれる。さらなる実施例の狙いは、６５ｎｍシリコン技術で実施したとき、回路が、１００ＧＨｚよりも大きいＶＩＮからＩＯＵＴまでのアナログ帯域幅を持つようにすることである。
抵抗１１０を１００Ωに，抵抗１１４を５０Ωに設定することにより、それぞれ共通テイルノード６０および６６の直流で１００Ω且つ高周波数（例えば、１００ＧＨｚ）で５０Ωに向かう入力端子１０４および１０６のインピーダンスＺ1を得るのを可能にする。さらに、これは、分配端子１０８の直流で１００Ω且つ高周波数で無限に向かう入力端子１０４および１０６のインピーダンスＺ2を得るのを可能にする。従って、これは、全ての帯域幅で５０Ωの入力端子１０４および１０６における全体のインピーダンスＺINを得るのを可能にする。これは、サンプラスイッチが１００ＧＨｚ周辺では容量性に見え、また、テイルにおいては直列なインダクタ１１２（１００ｐＨ程度）によって補償されるためである。高周波数において無限となるインピーダンスＺ2の長所は、回路の動作が分配直流電流源１１６における如何なるキャパシタからも保護されるように、分配ノード１０８が効果的に交流接地として役に立つことである。簡略していうと、インダクタ１１２は、互いに補償することにより、電流源１１６における如何なるキャパシタも絶縁する。言い換えれば、回路が差動でバランスされているので、ノード１０８上に信号はなく、そのノードは容量に対して鈍感になっているので、ノード１０８の電圧は大きく動くことはない。
この設計に伴って、回路は、直流から１００ＧＨｚを超えるまで要求された５０Ωの入力抵抗を有することが分かる。これは、たとえ抵抗値が±１０パーセントの許容誤差（調整されない）を有していても、可能である（すなわち、入力抵抗は、周波数に対して安定である）ことを示している。すなわち、抵抗値の許容誤差は、周波数応答の中央に向かうわずかなリップルをもたらすことになるが、これは、実際の実施例においては、許容可能なものと見なされる。さらに、例として、２つの入力端子１０４および１０６間に入力される電圧として６００ｍＶｐｐの信号を印加することによって、共通テイルノード６０および６６にほぼ±７５ｍＶのリップルを与えることが分かる。これは、また、ＩDC＝６．５ｍＡのサンプリングスイッチにおいて、ほぼ±５０パーセントの電流変調を与えることになる。
それゆえ、この回路設計の長所は、ＺIN＝５０Ωで，電流源１１６の容量が実質的に影響を及ぼさず，そして，帯域幅が非常に広い（１００ＧＨｚよりも大きい）といったことを含む。さらに、直列抵抗１１０および１１４を使用することによって、回路は、固有のＥＳＤ（静電気放電）イミュニティを有し、ＥＳＤを低減，或いは，回路の入力ピンからＥＳＤダイオードを無くすことも可能にする。さらに、ＶIN共通モードは、ほぼ零であり、電流源１１６はＧＮＤ（上述したように）以下であり、単に低電流で負の電源、例えば、−１Ｖの電源が必要なだけである。
図１６のＶ−Ｉ回路から生じる長所のさらなる評価を得るために、比較は、本実施形態の見識の外で、ＡＤＣ回路により適していると思われるＶ−Ｉ変換回路によって行われてもよい。特に、トランスコンダクタンス段（すなわち、動的なＶ−Ｉ変換回路）は、ＡＤＣ回路に使用するのが好ましいであろう電圧−電流変換（Ｖ−Ｉ変換）の一形式である。トランスコンダクタンス段は、例えば、電流信号が印加されるノード（例えば、図１６におけるノード６０におけるリップルを生じうる電圧があったとしても、正しいＶ−Ｉ変換を提供するのに役に立つ。しかしながら、そのような動的なトランスコンダクタンス段の入力インピーダンスは、相対的に低い帯域幅制限（例えば、１０ＧＨｚ）を有し、上述した目的とする例（すなわち、１００ＧＨｚ以上の帯域幅を要求）を与えるには不適切なものになる。高周波数（例えば、１０ＧＨｚより上）において、そのようなトランスコンダクタンス段は、相当なノイズおよび歪み発生源になるかも知れず、入力マッチングを不十分にするかも知れない。一方、本実施例の適用例１０２は、周波数に対する入力インピーダンス（すなわち、抵抗性の入力）が実質的に一定の（上述した例では、直流から１００ＧＨｚにおいて、５０Ωの入力インピーダンスを与える）受動変換手段を提供する。適用例１０２は、良好な入力マッチングを可能にし、また、ノイズや歪み発生源にならずに高周波数で使用することができる。実際の例において、十分な程度の線形性（例えば、８ビットのＥＮＯＢ）が達成されているので、テイルノード（例えば、図１６におけるノード６０および６６）におけるリップルは、許容することができるであろう。
図１７は、デマルチプレクサ４６の構造および動作を理解するのに役に立つＡＤＣ回路４０の一部の概略的か回路図である。
簡略化のために、図１６の適用例１０２を使用するサンプラ回路４２の一部だけが示されている。すなわち、『正』のセクション５４だけが示され、『正』のセクション５４の構成要素は、図１７をさらに複雑化するのを避けるために省略されている。
デマルチプレクサ４６に関して、出力ＩＯＵＴAのためのデマルチプレクシングする回路だけが示されている。同様の回路は、他の７つの出力ＩＯＵＴB〜ＩＯＵＴDおよびＩＯＵＴＢA〜ＩＯＵＴＢDに対してもまた設けられるかも知れない。
図１７に示されるように、本実施例のデマルチプレクサ４６は、２つのステージ（段）、すなわち、ステージ４６Ａおよび４６Ｂで構成されている。第１ステージ４６Ａは、１：Ｎのデマルチプレクシングを実行し、また、第２ステージ４６Ｂは、１：Ｍのデマルチプレクシングを実行する。
ステージ４６Ａおよび４６Ｂは、通常、サンプリング回路４２のサンプリングスイッチ１１０の配列と同様の構成を有している。すなわち、各ステージは、ソース端子が一緒に共通テイルノードに接続された複数のトランジスタ（この場合、ｎチャネルＭＯＳＦＥＴ）を有する。
前述した回路４２のサンプリングの記載、および、例としての『正』のセクションだけの考察から、回路は、入力電流ＩINを、Ｘ個の時間インターリーブされたパルス列に分割する。ここで、本実施例において、Ｘ＝４である。本実施例において、これらのパルス列は、出力ＩＯＵＴA〜ＩＯＵＴDに設けられている。それゆえ、サンプリング回路４２は、１：Ｘデマルチプレクシング機能を実行するものと見なされ得る。同様に、サンプラ４２からの各出力は、さらに、ステージ４６Ａによって１：Ｎのデマルチプレックスされ、そして、ステージ４６Ａの各出力は、さらに、ステージ４６Ｂによって１：Ｍのデマルチプレックスされ得る。
図１７においては、単に、１つだけの完全なデマルチプレックスされた経路が示されている。すなわち、入力電流ＩINは、Ｘ個（本実施例では、Ｘ＝４）の出力ＩＯＵＴA〜ＩＯＵＴDを提供するためにデマルチプレックスされる。図１７では、一番左の出力ＩＯＵＴAに関してのみ示されているが、それらの出力の各々は、さらに、ステージ４６Ａによって１：Ｎのデマルチプレックスされる。従って、示されたステージ４６Ａからの出力は、出力ＩＯＵＴA10〜ＩＯＵＴA1(N-1)である。そして、図１７では、一番左の出力ＩＯＵＴA10に関してのみ示されているが、それら出力（全てのステージ４６Ａのため）の各々は、さらに、ステージ４６Ｂによって１：Ｍのデマルチプレックスされる。従って、示されたステージ４６Ｂからの出力は、出力ＩＯＵＴA1020〜ＩＯＵＴA102(M-1)である。対応する出力は、他のステージ４６Ｂによって生成される。
サンプリング回路４２およびデマルチプレクサ４６は、一緒に、１：Ｚデマルチプレクシング機能を実行する。ここで、Ｚ＝Ｘ×Ｎ×Ｍが成立する。本実施例において、Ｘ＝４，Ｎ＝８Ｍ＝１０である。従って、本実施例は、『正』側のセクション５４で３２０の出力をもたらし、『負』側のセクション５６で対応する３２０の出力をもたらす１：３２０デマルチプレクシングを実行する。
図１８は、デマルチプレクサ４６の動作をさらに理解するのに役に立つ概略図である。一番上の波形は、サンプリング回路４２の出力ＩＯＵＴAにおけるパルス列を示し、それ以降の波形は、ステージ４６Ａの出力ＩＯＵＴA10〜ＩＯＵＴA1(N-1)（ここでは、ＩＯＵＴA10〜ＩＯＵＴA13だけが示される）の対応するパルス列を表している。図１８から認識され得るように、パルス列ＩＯＵＴAは、各々がパルス列ＩＯＵＴAの１／Ｎのサンプリングレートで効果的にＮパルス列に分割される。
図１７に戻って、本実施例において、サンプリング回路４２に供給されるクロック信号θ0〜θ3は、低電圧（例えば、０Ｖ〜０．８Ｖのクロックレベル）の持ち上げられた余弦波形（それは、前に述べた関連した長所をもたらす）である。そして、マルチプレクサ４６のステージ４６Ａおよび４６Ｂに印加されるクロック信号のための仕様は、比較において幾分緩和されることになる。これは、そのステージによって、サンプルが既に取り込まれており、また、後続のステージでサンプルレートが大きく減少するためである。後続のステージでのクロック性能は、レスクリティカル（less critical）になる。その結果、例えば、ステージ４６Ａおよび４６Ｂに印加されるクロック信号は、正弦波よりもデジタルクロック信号（すなわち、矩形波，パルスまたはスイッチト論理信号）で、また、例えば、０Ｖ〜１．２Ｖといったより高い電圧信号であり得る。しかしながら、その結果が表されるシミュレーションの目的のために、正弦波クロック信号が終始印加されることに注意されなければならない。注意する重要なポイントは、デマルチプレクサ４６がエラーの著しい原因ではなく、たとえ帯域幅が減少しても、それぞれ変化しない領域で電流パルスを通す。
従って、図１６および図１７から明らかなように、本実施例のサンプリングおよびデマルチプレックシング回路は、ツリー構造で一緒に接続されたノードの連続を構成する。これは、例えば、図１６で説明したように、回路の相補部分の両方で正しい。図１６において、ノード６０は、次段のノードが出力ＩＯＵＴA〜ＩＯＵＴDを有し、さらに、その次段のノード（図１７に移動して）は出力ＩＯＵＴA1020〜ＩＯＵＴA102(M-1)を有するツリー構造のルートノードと見なされるかも知れない。上述したように、或る段から後続の段までのサンプルレートの低減は、クロックの仕様が、その段から後続の段までで緩和されるようになることを可能にする。この段から段への緩和にもかかわらず、サンプルはサンプラ回路（ルートノードおよび第１段ノード間）で取り込まれるために、そのサンプルは、大きな影響を受けないでその後に続く段に進むことを可能にする。
図９に戻って参照すると、デマルチプレクサ４６からの出力信号は、ＡＤＣバンク４８に進む。ＡＤＣバンク４８は、入力されたそれぞれの電流パルスの範囲に対応するデジタル値を生成するために使用される。ここで、出力されるデジタル値の代わりに、アナログ値が出力され得るのが特徴でないのはもちろんである。デジタル出力値は、単に、プロセッサ（例えば、デジタル信号処理装置：ＤＳＰ）および他の計算装置のような外部のデジタルシステムとの適合性に役に立つ出力形式である。
図１９は、ＡＤＣバンク４８の動作原理を理解するのに役に立つ概略図である。簡略化のために、デマルチプレクサ４６の１つの出力ＩＯＵＴA1020だけが示され、従って、示されたＡＤＣ回路４８は、特定の出力のために要求されたＡＤＣ回路だけを表している。同様のＡＤＣ回路４８は、デマルチプレクサ４６の全ての出力に対して設けられてもよい。
ＡＤＣ回路４８は、通常、キャパシタ１５０の形式を取る。図１９に示されるように、キャパシタ１５０は、その値がキャリブレーションまたは初期化段階の間に調整され得るように、可変とされてもよい。一般的に、キャパシタ１５０は、出力ＩＯＵＴA1020からの電流パルスを電圧値ＶOUTに変換するために使用される。すなわち、各パルスは、そのパルスに関する領域に比例した電圧に、キャパシタ１５０を充電する。これは、各電流パルスにおける電荷量は、その電流パルスの領域により規定（Ｑ＝∫Ｉdt）され、また、キャパシタ１５０の両端の電圧は、電荷量Ｑおよび容量値Ｃにより規定（Ｖ＝Ｑ／Ｃ）されるからである。
特定のパルスのための電圧ＶOUTは、リセットスイッチ１５２によって回路４８がリセットされるまでキャパシタ１５０の両端の電圧に維持されることになる。特定のパルスのための電圧ＶOUTが維持されている間、このアナログ出力値は、例えば、逐次比較型（successive-approximation register：ＳＡＲ）を用いたＡＤＣ回路を使用して、デジタル出力値に変換される。本実施例のように、差動回路の場合、各ＶOUTはその相補のＶOUTを有し、その対は一緒に差動比較器に印加され、その対のためのデジタル出力信号が出力されることになる。
この動作モードの長所は、たとえデマルチプレクサ４６内で遅延があったとしても、また、たとえ少し長い期間に渡っても、各パルスの電荷が関係する出力をその電荷にするということである。その場合、パルスから生成された電圧OUTは、影響を受けないことになる。この点を示すために、同じ電流パルスの２つの例１５４および１５６が図１９に示されている。第１パルス１５４は、微細な遅延があったときの波形を表している。第２パルス１５６は、例えば、回路のトラックキャパシタによる幾らかの遅延があったときの波形を表している。従って、パルス１５６は、パルス１５４と比較して時間方向に引き延ばされている。重要なのは、２つのパルス１５４および１５６の領域が実質的に等しく、それゆえ、出力電圧ＶOUTは両方とも等しくなるということである。
ＡＤＣバンク４８におけるＡＤＣ回路のキャパシタ１５０の両端の値（例えば、許容誤差に依存したもの）におけるエラー（すなわち、ミスマッチ）は、ＡＤＣ回路４０の出力におけるエラーを生じるかも知れない。従って、できるだけ低い容量ミスマッチを得ることが有利である。もちろん、実際の実施例において、容量値の或る程度のミスマッチは避けられない。しかしながら、この点に関して、以下に述べるように、本実施形態の実施例は、図３を参照して考察された電圧モード回路よりも本来的な強みを有している。
まず、キャパシタ１５０におけるミスマッチは、キャパシタ２８におけるミスマッチよりも小さい影響を有する。これは、キャパシタ２８におけるミスマッチに起因したエラーは、回路２０の最初のサンプリングステージで生じるが、本実施例のキャパシタ１５０におけるミスマッチに起因したエラーは、最終のＡＤＣステージで生じるからである。なお、回路２０の最初のサンプリングステージでは、そのようなキャパシタ２８の数は少ないが、本実施例の最終のＡＤＣステージでは、そのようなキャパシタ１５０の数は多い。『正』側半分および『負』側半分の一方に集中する、サンプリング回路４２のＸ個の出力（本実施例では、Ｘ＝４）のそれぞれについて、各々がキャパシタ１５０を有するＮ×Ｍ個の出力（本実施例では、Ｎ＝８およびＭ＝１０）がある。それゆえ、回路２０では存在しない、平均した影響が本実施形態の実施例におけるキャパシタ１５０におけるミスマッチと見なされる。これにより、本実施例における容量ミスマッチに起因したエラーは、図３におけるキャパシタ毎のキャパシタの数の平方根のファクタ、すなわち、√(Ｎ×Ｍ)（本実施例では、√８０）のファクタだけ図３におけるものよりも低減される。
次に、図３の回路におけるキャパシタ２８は、要求された入力インピーダンスを達成するために小さくする必要があり、そのような小型のキャパシタでは、ミスマッチの危険が大きくなる。上述したキャパシタ２８の例としてのサイズは、１６ｆＦである。本実施例において、キャパシタ１５０は、入力に取り付けられるものではないので、相対的に大きくてよい。例えば、キャパシタ１５０は、キャパシタ２８の１０倍（１０×）大きい。上記の例の場合、キャパシタ１５０は、１６０ｆＦの容量を有するかも知れない。ミスマッチの低減は、シリコンを採用した領域（シリコンの適用を想定する）において増加するファクタの平方根にほぼ比例する、すなわち、キャパシタのサイズで増加するファクタの平方根に比例することが分かる。この理由により、本実施例において、容量ミスマッチに起因したエラーは、√１０のファクタだけ低減されることが期待される。
上記２つの長所を一緒にすると、本実施例では、サンプラチャネル（この例では、チャネルは４つ）の各々の容量ミスマッチに起因したエラーは、√８００（＝√８０×√１０）のファクタだけ、すなわち、√(Ｎ×Ｍ×Ｉ)だけ、低減されることが期待される。ここで、Ｉは、キャパシタのサイズにおけるファクタの増加である。
図２０は、図１９における回路４８の逐次比較型アナログ／デジタル変換器（Successive Approximation Register−Analogue-to-Digital Conversion：ＳＡＲ−ＡＤＣ）回路の適用の可能性を理解するのに役に立つ概略図である。そのような回路は、図２０に示されるように、リセット（Ｒ）；サップリング（Ｓ）；１；２；３；４；５；６；７および８で構成されるフェーズのサイクルを有する。各サンプリングフェーズにおいて、電流パルスは、出力電圧ＶOUTに変換されるかも知れず、それに続いて、電圧ＶOUTは、次の８個のＳＡＲステージを経由して８ビットのデジタル信号に変えられるかも知れない。さらに、次のリセットステージは、次の電流パルスのための回路を準備する。
図２１は、ＡＤＣ回路４０の可能なレイアウトを理解するのに役に立つ概略図である。簡略化のために、回路４０の特定の部分だけが示されている。図２１から分かるように、Ｘ＝４，Ｎ＝８およびＭ＝１０であると仮定すると、サンプラ４２は、４個のデマルチプレクサの第１ステージ４６Ａに対する４つの出力を有する。各デマルチプレクサの第１ステージ４６Ａは、８個のデマルチプレクサの第２ステージ４６Ｂに対する８つの出力を有する。なお、図２１において、デマルチプレクサの第１ステージ４６Ａの出力は、最上部のデマルチプレクサの第１ステージ４６Ａのものだけが示されている。また、図２１において、デマルチプレクサの第２ステージ４６Ｂは、最上部のデマルチプレクサの第１ステージ４６Ａの最下部の出力に対するものだけが示されている。各デマルチプレクサの第２ステージ４６Ｂは、それ自身のＡＤＣの各々に対する１０個の出力を有する。図２１に示されるようにして、デマルチプレクサの第２ステージ４６Ｂのスイッチを分配し、ＡＤＣバンク４８のそれぞれのサブＡＤＣ回路を遮断することが可能になる。これによって、最終スイッチおよびキャパシタ１５０間のトラック長を最小にすることができる。
図９を参照して、前に述べたように、キャリブレーションユニット５２は、その動作をキャリブレートするためにＡＤＣ回路４０に設けられる。特に、キャリブレーションユニット５２は、回路の使用状態において、すなわち、回路を『オフライン』にする必要がなく、ＡＤＣ回路４０のそのようなキャリブレーションを実行するのに適している。
キャリブレーションユニット５２の動作は、サンプリング回路４２が入力電流を電流パルスのストリームに分割する処理、すなわち、サンプリングされた全ての電流が出力におけるパルスに現出するような処理に基づいている。ＶＣＯ／サンプラクロックまたはスイッチにおけるタイミングエラーは、電流パルスの領域、すなわち、ＡＤＣの出力に影響を及ぼす。特に、図２２のように、全ての電流はパルスに分割され、もし、そのようなエラーに起因して、１つのパルスが領域で増加すると（エラーのない環境において、期待された領域から増加すると）、他のパルスまたはパルスの組がそれに対応して領域で減少する。すなわち、入力電流は出力電流に分割（電流が加算または移動されることなく）されるので、他のパルスまたはパルスの組が、その１つのパルスが増加した領域に対応する領域だけ減少することになる。同様に、もし、１つのパルスが領域で減少すると、他のパルスまたはパルスの組がそれに対応して領域で増加しなければならなくなる。
注意すべき点は、本実施例において、クロック信号は、湾曲の信号（これは、高速のデジタルスイッチ論理理信号または矩形波信号とは対照的に、立ち上がりおよび立ち下がり時間という意味において、緩やかな信号）である。そのため、クロック信号における位相または大きさ、および／または、サンプリングスイッチ間のミスマッチに対する電流パルスの領域の感度が最大にされる。他の手法では、スイッチのミスマッチを例に取ると、湾曲のクロック信号の使用は、ΔＶTHからΔ∫Ｉまでのゲインが最大にされるのを可能にする。ここで、ΔＶTHは、ミスマッチを表しているサンプリングスイッチの閾値電圧の変化を示し、また、Δ∫Ｉは、閾値電圧の変化により結果として生じた電流パルスの領域における変化を示している。上記の感度は、クロック信号が、例えば、スイッチト論理レベル信号である場合よりも、エラーが容易に検出されるということを与える。対照的に、クロック信号がスイッチト論理レベル・クロック信号であるとすると、ミスマッチを生じる出力パルスの領域の感度は、大きく損なわれることになる。
統計学的にいうと、時間の経過により、４個のＡＤＣバンク４８の平均デジタル出力は、互いに等しくなることが期待される。それらのＡＤＣバンクの平均化されたデジタル出力を比較することによって、エラーの異なる形式（前に、詳述した）が検出されるかも知れない。また、その結果として、キャリブレーション或いはそれらのエラーの補償が正しく実行されるかもしれない。
図２３は、図１２に示す波形の部分的な重複を示すものである。図２３（ａ）において、クロックθ3，θ0およびθ1の部分的な波形が示されている。集中がクロックθ0においてなされ、そのため、クロックθ3およびθ1は、破線により示されている。図２３（ｂ）は、Ｐ3，Ｐ0およびＰ1とラベル付けされた３つのパルス形状を示す。そのパルス形状により、それぞれクロックθ3，θ0およびθ1によって生成されたサンプラ回路４２の出力に対応する平均化されたデジタル電力が概略的に表されている。図２３（ａ）における波形θ3，θ0およびθ1は、等価なサイズに平均化されたデジタル出力電力Ｐ3，Ｐ0およびＰ1を生成するサンプラ回路４２のための効果的なゲートドライブを表している。
さらに、図２３（ａ）は、例えば、ＶＣＯ４４におけるタイミングエラーから結果として生じ得た効果的なゲートドライブθ0-Pも示している。効果的なゲートドライブθ0-Pは、そのようなタイミングエラーから結果として生じる効果的なゲートドライブθ0-Pの位相シフトしたものになっている。この状態において、電力Ｐ3は、例えば、１０パーセントだけ増加し、電力Ｐ0は、同じ状態を維持し、そして、電力Ｐ1は、電力Ｐ3の増加しているラインにおいて、例えば、１０パーセントだけ減少することが期待される。従って、平均化されたデジタル出力電力Ｐ3，Ｐ0およびＰ1は、クロックθ0に関してＶＣＯ４４におけるタイミングエラーの存在を示す。
図２４は、図２３のように、図１２に示す波形の部分的な重複を示すものである。従って、図２４（ａ）および図２４（ｂ）に示される波形θ3，θ0，θ1，Ｐ3，Ｐ0は、図２３（ａ）および図２３（ｂ）と同様のを示している。
図２４に示されるように、図２４は、例えば、サンプリング回路４２におけるサンプリングスイッチ５８A〜５８D（または、６４A〜６４D）の１つにおける閾値電圧（ＶTH）のエラー（ミスマッチ）から結果として得られる効果的なゲートドライブθ0-Mを示す。従って、効果的なゲートドライブθ0-Mは、ＶTHのエラーから結果として得られる効果的なゲートドライブθ0の大きさが低減されたバージョンを意図している。この状態において、電力Ｐ0は、例えば、２０パーセントだけ減少し、そして、隣接する電力Ｐ3およびＰ1は、例えば、それぞれ同じ１０パーセントだけ増加することが期待される。従って、この平均化されたデジタル出力電力Ｐ3，Ｐ0およびＰ1における変化のパターンの検出は、そのようなＶTHのエラーの存在を示す。
例として、図２４におけるエラーの形式を扱うための可能な方法論が、考察される。例えば、サンプリングスイッチＳ0は、出力電力Ｐ0に持ち上げるためであることが分かり、また、サンプリングスイッチＳ1は、出力電力Ｐ1に持ち上げるためであることが分かる。この例において、スイッチＳ0およびＳ1は、差動対の対応するスイッチである。
以下の式は、サンプリングスイッチＳ0における閾値電圧エラーＶTH0の測定を見いだすために使用され、また、サンプリングスイッチＳ1における閾値電圧エラーＶTH1の測定を見いだすために使用されるかも知れない。
［オフセットエラー］ ＝ Ｐ0−Ｐ1 → ｋ（ＶTH0−ＶTH1）
［ゲインエラー］ ＝ Ｐ0＋Ｐ1 → ｋ（ＶTH0＋ＶTH1）
ここで、ｋは定数である。
ΔＶTH0 ＝ （［ゲインエラー］＋［オフセットエラー］）／２
ΔＶTH1 ＝ （［ゲインエラー］−［オフセットエラー］）／２
その後、キャリブレーションは、この方法論の結果を考慮して実行される。さらに、以下で述べるように、例えば、サンプリングスイッチＳ0およびＳ1の一方または両方に印加されるバルク，および／または，ゲート電圧は、ミスマッチを低減または除去するために制御され得る。
上述の図２３および図２４を参照した説明から、エラー（ミスマッチ）の異なる形式が平均化されたデジタル出力電力における変化の異なるパターンに帰着するであろうことが分かるであろう。従って、そのようなエラーの異なる形式が、互いに独立して検出され、或いは、少なくとも補償され、すなわち、校正して排除されるかも知れない。エラーの異なるそのような形式は、同時に存在し得るが、ここでは、電力を互いに比較することによって、様々なエラーが検出および補償されるかも知れない。
デマルチプレクサ４６は、上述したサンプリング回路４２と同様の構成とされ、従って、ＶTHのミスマッチに対して同様に影響される。同様にして、特定のサンプラスイッチ（例えば、スイッチ５８A）におけるＶTHのエラーが検出されると、特定のデマルチプレクサスイッチ（例えば、図１７におけるスイッチ出力信号ＩＯＵＴA10）におけるエラーが検出される。これは、互いに平均化および比較するために、適切なデジタル出力を選択することによって行われる。例えば、平均化されたデジタル出力電力は、特定のスイッチから生じる素ばての出力を結合することによって、その調べる特定のスイッチで獲得することができ得る。そして、対応する出力電力も、同様に、同じ段における他のスイッチで獲得することができ、また、これらの電力（および、他の同様な電力）は、調べるスイッチをキャリブレートするために、上述した比較がなされ得る。
そのようなエラー（ミスマッチ）の検出に続いて、キャリブレーション回路５２は、それらのエラーを補償するために、ＡＤＣ回路４０の動作を調整するように使用されるかも知れない。エラーは、実際の出力信号を平均化することによって検出されるので、キャリブレーションは、『オンライン』で実行され得る。
キャリブレーションを行うために、１つの可能な技術は、図９に示されるようにＶＣＯ４４の動作を直接制御、例えば、図２３における位相エラーの影響が除去されるまで、クロック信号θ0〜θ3の間の位相オフセットを調整するものである。他の技術は、第１にサンプリング回路４２（それらは、サンプルを取り込むために応答可能）におけるサンプリングスイッチに焦点を当て、そして、第２にデマルチプレクサ４６におけるスイッチに焦点を当て、スイッチの動作を直接制御するものである。
スイッチ（すなわち、トランジスタ９の動作を直接制御する１つの手法は、それらのスイッチに印加されるバルク電圧を制御するものである。他の手法は、それらのスイッチに印加されるゲート電圧を制御するものである。例えば、ＶＣＯ４４からのクロック信号出力は、サンプラスイッチに交流カップリング（例えば、直列のキャパシタを介して）されるかも知れず、それゆえ、直流バイアスが調整されてもよい。これら２つの手法は、組み合わせて使用されるかも知れない。
図２５は、トリム電圧ＶTRIMがボディ端子に印加されているスイッチの概略図である。スイッチング遅延におけるミスマッチがトランジスタの閾値電圧ＶTHにおけるランダムな変化によって生じるかも知れないことが認識される。特定のスイッチ（トランジスタ）のバルク電圧を変化させる影響は、トランジスタのゲート−ソース間電圧を変化させて、トランジスタの状態を変化させることである。適切なトリム電圧ＶTRIMを、エラーを生じることになるスイッチのボディ端子に印加することによって、それらのバルク電圧は、それらのスイッチングポイントにおける閾値電圧のランダムな変化の影響を補償するために変化されてもよい。この技術は、他のミスマッチを補償、すなわち、それらの他のミスマッチの影響が除去されるまでトランジスタの動作を変化させることによって補償することができるかも知れない。バルク電圧の技術は、例えば、欧州特許公開第２０２３４８７号明細書（欧州出願番号：EP07113379.7）に開示され、その内容は、参照により組み入れられる。この欧州特許公開第２０２３４８７号明細書に開示された技術は、本実施形態の実施例に対しても同様に適用され得る。
従って、キャリブレーションは、選ばれた平均化されたデジタル出力電力が互いに等しくなるまで、『オンライン』で実行され得る。この状態において、平均のパルスは、同じ領域を有し、それらは同じ幅を有し、それゆえ、同様に配置される。
図２６および図２７は、１：４デマルチプレクシングを実行するサンプリング回路４２，および，単一ステージの１：４デマルチプレクサとされるデマルチプレクサとして構成されたＡＤＣ回路の完全な適用のシミュレーション結果を表している。これにより、全体的な回路としては、１：１６のデマルチプレクシングを実行する。
シミュレーションにおいて、出力電流パルスは、ＡＤＣ入力キャパシタにより統合され、そして、デマルチプレクサ４６の出力は、等価な単一のＡＤＣ出力信号を与えるために差異結合される。その後、単一の出力信号は、図２６における周波数ドメイン結果を生成ために、ＦＦＴ処理にかけられる。図２６（ａ）〜図２６（ｃ）において、最上部のトレースは速いシリコン処理を表し、中央部のトレースは標準のシリコン処理を表し、そして、最下部のトレースは遅いシリコン処理を表す。図２７における結果は、シミュレーションからの実際の時間ドメイン信号のトレースである。
帯域幅のロールオフの主たる発生は、上述したサンプリングパルスの形状であるのが分かるであろう。ここで、ＰＶＴ（Process, Voltage, Tmperature：処理，電圧および温度）許容おいて小さい変動、例えば、図２６（ａ）〜図２６（ｃ）に示されるように、２０ＧＨｚで±２０ｄＢの変動がある。このロールオフは、簡単な固定化された３タップのＦＩＲ（Finite Implulse Response：有限パルス応答）フィルタを使用して校正され得る。このＦＩＲフィルタは、上述したように、線型位相に近いものを生成する。
さらに、出力が、２０ＧＨＺよりも上の入力信号に対して８ビットよりも大きいＥＮＯＢ（有効ビット数）を有することが分かるであろう。これは、全体的な正弦波を伴って測定された。サンプラの歪みは、信号レベルと共に低下する。
図２８は、改良を組み入れた、本実施形態の一実施例に係るＡＤＣ回路４０の一部を概略的に示す図である。簡略化のために、図２８における回路は、抵抗が省略され、スイッチが×印で描かれている以外は、図１７におけるものと同様の形式で表されている。さらに、図１７と同様に、簡略化のために、サンプラ回路４２およびデマルチプレクサ４６の一部だけが示されている。しかしながら、『正』および『負』の相補のセクション５４および５６の両方が示されている。
セクション５４のデマルチプレクサ回路４６におけるテイルノードは、参照符号２００で示され、また、セクション５６における対応するテイルノードは、参照符号２０２で示されている。前に述べたように、そのようなノード（サンプラ回路４２におけるルートタイルノード６０および６６のようなノード）は、通常、寄生容量を有し、それゆえ、使用中にそれらのノードを通る電荷のパケットまたはパルスにより、少しの（それにもかかわらず存在する）電荷量が上記寄生容量に蓄えられ得る。
図２８における回路は差動回路であるため、重要ではあるが電荷の個々のパケットのサイズは明確ではなく、また、セクション５４を通る電荷のパケットのサイズと、それに対応するセクション５８を通る電荷の相補のパケットとの間の差異も明確ではない。電荷の量は、例えば、電荷のパケット／パルスが通るノード２００の寄生容量に残され、同様に、電荷の異なる量は、ノード２０２において残される。従って、これら余計な電荷の量は、通過するパルスの次の対のサイズに影響を及ぼし、それゆえ、エラーを生じ得る。
この問題を解決するために、図２８の回路は、リセット回路２１０を有する。リセット回路２１０は、ノード対２００および２０２が有する電荷のパケット間の『ダウンタイム』と呼ばれる長所をもたらす。このダウンタイムの間、イコライゼーション回路は、ノード２００および２０２の各々を、前のパケットが伝えられる以前の同じ電位に持って行くように動作する。このようにして、それらのノードの各々は、パケットが通る前の各時間で、同じ初期電圧に復帰され、それにより、どのような余計な電荷による影響が各パケットで同じになる。これは、サイクル毎で、対となる２つのノード間の電位を同じにしておく１つの手法である。
本実施例において、リセット回路２１０は、例えば、大きな容量を介して接地されたそれら各ノード２００および２０２に接続しているスイッチの対（図示しない）として適用され得る。これらのスイッチは、ノード２００および２０２が不活性となるとき、他のノードを活性化するために存在するクロック信号を利用する。このようにして、ノード２００および２０２は、ダウンタイム間にそれらのノードにおける余計な電荷を初期値に復帰させるために、両方とも一緒に接地に接続されるかも知れない。２つの相補ノード２００および２０２における余計な電荷を初期値（それは、各ノードで異なるかも知れない）に復帰することによって、パルスの次の組に影響を与えるかも知れないエラーを実質的に防止することができ得る。
リセット回路２１０は、例えば、それぞれの時間でノード２００および２０２を接続するために使用されるかも知れないが、それらのノードの電荷を一様なものにするために、他の様々なやり方で適用することができる。
もちろん、リセット回路２１０は、『ダウンタイム』の間でそれらのノードの電荷をリセットするために、セクション５４および５６のツリー構造における相補ノードの幾つか或いは全ての対に対して設けてもよい。これは、サブＡＤＣ回路４６Ｂおよび４８（図）２１参照）を介したデマルチプレクサ回路４６Ａによるツリー構造における全てのノードを含み、それぞれが適切な存在する（或いは、もしかすると専用の）クロック信号を使用する。このクロック信号は、ノードに関する対のダウンタイムの間にスイッチに関して活性化するためのものである。この技術は、ノード６０および６５の間では実用的ではない。これは、ノード６０および６５は、他のノード（それは、図１３と図１８との比較から分かるであろう）が有する『ダウンタイム』を有していないからである。
本実施形態は、添付の「特許請求の範囲」のコンセプト内において、他の様々な異なる構成を使用することができる。
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
［実施形態Ａ］
（付記１）
電流信号をサンプリングする電流モード回路であって、
前記電流信号が印加される第１ノードと、
それぞれ経路を通って前記第１ノードに導電的に接続され得るＸ個の第２ノードと、
前記第１ノードと前記第２ノード間の接続を、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされるように制御するステアリング手段と、を有し、
前記Ｘは、３以上の整数であり、
前記ステアリング手段は、
Ｘ個の時間インターリーブされた湾曲の制御信号を生成する制御信号生成手段と、
前記経路を通って分配され、前記Ｘ個の湾曲の制御信号に従って制御を実行するスイッチング手段と、を有することを特徴とする電流モード回路。
（付記２）
付記１に記載の電流モード回路において、
前記制御信号は、ほぼ余弦信号になっていることを特徴とする電流モード回路。
（付記３）
付記１または２に記載の電流モード回路において、
前記制御信号は、互いに関して、実質的に等しく時間インターリーブになっていることを特徴とする電流モード回路。
（付記４）
付記１〜３のいずれか１項に記載の電流モード回路において、
前記Ｘは、４であることを特徴とする電流モード回路。
（付記５）
付記１〜４のいずれか１項に記載の電流モード回路において、
前記ステアリング手段は、前記Ｘ個の経路の各々が前記Ｘ個の制御信号の異なる１つによって制御されるようになっていることを特徴とする電流モード回路。
（付記６）
付記５に記載の電流モード回路において、
前記ステアリング手段は、前記Ｘ個の経路の各々が、当該経路の制御信号がその最大値またはその最大値に近いとき実質的に導電性であり、また、当該経路の制御信号がその最小値またはその最小値に近いとき実質的に非導電性である、ように構成されていることを特徴とする電流モード回路。
（付記７）
付記５または６に記載の電流モード回路において、
前記ステアリング手段は、前記制御信号の２つが等しい値を有するとき、当該２つの制御信号に対応する経路が実質的に導電性の等しいレベルを有する、ように構成されていることを特徴とする電流モード回路。
（付記８）
付記５〜７のいずれか１項に記載の電流モード回路において、
前記スイッチング手段は、経路毎にトランジスタを有し、
各経路に対し、前記トランジスタに関して、当該トランジスタのチャネルが当該経路の一部分を形成し、当該トランジスタが当該経路の前記制御信号によって制御されるようになっていることを特徴とする電流モード回路。
（付記９）
付記８に記載の電流モード回路において、
前記トランジスタは、ゲート端子を有するＭＯＳＦＥＴであり、
各経路に対し、前記トランジスタに関して、当該トランジスタの前記ゲート端子が当該経路の前記制御信号を受け取るように接続されることを特徴とする電流モード回路。
（付記１０）
付記１〜９のいずれか１項に記載の電流モード回路において、さらに、
入力電圧信号を受け取り可能な入力ノードと、
前記入力ノードと前記第１ノード間に接続され、前記入力電圧信号を前記電流信号に変換する変換手段と、を有し、該変換手段は、その変換を実行するための抵抗を有する受動回路として構成されることを特徴とする電流モード回路。
（付記１１）
付記１０に記載の電流モード回路において、
前記変換手段は、前記抵抗を有する抵抗ネットワークとされ、前記入力ノードが実質的に周波数に対して一定の入力インピーダンスを有することを特徴とする電流モード回路。
（付記１２）
付記１１に記載の電流モード回路において、
前記第１ノードは、容量性入力インピーダンスを有し、
前記抵抗ネットワークは、前記第１ノードにおいて、前記容量性入力インピーダンスを補償するためのインダクタンスを有することを特徴とする電流モード回路。
（付記１３）
付記１１または１２に記載の電流モード回路において、
前記抵抗ネットワークは、前記入力電圧信号を前記電流信号に変換するときの前記第１ノードにおける電圧変動の影響が縮小されるようになっていることを特徴とする電流モード回路。
（付記１４）
付記１３に記載の電流モード回路において、
前記抵抗ネットワークは、前記電圧変動の影響の縮小を実行するための電位分割回路を有することを特徴とする電流モード回路。
（付記１５）
付記１〜１４のいずれか１項に記載の電流モード回路において、さらに、
前記第２ノードを介した前記電荷パケットのそれぞれの特性に基づいて、前記電荷パケットに関して対応する前記電流信号の値を示すサンプル値を生成する生成手段を有することを特徴とする電流モード回路。
（付記１６）
付記１５に記載の電流モード回路において、さらに、
前記第２ノードの１つ以上からのサンプル値を結合して、１つ以上の結合されたサンプル値を提供可能にすると共に、該結合されたサンプル値に従って該電流モード回路のキャリブレーション動作を可能にするキャリブレーション手段を有することを特徴とする電流モード回路。
（付記１７）
付記１６に記載の電流モード回路において、
前記キャリブレーション手段は、時間の経過により前記第２ノードのために、当該ノードの結合されたサンプル値を更新すべくサンプル値を結合可能にすると共に、前記結合されたサンプル値と基準値との比較結果に従って該電流モード回路のキャリブレーション動作を可能にすることを特徴とする電流モード回路。
（付記１８）
付記１６または１７に記載の電流モード回路において、
前記キャリブレーション手段は、時間の経過により前記第２ノードの１つのために、当該ノードの結合されたサンプル値を更新すべくサンプル値を結合可能にすると共に、時間の経過により前記第２ノードの他の１つのために、当該ノードの結合されたサンプル値を更新すべくサンプル値を結合可能にし、さらに、前記それらの結合されたサンプル値の比較結果に従って該電流モード回路のキャリブレーション動作を可能にすることを特徴とする電流モード回路。
（付記１９）
付記１６〜１８のいずれか１項に記載の電流モード回路において、
前記キャリブレーション手段は、前記第２ノードの各々に対して、時間の経過により前記各第２ノードのために、当該ノードの結合されたサンプル値をそれぞれ更新すべくサンプル値を結合可能にすると共に、前記それらの結合されたサンプル値の比較結果に従って該電流モード回路のキャリブレーション動作を可能にすることを特徴とする電流モード回路。
（付記２０）
付記１６〜１９のいずれか１項に記載の電流モード回路において、
前記キャリブレーション手段は、前記キャリブレーションを実行するために、前記制御信号生成手段の動作，および／または，前記スイッチング手段の動作に影響を及ぼし得るようになっていることを特徴とする電流モード回路。
（付記２１）
付記２０に記載の電流モード回路において、
前記キャリブレーション手段は、前記キャリブレーションを実行するために、前記制御信号の位相，および／または，大きさを制御することが可能になっていることを特徴とする電流モード回路。
（付記２２）
付記２１に記載の電流モード回路において、
前記ステアリング手段は、前記第２ノードの各々を前記第１ノードに導電的に接続するのが当該第２ノードの前記制御信号によって制御され、
前記キャリブレーション手段は、時間の経過により前記第２ノードの１つの候補のために、当該ノードの結合されたサンプル値を提供すべくサンプル値を結合可能にすると共に、時間の経過により前記第２ノードの他の１つの候補のために、当該ノードの結合されたサンプル値を提供すべくサンプル値を結合可能にし、そして、
前記キャリブレーション手段は、前記それらの候補のノードの前記結合されたサンプル値の間の差異を補償するために、一方または両方の前記候補のノードの前記制御信号の位相，および／または，大きさを制御することが可能になっていることを特徴とする電流モード回路。
（付記２３）
付記２０〜２２のいずれか１項に記載の電流モード回路において、
前記キャリブレーション手段は、前記キャリブレーションを実行するために、前記制御信号における前記スイッチング手段の依存性を制御可能になっていることを特徴とする電流モード回路。
（付記２４）
付記２３に記載の電流モード回路において、
前記スイッチング手段は、経路毎にトランジスタを有し、
各経路に対し、前記トランジスタに関して、当該トランジスタのチャネルが当該経路の一部分を形成し、当該トランジスタが当該経路の前記制御信号によって制御され、
前記キャリブレーション手段は、時間の経過により前記第２ノードの１つの候補のために、当該ノードの結合されたサンプル値を提供すべくサンプル値を結合可能にすると共に、時間の経過により前記第２ノードの他の１つの候補のために、当該ノードの結合されたサンプル値を提供すべくサンプル値を結合可能にし、そして、
前記キャリブレーション手段は、前記それらの候補のノードの前記結合されたサンプル値の間の差異を補償するために、一方または両方の前記候補のノードの前記経路を通って前記トランジスタのゲート電圧，および／または，バルク電圧を制御することが可能になっていることを特徴とする電流モード回路。
（付記２５）
付記１５〜２４のいずれか１項に記載の電流モード回路において、
前記サンプル値または該サンプル値の幾つかを分析可能なキャリブレーション手段を有し、その分析に従って該電流モード回路の動作を調整することを特徴とする電流モード回路。
（付記２６）
付記１〜２５のいずれか１項に記載の電流モード回路において、該電流モード回路は、３つのストラクチャを有し、
前記第１ノードは、前記３つのストラクチャのルートノードであり、
前記第２ノードは、前記３つのストラクチャの第１段ノードであり、前記３つのストラクチャのそれぞれは、前記ルートノードに対して導電的に直接接続可能であり、
該電流モード回路は、さらに、
第１段ノード毎の前記３つのストラクチャの複数の後続段ノードを有し、該後続段ノードの各々は、その前記第１段ノードを介したそれぞれの経路を通って前記ルートノードに対して導電的に間接接続可能であり、
前記ステアリング手段は、前記ルートノードおよび前記後続段ノード間の接続を制御可能になっており、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされることを特徴とする電流モード回路。
（付記２７）
付記２６に記載の電流モード回路において、
前記ステアリング手段は、前記湾曲の制御信号を、前記ルートノードおよび前記第１段ノード間の接続を制御するために使用可能にし、
前記制御信号生成手段は、複数の時間インターリーブされた切り替え論理制御信号を生成可能にし、そして、
前記ステアリング手段は、前記切り替え論理制御信号を、前記第１段ノードおよび前記後続段ノード間の接続を制御するために使用可能にすることを特徴とする電流モード回路。
（付記２８）
付記２７に記載の電流モード回路において、
前記第１段ノードおよび前記後続段ノード間の接続を制御するために使用される制御信号は、前記ルートノードおよび前記第１段ノード間の接続を制御するために使用される制御信号よりも大きいピークトゥピーク電圧，および／または，前記ルートノードおよび前記第１段ノード間の接続を制御するために使用される制御信号よりも長いオン時間を有していることを特徴とする電流モード回路。
（付記２９）
付記２６〜２８のいずれか１項に記載の電流モード回路において、
前記制御信号生成手段は、前記後続段ノードを介して前記電荷パケットのそれぞれの特性に基づき、前記電荷パケットに関して対応する前記電流信号の値を示すサンプル値を生成可能にすることを特徴とする電流モード回路。
（付記３０）
付記１〜２９のいずれか１項に記載の電流モード回路において、さらに、
前記第１ノード以外のノードに接続されたリセット手段を有し、該リセット手段は、当該ノードのパケット間の期間で、当該ノードの電圧値を予め定められた値にもって行くことを可能にすることを特徴とする電流モード回路。
（付記３１）
付記１〜３０のいずれか１項に記載の電流モード回路において、
前記リセット手段は、当該ノードの電圧値を、当該ノードの連続するパケット間と同じ値に復帰させ得るようにすることを特徴とする電流モード回路。
（付記３２）
付記３０または３１に記載の電流モード回路において、
異なる前記第１ノード以外のノードのそれぞれに対する複数の前記リセット手段を有することを特徴とする電流モード回路。
（付記３３）
付記１〜２９のいずれか１項に記載の電流モード回路において、
該電流モード回路は、第１および第２の相補の前記電流信号をサンプリングするように構成され、
該電流モード回路は、第１および第２の相補の回路部を有し、該第１回路部は前記第１電流信号をサンプリングし、該第２回路部は前記第２電流信号をサンプリングし、
前記各回路部は、それぞれ第１ノード，第２ノードおよびステアリング手段を有し、
該電流モード回路は、さらに、前記第１回路部の前記第２ノードの少なくとも１つ、および、前記第２回路部の前記相補のノードに接続されたリセット手段を有し、該リセット手段は、相補の一対のノードのパケット間の期間で、当該２つのノードの電圧値の差を予め定められた値にもって行くことを可能にすることを特徴とする電流モード回路。
（付記３４）
付記３３に記載の電流モード回路において、
前記リセット手段は、前記相補の一対のノードの両方に接続されていることを特徴とする電流モード回路。
（付記３５）
付記３３または３４に記載の電流モード回路において、
前記リセット手段は、前記電圧値の差を予め定められた値にもって行くために、前記相補の一対のノードまたはその両方を基準電位に接続可能にすることを特徴とする電流モード回路。
（付記３６）
付記３３〜３５のいずれか１項に記載の電流モード回路において、
前記リセット手段は、前記相補の一対のノードを互いに同じ電位にもって行くことを可能にすることを特徴とする電流モード回路。
（付記３７）
付記３６に記載の電流モード回路において、
前記リセット手段は、前記相補の一対のノード間に接続され、それらのノードを互いに同じ電位にもって行くために、当該ノードを一緒に接続可能にすることを特徴とする電流モード回路。
（付記３８）
付記３３〜３７のいずれか１項に記載の電流モード回路において、
前記リセット手段は、前記相補の一対のノードまたはその両方の電圧値を、前記連続するパケット間で同じ値に復帰させ得るようにすることを特徴とする電流モード回路。
（付記３９）
付記３３〜３８のいずれか１項に記載の電流モード回路において、
異なる前記相補の一対のノードのそれぞれに対する複数の前記リセット手段を有することを特徴とする電流モード回路。
（付記４０）
付記３３〜３９のいずれか１項に記載の電流モード回路において、
前記各回路部は、さらに、
当該回路部の前記第２ノードを介した前記電荷パケットのそれぞれの特性に基づいて、前記電荷パケットに関して対応する前記電流信号の値を示すサンプル値を生成する生成手段を有することを特徴とする電流モード回路。
（付記４１）
付記１〜２９のいずれか１項に記載の電流モード回路において、
該電流モード回路は、第１および第２の相補の前記電流信号をサンプリングするように構成され、
該電流モード回路は、第１および第２の相補の回路部を有し、該第１回路部は前記第１電流信号をサンプリングし、該第２回路部は前記第２電流信号をサンプリングし、
前記各回路部は、それぞれ第１ノード，第２ノードおよびステアリング手段を有し、
前記各回路部は、３つのストラクチャとして構成され、
前記各回路部において、前記第１ノードは、前記３つのストラクチャのルートノードであり、前記第２ノードは、前記３つのストラクチャの第１段ノードであり、前記３つのストラクチャのそれぞれは、前記ルートノードに対して導電的に直接接続可能であり、前記回路部は、さらに、第１段ノード毎の前記３つのストラクチャの複数の後続段ノードを有し、該後続段ノードの各々は、その前記第１段ノードを介したそれぞれの経路を通って前記ルートノードに対して導電的に間接接続可能であり、
前記各回路部において、前記ステアリング手段は、前記ルートノードおよび前記後続段ノード間の接続を制御可能になっており、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされ、
該電流モード回路は、さらに、前記第１回路部の前記第１ノードまたは前記後段ノードの少なくとも１つ、および、前記第２回路部の前記相補のノードに接続されたリセット手段を有し、該リセット手段は、相補の一対のノードのパケット間の期間で、当該２つのノードの電圧値の差を予め定められた値にもって行くことを可能にすることを特徴とする電流モード回路。
（付記４２）
付記４１に記載の電流モード回路において、
前記リセット手段は、前記相補の一対のノードの両方に接続されていることを特徴とする電流モード回路。
（付記４３）
付記４１または４２に記載の電流モード回路において、
前記リセット手段は、前記電圧値の差を予め定められた値にもって行くために、前記相補の一対のノードまたはその両方を基準電位に接続可能にすることを特徴とする電流モード回路。
（付記４４）
付記４１〜４３のいずれか１項に記載の電流モード回路において、
前記リセット手段は、前記相補の一対のノードを互いに同じ電位にもって行くことを可能にすることを特徴とする電流モード回路。
（付記４５）
付記４４に記載の電流モード回路において、
前記リセット手段は、前記相補の一対のノード間に接続され、それらのノードを互いに同じ電位にもって行くために、当該ノードを一緒に接続可能にすることを特徴とする電流モード回路。
（付記４６）
付記４１〜４５のいずれか１項に記載の電流モード回路において、
前記リセット手段は、前記相補の一対のノードまたはその両方の電圧値を、前記連続するパケット間で同じ値に復帰させ得るようにすることを特徴とする電流モード回路。
（付記４７）
付記４１〜４６のいずれか１項に記載の電流モード回路において、
異なる前記相補の一対のノードのそれぞれに対する複数の前記リセット手段を有することを特徴とする電流モード回路。
（付記４８）
付記４１〜４７のいずれか１項に記載の電流モード回路において、
前記各回路部は、さらに、
当該回路部の前記後続段ノードを介した前記電荷パケットのそれぞれの特性に基づいて、前記電荷パケットに関して対応する前記電流信号の値を示すサンプル値を生成する生成手段を有することを特徴とする電流モード回路。
［実施形態Ｂ］
（付記４９）
電流信号をサンプリングする電流モード回路であって、
前記電流信号が印加される第１ノードと、
それぞれ経路を通って前記第１ノードに電気的に接続され得る複数の第２ノードと、
前記第１ノードと前記第２ノード間の接続を、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされるように制御するステアリング手段と、
前記第２ノードを介した前記電荷パケットのそれぞれの特性に基づいて、前記電荷パケットに関して対応する前記電流信号の値を示すサンプル値を生成する生成手段と、
前記第２ノードの１つ以上からのサンプル値を結合して、１つ以上の結合されたサンプル値を提供すると共に、該結合されたサンプル値に従って該電流モード回路のキャリブレーション動作を可能にするキャリブレーション手段と、を有することを特徴とする電流モード回路。
（付記５０）
付記４９に記載の電流モード回路において、
前記キャリブレーション手段は、時間の経過により前記第２ノードのために、当該ノードの結合されたサンプル値を更新すべくサンプル値を結合可能にすると共に、前記結合されたサンプル値と基準値との比較結果に従って該電流モード回路のキャリブレーション動作を可能にすることを特徴とする電流モード回路。
（付記５１）
付記４９または５０に記載の電流モード回路において、
前記キャリブレーション手段は、時間の経過により前記第２ノードの１つのために、当該ノードの結合されたサンプル値を更新すべくサンプル値を結合可能にすると共に、時間の経過により前記第２ノードの他の１つのために、当該ノードの結合されたサンプル値を更新すべくサンプル値を結合可能にし、さらに、前記それらの結合されたサンプル値の比較結果に従って該電流モード回路のキャリブレーション動作を可能にすることを特徴とする電流モード回路。
（付記５２）
付記４９〜５１のいずれか１項に記載の電流モード回路において、
前記キャリブレーション手段は、前記第２ノードの各々に対して、時間の経過により前記各第２ノードのために、当該ノードの結合されたサンプル値をそれぞれ更新すべくサンプル値を結合可能にすると共に、前記それらの結合されたサンプル値の比較結果に従って該電流モード回路のキャリブレーション動作を可能にすることを特徴とする電流モード回路。
（付記５３）
付記４９〜５２のいずれか１項に記載の電流モード回路において、
前記ステアリング手段は、１つが前記第２ノードのそれぞれに対応する、１組の時間インターリーブされた制御信号を生成する制御信号生成手段を有し、
前記ステアリング手段は、前記経路を通って分配され、前記制御信号に従って前記接続の制御を実行するスイッチング手段を有し、
前記キャリブレーション手段は、前記キャリブレーションを実行するために、前記制御信号生成手段の動作，および／または，前記スイッチング手段の動作に影響を及ぼし得るようになっていることを特徴とする電流モード回路。
（付記５４）
付記５３に記載の電流モード回路において、
前記キャリブレーション手段は、前記キャリブレーションを実行するために、前記制御信号の位相，および／または，大きさを制御することが可能になっていることを特徴とする電流モード回路。
（付記５５）
付記５４に記載の電流モード回路において、
前記ステアリング手段は、前記第２ノードの各々を前記第１ノードに導電的に接続するのが当該第２ノードの前記制御信号によって制御され、
前記キャリブレーション手段は、時間の経過により前記第２ノードの１つの候補のために、当該ノードの結合されたサンプル値を提供すべくサンプル値を結合可能にすると共に、時間の経過により前記第２ノードの他の１つの候補のために、当該ノードの結合されたサンプル値を提供すべくサンプル値を結合可能にし、そして、
前記キャリブレーション手段は、前記それらの候補のノードの前記結合されたサンプル値の間の差異を補償するために、一方または両方の前記候補のノードの前記制御信号の位相，および／または，大きさを制御することが可能になっていることを特徴とする電流モード回路。
（付記５６）
付記５３〜５５のいずれか１項に記載の電流モード回路において、
前記キャリブレーション手段は、前記キャリブレーションを実行するために、前記制御信号における前記スイッチング手段の依存性を制御可能になっていることを特徴とする電流モード回路。
（付記５７）
付記５６に記載の電流モード回路において、
前記スイッチング手段は、経路毎にトランジスタを有し、
各経路に対し、前記トランジスタに関して、当該トランジスタのチャネルが当該経路の一部分を形成し、当該トランジスタが当該経路の前記制御信号によって制御され、
前記キャリブレーション手段は、時間の経過により前記第２ノードの１つの候補のために、当該ノードの結合されたサンプル値を提供すべくサンプル値を結合可能にすると共に、時間の経過により前記第２ノードの他の１つの候補のために、当該ノードの結合されたサンプル値を提供すべくサンプル値を結合可能にし、そして、
前記キャリブレーション手段は、前記それらの候補のノードの前記結合されたサンプル値の間の差異を補償するために、一方または両方の前記候補のノードの前記経路を通って前記トランジスタのゲート電圧，および／または，バルク電圧を制御することが可能になっていることを特徴とする電流モード回路。
［実施形態Ｃ］
（付記５８）
電流信号をサンプリングする電流モード回路であって、
前記電流信号が印加される第１ノードと、
それぞれ経路を通って前記第１ノードに電気的に接続され得る複数の第２ノードと、
前記第１ノードと前記第２ノード間の接続を、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされるように制御するステアリング手段と、
前記第２ノードを介した前記電荷パケットのそれぞれの特性に基づいて、前記電荷パケットに関して対応する前記電流信号の値を示すサンプル値を生成する生成手段と、を有し、
前記ステアリング手段は、実質的に湾曲の制御信号を生成する制御信号生成手段と、前記経路を通って分配され、前記湾曲の制御信号に従って制御を実行するスイッチング手段と、を有し、
該電流モード回路は、さらに、前記サンプル値または該サンプル値の幾つかを分析可能で、その分析に従って該電流モード回路の動作を調整するキャリブレーション手段を有することを特徴とする電流モード回路。
（付記５９）
付記５８に記載の電流モード回路において、
前記キャリブレーション手段は、前記キャリブレーションを実行するために、前記制御信号生成手段の動作，および／または，前記スイッチング手段の動作に影響を及ぼし得るようになっていることを特徴とする電流モード回路。
［実施形態Ｄ］
（付記６０）
電流信号をサンプリングする電流モード回路であって、
前記電流信号が印加されるルートノードと、
それぞれが前記ルートノードに導電的に直接接続される複数の第１段ノードと、
前記第１段ノード毎の複数の後続段ノードであって、該後続段ノードの各々がその前記第１段ノードを介したそれぞれの経路を通って前記ルートノードに対して導電的に間接接続され得るものと、
前記ルートノードおよび前記後続段ノード間の接続を、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされるステアリング手段と、を有することを特徴とする電流モード回路。
（付記６１）
付記６０に記載の電流モード回路において、
前記ステアリング手段は、湾曲の制御信号を使用して前記ルートノードおよび前記第１段ノード間の接続を制御すると共に、切り替え論理制御信号を使用して前記第１段ノードおよび前記後続段ノード間の接続を制御することを特徴とする電流モード回路。
（付記６２）
付記６１に記載の電流モード回路において、
前記第１段ノードおよび前記後続段ノード間の接続を制御するために使用される制御信号は、前記ルートノードおよび前記第１段ノード間の接続を制御するために使用される制御信号よりも大きいピークトゥピーク電圧，および／または，前記ルートノードおよび前記第１段ノード間の接続を制御するために使用される制御信号よりも長いオン時間を有していることを特徴とする電流モード回路。
（付記６３）
付記６０〜６２のいずれか１項に記載の電流モード回路において、さらに、
前記後続段ノードを介した前記電荷パケットのそれぞれの特性に基づいて、前記電荷パケットに関して対応する前記電流信号の値を示すサンプル値を生成する生成手段を有することを特徴とする電流モード回路。
［実施形態Ｅ］
（付記６４）
電流信号をサンプリングする電流モード回路であって、
前記電流信号が印加される第１ノードと、
それぞれ経路を通って前記第１ノードに電気的に接続され得る複数の第２ノードと、
前記第１ノードと前記第２ノード間の接続を、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされるように制御するステアリング手段と、
前記第２ノードに接続され、当該ノードのパケット間の期間で、当該ノードの電圧値を予め定められた値にもって行くことを可能にするリセット手段を有することを特徴とする電流モード回路。
（付記６５）
付記６４に記載の電流モード回路において、
前記リセット手段は、前記第２ノードの電圧値を、当該ノードの連続するパケット間と同じ値に復帰させ得るようにすることを特徴とする電流モード回路。
（付記６６）
付記６４または６５に記載の電流モード回路において、
異なる前記第２ノードのそれぞれに対する複数の前記リセット手段を有することを特徴とする電流モード回路。
［実施形態Ｆ］
（付記６７）
第１および第２の相補の電流信号をサンプリングする電流モード回路であって、
第１および第２の相補の回路部を有し、前記第１回路部は前記第１電流信号をサンプリングし、前記第２回路部は前記第２電流信号をサンプリングし、
前記各回路部は、
前記電流信号が印加される第１ノードと、
それぞれ経路を通って当該回路部の前記第１ノードに導電的に接続され得る複数の第２ノードと、
当該回路部の前記第１ノードと前記第２ノード間の接続を、当該回路部の前記電流信号を構成する電荷の異なるパケットが、時間の経過により当該回路部の異なる前記経路を通ってステアされるように制御するステアリング手段と、
前記第１回路部の前記第２ノードの少なくとも１つ、および、前記第２回路部の前記相補のノードに接続され、相補の一対のノードのパケット間の期間で、当該２つのノードの電圧値の差を予め定められた値にもって行くことを可能にするリセット手段と、を有することを特徴とする電流モード回路。
（付記６８）
付記６７に記載の電流モード回路において、
前記リセット手段は、前記相補の一対のノードの両方に接続されていることを特徴とする電流モード回路。
（付記６９）
付記６７または６８に記載の電流モード回路において、
前記リセット手段は、前記電圧値の差を予め定められた値にもって行くために、前記相補の一対のノードまたはその両方を基準電位に接続可能にすることを特徴とする電流モード回路。
（付記７０）
付記６７〜６９のいずれか１項に記載の電流モード回路において、
前記リセット手段は、前記相補の一対のノードを互いに同じ電位にもって行くことを可能にすることを特徴とする電流モード回路。
（付記７１）
付記７０に記載の電流モード回路において、
前記リセット手段は、前記相補の一対のノード間に接続され、それらのノードを互いに同じ電位にもって行くために、当該ノードを一緒に接続可能にすることを特徴とする電流モード回路。
（付記７２）
付記６７〜７１のいずれか１項に記載の電流モード回路において、
前記リセット手段は、前記相補の一対のノードまたはその両方の電圧値を、前記連続するパケット間で同じ値に復帰させ得るようにすることを特徴とする電流モード回路。
（付記７３）
付記６７〜７２のいずれか１項に記載の電流モード回路において、
異なる前記相補の一対のノードのそれぞれに対する複数の前記リセット手段を有することを特徴とする電流モード回路。
（付記７４）
付記６７〜７３のいずれか１項に記載の電流モード回路において、
前記各回路部は、さらに、
当該回路部の前記第２ノードを介した前記電荷パケットのそれぞれの特性に基づいて、前記電荷パケットに関して対応する前記電流信号の値を示すサンプル値を生成する生成手段を有することを特徴とする電流モード回路。
［実施形態Ｇ］
（付記７５）
第１および第２の相補の電流信号をサンプリングする電流モード回路であって、
第１および第２の相補の回路部を有し、前記第１回路部は前記第１電流信号をサンプリングし、前記第２回路部は前記第２電流信号をサンプリングし、
前記各回路部は、
前記電流信号が印加されるルートノードと、
それぞれが前記ルートノードに導電的に直接接続される複数の第１段ノードと、
当該回路部の前記第１段ノード毎の複数の後続段ノードであって、該後続段ノードの各々がその前記第１段ノードを介したそれぞれの経路を通って当該回路部の前記ルートノードに対して導電的に間接接続され得るものと、
当該回路部の前記ルートノードと前記後続段ノード間の接続を、当該回路部の前記電流信号を構成する電荷の異なるパケットが、時間の経過により当該回路部の異なる前記経路を通ってステアされるように制御するステアリング手段と、
前記第１回路部の前記第１段ノードまたは前記後続段ノードの少なくとも１つ、および、前記第２回路部の前記相補のノードに接続され、相補の一対のノードのパケット間の期間で、当該２つのノードの電圧値の差を予め定められた値にもって行くことを可能にするリセット手段と、を有することを特徴とする電流モード回路。
（付記７６）
付記７５に記載の電流モード回路において、
前記リセット手段は、前記相補の一対のノードの両方に接続されていることを特徴とする電流モード回路。
（付記７７）
付記７５または７６に記載の電流モード回路において、
前記リセット手段は、前記電圧値の差を予め定められた値にもって行くために、前記相補の一対のノードまたはその両方を基準電位に接続可能にすることを特徴とする電流モード回路。
（付記７８）
付記７５〜７７のいずれか１項に記載の電流モード回路において、
前記リセット手段は、前記相補の一対のノードを互いに同じ電位にもって行くことを可能にすることを特徴とする電流モード回路。
（付記７９）
付記７８に記載の電流モード回路において、
前記リセット手段は、前記相補の一対のノード間に接続され、それらのノードを互いに同じ電位にもって行くために、当該ノードを一緒に接続可能にすることを特徴とする電流モード回路。
（付記８０）
付記７５〜７９のいずれか１項に記載の電流モード回路において、
前記リセット手段は、前記相補の一対のノードまたはその両方の電圧値を、前記連続するパケット間で同じ値に復帰させ得るようにすることを特徴とする電流モード回路。
（付記８１）
付記７５〜８０のいずれか１項に記載の電流モード回路において、
異なる前記相補の一対のノードのそれぞれに対する複数の前記リセット手段を有することを特徴とする電流モード回路。
（付記８２）
付記７５〜８１のいずれか１項に記載の電流モード回路において、
前記各回路部は、さらに、
当該回路部の前記後続段ノードを介した前記電荷パケットのそれぞれの特性に基づいて、前記電荷パケットに関して対応する前記電流信号の値を示すサンプル値を生成する生成手段を有することを特徴とする電流モード回路。
［実施形態Ｈ］
（付記８３）
付記１〜８２のいずれか１項に記載の電流モード回路を有することを特徴とするアナログ／デジタル変換器。
（付記８４）
付記１〜８３のいずれか１項に記載の回路を有することを特徴とする集積回路。
（付記８５）
付記１〜８４のいずれか１項に記載の回路を有することを特徴とする集積回路チップ。
［実施形態Ｉ］
（付記８６）
電流信号を電流モード回路でサンプリングする方法であって、
該電流モード回路は、前記電流信号が印加される第１ノードと、それぞれ経路を通って前記第１ノードに導電的に接続され得るＸ個の第２ノードと、を有し、
該方法は、
前記第１ノードと前記第２ノード間の接続を、Ｘ個の時間インターリーブされた湾曲の制御信号に従って制御し、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされるのを有し、
前記Ｘは、３以上の整数であることを特徴とすることを特徴とする方法。
（付記８７）
電流信号を電流モード回路でサンプリングする方法であって、
該電流モード回路は、前記電流信号が印加される第１ノードと、それぞれ経路を通って前記第１ノードに導電的に接続され得る複数の第２ノードと、を有し、
該方法は、
前記第１ノードと前記第２ノード間の接続を制御し、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされ、
前記第２ノードを介した前記電荷パケットのそれぞれの特性に基づいて、前記電荷パケットに関して対応する前記電流信号の値を示すサンプル値を生成し、
前記第２ノードの１つ以上からのサンプル値を結合して、１つ以上の結合されたサンプル値を提供し、
前記結合されたサンプル値に従って該電流モード回路のキャリブレーション動作を行うことを特徴とする方法。
（付記８８）
電流信号を電流モード回路でサンプリングする方法であって、
該電流モード回路は、前記電流信号が印加される第１ノードと、それぞれ経路を通って前記第１ノードに導電的に接続され得る複数の第２ノードと、を有し、
該方法は、
実質的に湾曲の制御信号を生成し、
前記第１ノードと前記第２ノード間の接続を前記湾曲の制御信号に従って制御し、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされ、
前記第２ノードを介した前記電荷パケットのそれぞれの特性に基づいて、前記電荷パケットに関して対応する前記電流信号の値を示すサンプル値を生成し、
前記サンプル値または該サンプル値の幾つかを分析し、
前記分析に従って該電流モード回路の動作を調整することを特徴とする方法。
（付記８９）
電流信号を電流モード回路でサンプリングする方法であって、
該電流モード回路は、前記電流信号が印加されるルートノードと、それぞれが前記ルートノードに導電的に直接接続される複数の第１段ノードと、前記第１段ノード毎の複数の後続段ノードであって、該後続段ノードの各々がその前記第１段ノードを介したそれぞれの経路を通って前記ルートノードに対して導電的に間接接続され得るものと、を有し、
該方法は、
前記ルートノードおよび前記後続段ノード間の接続を制御し、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされることを特徴とする方法。
（付記９０）
電流信号を電流モード回路でサンプリングする方法であって、
該電流モード回路は、前記電流信号が印加される第１ノードと、それぞれ経路を通って前記第１ノードに電気的に接続され得る複数の第２ノードと、を有し、
該方法は、
前記第１ノードと前記第２ノード間の接続を制御し、前記電流信号を構成する電荷の異なるパケットが、時間の経過により異なる前記経路を通ってステアされ、
前記第２ノードについて、当該ノードのパケット間の期間で、当該ノードの電圧値を予め定められた値にもって行くことを特徴とする方法。
（付記９１）
第１および第２の相補の電流信号を電流モード回路でサンプリングする方法であって、
該電流モード回路は、第１および第２の相補の回路部を有し、前記第１回路部は前記第１電流信号をサンプリングし、前記第２回路部は前記第２電流信号をサンプリングし、前記各回路部は、前記電流信号が印加される第１ノードと、それぞれ経路を通って当該回路部の前記第１ノードに導電的に接続され得る複数の第２ノードと、を有し、
該方法は、
前記各回路部について、当該回路部の前記第１ノードと前記第２ノード間の接続を制御し、当該回路部の前記電流信号を構成する電荷の異なるパケットが、時間の経過により当該回路部の異なる前記経路を通ってステアされ、
前記第１回路部の前記第２ノードの少なくとも１つ、および、前記第２回路部の前記相補のノードについて、相補の一対のノードのパケット間の期間で、当該２つのノードの電圧値の差を予め定められた値にもって行くことを特徴とする方法。
（付記９２）
第１および第２の相補の電流信号を電流モード回路でサンプリングする方法であって、
該電流モード回路は、第１および第２の相補の回路部を有し、前記第１回路部は前記第１電流信号をサンプリングし、前記第２回路部は前記第２電流信号をサンプリングし、前記各回路部は、前記電流信号が印加されるルートノードと、それぞれが前記ルートノードに導電的に直接接続される複数の第１段ノードと、当該回路部の前記第１段ノード毎の複数の後続段ノードであって、該後続段ノードの各々がその前記第１段ノードを介したそれぞれの経路を通って当該回路部の前記ルートノードに対して導電的に間接接続され得るものと、を有し、
該方法は、
前記各回路部について、当該回路部の前記ルートノードと前記後続段ノード間の接続を制御し、当該回路部の前記電流信号を構成する電荷の異なるパケットが、時間の経過により当該回路部の異なる前記経路を通ってステアされ、
前記第１回路部の前記第１段ノードまたは前記後続段ノードの少なくとも１つ、および、前記第２回路部の前記相補のノードについて、相補の一対のノードのパケット間の期間で、当該２つのノードの電圧値の差を予め定められた値にもって行くことを特徴とする方法。
１，１０ 時間インターリーブアナログ／デジタル変換器（ＡＤＣ）
２ 第１サンプルホールド回路（Ｓ／Ｈ）
４ 第２サンプルホールド回路（Ｓ／Ｈ）
６ ＮビットＡＤＣ
８ デジタルマルチプレクサ（デジタルＭＵＸ）
１２ ＡＤＣバンク（Ｔ／Ｈ回路）
１６ デマルチプレクサ（ＤＥＭＵＸ）
１８ デジタルマルチプレクサ（デジタルＭＵＸ）
２０ Ｔ／Ｈ回路１２に適用され得る回路
２１ 抵抗
２２ トランジスタ
２４ クロックバッファ
２６ 信号バッファ
２８ キャパシタ
３０ サンプリング回路
４０ 電流モード回路（アナログ／デジタル回路）
４２ サンプラ
４４ 電圧制御発振器（ＶＣＯ)
４６ デマルチプレクサ
４６Ａ 第１ステージ
４６Ａ 第２ステージ
４８ ＡＤＣバンク
５０ デジタルユニット
５２ キャリブレーションユニット
５４ 第１マッチングセクション（第１セクション）
５６ 第２マッチングセクション（第２セクション）
５８A〜５８D ｎチャネルＭＯＳＦＥＴ
６０，６６ 共通テイルノード
６２、６８ 電流源（ＩDC）
６４A〜６４D ｎチャネルＭＯＳＦＥＴ
１０２ 適用例
１０４ 入力端子（ＶＩＮＰ）
１０６ 入力端子（ＶＩＮＭ）
１０８ 分配端子
１１０，１１４ 抵抗
１１２ インダクタ
１１６ 分配直流電流源
１５０ キャパシタ
１５２ リセットスイッチ
２００，２０２ ノード対
２１０ リセット回路

Claims (21)

  1. 第１および第２の相補の電流信号をサンプリングする電流モード回路であって、
    第１および第２の相補の回路部を有し、前記第１の回路部は前記第１の電流信号をサンプリングし、前記第２の回路部は前記第２の電流信号をサンプリングし、
    前記第１および第２の回路部の各々は、
    前記電流信号が印加される第１ノードと、
    各々の経路を通って前記第１ノードに導電的に接続され得る複数の第２ノードと、
    前記第１ノードと前記第２ノード間の接続を、互いに異なる前記電流信号を構成する電荷のパケットが、時間の経過に従って異なる前記経路を通ってステアされるように制御するステアリング手段と、を有し、
    前記電流モード回路は、
    前記第１の回路部の前記第２ノードの少なくとも１つ、および、前記第２の回路部の前記第１の回路部の前記第２ノードの少なくとも１つに対して相補のノードに接続され、前記相補の一対のノードに対する前記電荷のパケットの間の期間で、前記相補の一対のノードの電圧値の差を第１の値にもって行くリセット手段と、を有することを特徴とする電流モード回路。
  2. 前記リセット手段は、前記相補の一対のノードの両方に接続されていることを特徴とする請求項１に記載の電流モード回路。
  3. 前記リセット手段は、前記相補の一対のノードの少なくとも一方を基準電位に接続することにより、前記電圧値の差を前記第１の値にもって行くことを特徴とする請求項１または請求項２に記載の電流モード回路。
  4. 前記リセット手段は、前記相補の一対のノードを互いに同じ電位にもって行くことを特徴とする請求項１乃至請求項３のいずれか１項に記載の電流モード回路。
  5. 前記リセット手段は、前記相補の一対のノード間に接続され、前記相補の一対のノードを互いに接続することにより、前記相補の一対のノードを互いに同じ電位にもって行くことを特徴とする請求項４に記載の電流モード回路。
  6. 前記リセット手段は、前記相補の一対のノードの少なくとも一方の電圧値を、前記相補の一対のノードに対する、連続する前記電荷のパケット間で同じ値に復帰させることを特徴とする請求項１乃至請求項５のいずれか１項に記載の電流モード回路。
  7. 異なる前記相補の一対のノードのそれぞれに対する複数の前記リセット手段を有することを特徴とする請求項１乃至請求項６のいずれか１項に記載の電流モード回路。
  8. 前記第１および第２の回路部の各々は、さらに、
    前記第２ノードを通過する前記電荷のパケットのそれぞれの特性に基づいて、前記電荷のパケットに対応する前記電流信号の値を示すサンプル値を生成する生成手段を有することを特徴とする請求項１乃至請求項７のいずれか１項に記載の電流モード回路。
  9. 第１および第２の相補の電流信号をサンプリングする電流モード回路であって、
    第１および第２の相補の回路部を有し、前記第１の回路部は前記第１の電流信号をサンプリングし、前記第２の回路部は前記第２の電流信号をサンプリングし、
    前記第１および第２の回路部の各々は、
    前記電流信号が印加されるルートノードと、
    それぞれが前記ルートノードに導電的に直接接続される複数の第１段ノードと、
    前記複数の第１段ノードに応じて設けられ、各々が対応する第１段ノードを介した経路を通って前記ルートノードに対して導電的に間接接続され得る複数の後続段ノードと、
    前記ルートノードと前記後続段ノード間の接続を、互いに異なる前記電流信号を構成する電荷のパケットが、時間の経過に従って異なる前記経路を通ってステアされるように制御するステアリング手段と、を有し、
    前記電流モード回路は、
    前記第１の回路部の前記第１段ノードおよび前記後続段ノードの少なくとも１つ、および、前記第２の回路部の前記第１の回路部の前記第１段ノードおよび前記後続段ノードの少なくとも１つに対して相補のノードに接続され、前記相補の一対のノードに対する、異なる前記電荷のパケットの間の期間で、前記相補の一対のノードの電圧値の差を第２の値にもって行くリセット手段と、を有することを特徴とする電流モード回路。
  10. 前記リセット手段は、前記相補の一対のノードの両方に接続されていることを特徴とする請求項９に記載の電流モード回路。
  11. 前記リセット手段は、前記相補の一対のノードの少なくとも一方を基準電位に接続することにより、前記電圧値の差を前記第２の値にもって行くことを特徴とする請求項９または請求項１０に記載の電流モード回路。
  12. 前記リセット手段は、前記相補の一対のノードを互いに同じ電位にもって行くことを特徴とする請求項９乃至請求項１１のいずれか１項に記載の電流モード回路。
  13. 前記リセット手段は、前記相補の一対のノード間に接続され、前記相補の一対のノードを互いに接続することにより、前記相補の一対のノードを互いに同じ電位にもって行くことを特徴とする請求項１２に記載の電流モード回路。
  14. 前記リセット手段は、前記相補の一対のノードの少なくとも一方の電圧値を、前記相補の一対のノードに対する、連続する前記電荷のパケット間で同じ値に復帰させることを特徴とする請求項９乃至請求項１３のいずれか１項に記載の電流モード回路。
  15. 異なる前記相補の一対のノードのそれぞれに対する複数の前記リセット手段を有することを特徴とする請求項９乃至請求項１４のいずれか１項に記載の電流モード回路。
  16. 前記第１および第２の回路部の各々は、さらに、
    前記後続段ノードを介した前記電荷のパケットのそれぞれの特性に基づいて、前記電荷のパケットに対応する前記電流信号の値を示すサンプル値を生成する生成手段を有することを特徴とする請求項９乃至請求項１５のいずれか１項に記載の電流モード回路。
  17. 請求項１乃至請求項１６のいずれか１項に記載の電流モード回路を有することを特徴とするアナログ／デジタル変換器。
  18. 請求項１乃至請求項１７のいずれか１項に記載の回路を有することを特徴とする集積回路。
  19. 請求項１乃至請求項１８のいずれか１項に記載の回路を有することを特徴とする集積回路チップ。
  20. 第１および第２の相補の電流信号を電流モード回路でサンプリングする方法であって、
    前記電流モード回路は、第１および第２の相補の回路部を有し、前記第１の回路部は前記第１の電流信号をサンプリングし、前記第２の回路部は前記第２の電流信号をサンプリングし、
    前記第１および第２の回路部の各々は、
    前記電流信号が印加される第１ノードと、
    各々の経路を通って前記回路部の前記第１ノードに導電的に接続され得る複数の第２ノードと、を有し、
    前記方法は、
    前記第１および第２の回路部の各々において、前記第１ノードと前記第２ノード間の接続を、互いに異なる前記電流信号を構成する電荷のパケットが、時間の経過に従って異なる前記経路を通ってステアされるように制御する工程と、
    前記第１の回路部の前記複数の第２ノードの少なくとも１つ、および、前記第２の回路部の前記第１の回路部の前記複数の第２ノードの少なくとも１つに対して相補のノードにおいて、前記相補の一対のノードに対する、異なる前記電荷のパケットの間の期間で、前記相補の一対のノードの電圧値の差を第３の値にもって行く工程と、を有することを特徴とする方法。
  21. 第１および第２の相補の電流信号を電流モード回路でサンプリングする方法であって、
    前記電流モード回路は、第１および第２の相補の回路部を有し、前記第１の回路部は前記第１の電流信号をサンプリングし、前記第２の回路部は前記第２の電流信号をサンプリングし、
    前記第１および第２の回路部の各々は、
    前記電流信号が印加されるルートノードと、
    それぞれが前記ルートノードに導電的に直接接続される複数の第１段ノードと、
    前記複数の第１段ノードに応じて設けられ、各々が対応する第１段ノードを介した経路を通って前記ルートノードに対して導電的に間接接続され得る複数の後続段ノードと、を有し、
    前記方法は、
    前記第１および第２の回路部の各々において、前記ルートノードと前記後続段ノード間の接続を、互いに異なる前記電流信号を構成する電荷のパケットが、時間の経過に従って異なる前記経路を通ってステアされるように制御する工程と、
    前記第１の回路部の前記第１段ノードまたは前記後続段ノードの少なくとも１つ、および、前記第２の回路部の前記第１の回路部の前記第１段ノードまたは前記後続段ノードの少なくとも１つに対して相補のノードにおいて、前記相補の一対のノードに対する、異なる前記電荷のパケットの間の期間で、前記相補の一対のノードの電圧値の差を第４の値にもって行く工程と、を有することを特徴とする方法。
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Families Citing this family (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7916050B1 (en) * 2009-10-15 2011-03-29 Texas Instruments Incorporated Time-interleaved-dual channel ADC with mismatch compensation
US8248282B2 (en) * 2010-08-17 2012-08-21 Texas Instruments Incorporated Track and hold architecture with tunable bandwidth
FR2982100A1 (fr) 2011-11-02 2013-05-03 St Microelectronics Grenoble 2 Etalonnage d'un adc entrelace
US8593325B2 (en) 2011-11-02 2013-11-26 Semtech Corporation Successive approximation analog-to-digital conversion
US9118316B2 (en) * 2012-03-26 2015-08-25 Semtech Corporation Low voltage multi-stage interleaver systems, apparatus and methods
US8890729B2 (en) * 2012-12-05 2014-11-18 Crest Semiconductors, Inc. Randomized time-interleaved sample-and-hold system
US8890739B2 (en) * 2012-12-05 2014-11-18 Crest Semiconductors, Inc. Time interleaving analog-to-digital converter
US8866652B2 (en) 2013-03-07 2014-10-21 Analog Devices, Inc. Apparatus and method for reducing sampling circuit timing mismatch
TWI611662B (zh) 2013-03-08 2018-01-11 安娜卡敦設計公司 可組態的時間交錯類比至數位轉換器
TWI605687B (zh) 2013-03-08 2017-11-11 安娜卡敦設計公司 時間交錯類比至數位轉換器之缺陷的估計
TWI605688B (zh) * 2013-03-08 2017-11-11 安娜卡敦設計公司 有效率的時間交錯類比至數位轉換器
US8711982B1 (en) * 2013-03-08 2014-04-29 Hong Kong Applied Science & Technology Research Institute Company, Ltd. Amplitude-shift-keying (ASK) envelope detector and demodulation circuits
GB201305473D0 (en) 2013-03-26 2013-05-08 Ibm Sampling device with buffer circuit for high-speed adcs
FR3006832A1 (fr) 2013-06-07 2014-12-12 St Microelectronics Sa Circuit et procede de correction de decalage temporel
EP2849338A1 (en) 2013-09-12 2015-03-18 Fujitsu Semiconductor Limited Circuitry useful for clock generation and distribution
EP3062189B1 (en) 2013-09-12 2020-06-24 Socionext Inc. Circuitry useful for clock generation and distribution
US9201813B2 (en) 2013-09-12 2015-12-01 Socionext Inc. Signal distribution circuitry
EP2849543B1 (en) 2013-09-12 2021-02-24 Socionext Inc. Components and circuits for output termination
US9054722B2 (en) 2013-09-12 2015-06-09 Fujitsu Semiconductor Limited Circuitry and methods for use in mixed-signal circuitry
US8976050B1 (en) 2013-09-12 2015-03-10 Fujitsu Semiconductor Limited Circuitry and methods for use in mixed-signal circuitry
EP2849344B1 (en) 2013-09-12 2019-11-06 Socionext Inc. Circuitry and methods for use in mixed-signal circuitry
EP2849345B1 (en) 2013-09-12 2020-11-04 Socionext Inc. Circuitry and methods for use in mixed-signal circuitry
EP2849346B1 (en) 2013-09-12 2019-08-21 Socionext Inc. Mixed-signal circuitry
EP2849021B1 (en) 2013-09-12 2020-01-01 Socionext Inc. Signal-alignment circuitry and methods
US9300316B2 (en) 2014-02-28 2016-03-29 Qualcomm Incorporated Voltage doubling circuit for an analog to digital converter (ADC)
US9600189B2 (en) 2014-06-11 2017-03-21 International Business Machines Corporation Bank-level fault management in a memory system
US12104754B2 (en) 2014-09-28 2024-10-01 Jiaxing Super Lighting Electric Appliance Co., Ltd. LED tube lamp and a power supply module thereof
US12078301B2 (en) 2015-03-10 2024-09-03 Jiaxing Super Lighting Electric Appliance Co., Ltd. LED lamp and power source module thereof
US11754232B2 (en) 2015-03-10 2023-09-12 Jiaxing Super Lighting Electric Appliance Co., Ltd. LED lamp and power source module thereof related applications
WO2016160032A1 (en) * 2015-04-03 2016-10-06 Entropic Communications, Inc. Low power adc with pulsed bias
US9703630B2 (en) 2015-06-08 2017-07-11 International Business Machines Corporation Selective error coding
JP2018520590A (ja) * 2015-06-25 2018-07-26 アプライド・マイクロ・サーキット・コーポレーション 高速インターリーブアレイの較正
US10992302B2 (en) 2016-01-29 2021-04-27 University College Dublin, National University Of Ireland Detector circuit
EP3217548B1 (en) 2016-03-11 2021-05-05 Socionext Inc. Multiplexers
EP3217558B1 (en) 2016-03-11 2020-05-13 Socionext Inc. Timing-difference measurement
EP3217291B1 (en) 2016-03-11 2020-06-17 Socionext Inc. Integrated circuitry systems
EP3217543B1 (en) 2016-03-11 2018-05-09 Socionext Inc. Clock generation circuitry
EP3217553B1 (en) 2016-03-11 2019-10-23 Socionext Inc. Integrated circuitry
EP3217549B1 (en) 2016-03-11 2019-11-20 Socionext Inc. Integrated circuitry
EP3217560A1 (en) 2016-03-11 2017-09-13 Socionext Inc. Analogue-to-digital conversion
EP3217550B1 (en) 2016-03-11 2024-01-10 Socionext Inc. Circuitry for use in comparators
US11507064B2 (en) * 2016-05-09 2022-11-22 Strong Force Iot Portfolio 2016, Llc Methods and systems for industrial internet of things data collection in downstream oil and gas environment
US10037815B2 (en) * 2016-05-20 2018-07-31 Finisar Corporation Analog-to-digital converters
CN106921391B (zh) * 2017-03-02 2021-01-22 中国电子科技集团公司第二十四研究所 系统级误差校正sar模拟数字转换器
JP6899287B2 (ja) * 2017-09-01 2021-07-07 株式会社日立製作所 逐次比較型アナログデジタル変換器
US10873336B2 (en) 2017-10-27 2020-12-22 Analog Devices, Inc. Track and hold circuits for high speed and interleaved ADCs
US10855302B2 (en) 2017-10-27 2020-12-01 Analog Devices, Inc. Track and hold circuits for high speed and interleaved ADCs
US10410721B2 (en) * 2017-11-22 2019-09-10 Micron Technology, Inc. Pulsed integrator and memory techniques
DE102018131039B4 (de) 2017-12-06 2021-09-16 Analog Devices, Inc. Mehreingangs-datenwandler unter verwendung von codemodulation
US10840933B2 (en) * 2017-12-06 2020-11-17 Analog Devices, Inc. Multi-input data converters using code modulation
EP3514962B1 (en) 2018-01-19 2021-09-08 Socionext Inc. Analogue-to-digital conversion
EP3514952B1 (en) 2018-01-19 2022-03-30 Socionext Inc. Comparator circuitry
EP3514953B1 (en) 2018-01-19 2021-03-03 Socionext Inc. Voltage-to-current conversion
EP3514965B1 (en) 2018-01-19 2021-09-22 Socionext Inc. Analogue-to-digital converter circuitry
EP3672077B1 (en) 2018-12-19 2022-07-27 Socionext Inc. Comparator circuitry
EP3672080B1 (en) 2018-12-19 2022-09-07 Socionext Inc. Voltage-signal generation
EP3672081A1 (en) 2018-12-21 2020-06-24 Socionext Inc. Calibration of clock-controlled circuitry
US11476947B2 (en) * 2019-05-24 2022-10-18 Google Llc Low power coherent receiver for short-reach optical communication
EP3754853B1 (en) 2019-06-17 2022-12-28 Socionext Inc. Current signal generation useful for sampling
EP3754852B1 (en) 2019-06-17 2022-12-14 Socionext Inc. Current signal generation useful for sampling
CN112751564A (zh) * 2019-10-31 2021-05-04 深圳市中兴微电子技术有限公司 采样时钟相位失配误差估计方法及装置
EP3840220A1 (en) 2019-12-20 2021-06-23 Socionext Inc. Mixer circuitry
JP7444244B2 (ja) 2020-04-07 2024-03-06 日本電信電話株式会社 トラック・アンド・ホールド回路
TWI745945B (zh) * 2020-04-29 2021-11-11 創意電子股份有限公司 類比數位轉換系統、時脈偏斜校準方法與相關的電腦程式產品
US11218160B1 (en) * 2020-09-29 2022-01-04 Xilinx, Inc. Pipelined analog-to-digital converter
CN113078904B (zh) * 2021-03-26 2023-05-02 青岛鼎信通讯股份有限公司 一种信号采样及处理装置及系统
EP4125219A1 (en) 2021-07-27 2023-02-01 Socionext Inc. Current-mode circuits and calibration thereof
EP4125220A1 (en) 2021-07-28 2023-02-01 Socionext Inc. Linearity and/or gain in mixed-signal circuitry
EP4149005A1 (en) * 2021-09-08 2023-03-15 Rohde & Schwarz GmbH & Co. KG Analog-to-digital converter system and method
US11646747B1 (en) 2021-11-18 2023-05-09 Caelus Technologies Limited Multi-channel interleaved analog-to-digital converter (ADC) using overlapping multi-phase clocks with SAR-searched input-clock delay adjustments and background offset and gain correction
CN114434805B (zh) * 2021-12-30 2023-11-21 广州河东科技有限公司 一种单x轴双步进电机的打印设备及其控制方法

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2121121A (en) * 1937-01-16 1938-06-21 George R Dempster Transporting and dumping vehicle
US3761826A (en) * 1972-10-13 1973-09-25 Electronic Associates Multichannel programmer
JPS56115026A (en) * 1980-02-18 1981-09-10 Sony Tektronix Corp Analog-digital converter
US5218363A (en) 1982-04-12 1993-06-08 Lecroy Corporation High-speed switching tree with input sampling pulses of constant frequency and means for varying the effective sampling rate
JPH0628340B2 (ja) 1985-12-24 1994-04-13 ソニ−・テクトロニクス株式会社 アナログ・デジタル変換装置用校正方法
US5121121A (en) * 1991-05-15 1992-06-09 United Technologies Corporation Fast A/D converter
NL9301339A (nl) 1993-07-30 1995-02-16 Tno Instituut Voor Reinigingst Peroxyzuren of voorlopers daarvan voor de toepassing in het reinigen van textiel, alsmede werkwijzen en inrichtingen voor het reinigen van textiel met behulp van dergelijke peroxyzuren of voorlopers.
US5579006A (en) * 1993-12-28 1996-11-26 Nec Corporation A/D converter
JP2814928B2 (ja) * 1994-09-07 1998-10-27 日本電気株式会社 Ａ／ｄ変換器
US5675341A (en) * 1995-06-02 1997-10-07 Lucent Technologies Inc. Current-mode parallel analog-to-digital converter
US5579008A (en) * 1995-07-14 1996-11-26 Hughes Missile Systems Company Electronic license plate apparatus and method
SE516675C2 (sv) * 1996-05-07 2002-02-12 Ericsson Telefon Ab L M Förfarande och anordning för att omvandla en analog ström till en digital signal
US5917363A (en) * 1996-06-21 1999-06-29 Motorola, Inc. Multiplexed driver system requiring a reduced number of amplifier circuits
US5886562A (en) * 1996-12-26 1999-03-23 Motorola, Inc. Method and apparatus for synchronizing a plurality of output clock signals generated from a clock input signal
JP3331941B2 (ja) * 1998-01-06 2002-10-07 横河電機株式会社 タイム・インターリーブａ／ｄ変換装置
JP4547064B2 (ja) 1999-03-24 2010-09-22 株式会社アドバンテスト Ａ／ｄ変換装置およびキャリブレーション装置
SE516156C2 (sv) * 1999-06-23 2001-11-26 Ericsson Telefon Ab L M En parallell analog-till-digitalomvandlare och ett förfarande för att omvandla analoga värden till digitala i parallella, oberoende av varandra utförda processer
JP3520233B2 (ja) * 2000-01-21 2004-04-19 春夫 小林 Ａｄ変換回路
US6407687B2 (en) * 2000-06-28 2002-06-18 Texas Instruments Incorporated System and method for reducing timing mismatch in sample and hold circuits using an FFT and subcircuit reassignment
US7519135B2 (en) * 2001-08-15 2009-04-14 Texas Instruments Incorporated Direct radio frequency (RF) sampling with recursive filtering method
JP2003133954A (ja) 2001-10-26 2003-05-09 Agilent Technologies Japan Ltd インターリーブａ／ｄ変換器の校正方法
US6771198B2 (en) * 2002-01-11 2004-08-03 Agere Systems Inc. Method and apparatus for converting between analog and digital domains using frequency interleaving
AU2003275479A1 (en) * 2002-10-08 2004-05-04 Impinj, Inc. Use of analog-valued floating-gate transistors to match the electrical characteristics of interleaved and pipelined
US7015729B1 (en) 2004-02-20 2006-03-21 National Semiconductor Corporation Apparatus and method for sample-and-hold with boosted holding switch
KR100615597B1 (ko) * 2004-05-27 2006-08-25 삼성전자주식회사 데이터 입력회로 및 방법
US7170436B2 (en) * 2004-06-24 2007-01-30 Symwave, Inc. Current mode analog-to-digital converter using parallel, time-interleaved successive approximation subcircuits
JP2006115003A (ja) * 2004-10-12 2006-04-27 Sony Corp サンプルホールド回路およびそれを用いたパイプラインａｄ変換器
US6982664B1 (en) * 2004-11-04 2006-01-03 Analog Devices, Inc. Timing enhancement methods and networks for time-interleaved analog-to-digital systems
ATE395748T1 (de) * 2005-01-11 2008-05-15 Anritsu Corp Analog/digital-umsetzerbauelement des verbesserten zeitverschachtelungstyps und das bauelement verwendendes schnelles signalverarbeitungssystem
US7233270B2 (en) * 2005-01-28 2007-06-19 Realtek Semiconductor Corp. Receiver capable of correcting mismatch of time-interleaved parallel ADC and method thereof
US7477176B2 (en) * 2005-07-28 2009-01-13 International Business Machines Corporation Method and apparatus for generating multiple analog signals using a single microcontroller output pin
US7212144B1 (en) * 2006-01-18 2007-05-01 Marvell World Trade Ltd. Flash ADC
JP2008011189A (ja) * 2006-06-29 2008-01-17 Nec Electronics Corp タイム・インターリーブａ／ｄ変換装置
JP2008090422A (ja) 2006-09-29 2008-04-17 Yokogawa Electric Corp 電源供給回路
JP4566977B2 (ja) * 2006-12-11 2010-10-20 アンリツ株式会社 Ａ／ｄ変換装置
US7541958B2 (en) * 2006-12-30 2009-06-02 Teradyne, Inc. Error reduction for parallel, time-interleaved analog-to-digital converter
CN101295983B (zh) * 2007-04-25 2010-06-09 中国科学院微电子研究所 一种双采样全差分采样保持电路
CN101294983A (zh) 2007-04-29 2008-10-29 财团法人工业技术研究院 多层式电探针的结构以及制造方法
DE602007009217D1 (de) 2007-07-27 2010-10-28 Fujitsu Semiconductor Ltd Schaltung
US7649485B1 (en) * 2008-05-28 2010-01-19 Hrl Laboratories, Llc Multi-rate analog to digital converter with proportional filter bank
US8611974B2 (en) * 2008-06-03 2013-12-17 D-Wave Systems Inc. Systems, methods and apparatus for superconducting demultiplexer circuits
US7772904B1 (en) * 2009-02-16 2010-08-10 Infineon Technologies Ag Voltage level converter with mixed signal controller

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