DE102018131039B4

DE102018131039B4 - Mehreingangs-datenwandler unter verwendung von codemodulation

Info

Publication number: DE102018131039B4
Application number: DE102018131039.0A
Authority: DE
Inventors: Ahmed Mohamed Abdelatty Ali; Frank Murden
Original assignee: Analog Devices Inc
Current assignee: Analog Devices Inc
Priority date: 2017-12-06
Filing date: 2018-12-05
Publication date: 2021-09-16
Anticipated expiration: 2038-12-06
Also published as: US11342930B2; DE102018131039A1; US20210083683A1

Abstract

Mehreingangs-Analog-Digital-Wandler (ADW), aufweisend:
parallele Schaltkondensatornetzwerke, wobei
jedes parallele Schaltkondensatornetzwerk eine Schaltung zum Codieren eines jeweiligen Eingangssignals unter Verwendung einer jeweiligen Codesequenz aufweist; und
die parallelen Schaltkondensatornetzwerke codierte Eingangssignale an einem gemeinsamen Knoten durch Ladungsumverteilung von abtastenden Kondensatoren in den parallelen Schaltkondensatornetzwerken kombinieren und multiplexieren, wobei das Multiplexieren das Codieren beinhaltet; und
einen Quantisierer zum Generieren eines digitalen Ausgangssignals auf Basis eines multiplexierten codierten Signals an dem gemeinsamen Knoten.

Description

PRIORITÄTSDATEN
Die vorliegende Patentanmeldung beansprucht die Priorität gegenüber und empfängt den Vorteil aus der am 6. Dezember 2017 eingereichten vorläufigen US-Patentanmeldung mit der laufenden Nummer 62/595,470 mit dem Titel „MULTI-INPUT DATA CONVERTERS USING CODE MODULATION“ und der am 16. November 2018 eingereichten US-Patentanmeldung mit der laufenden Nummer 16/193,202 mit dem Titel „MULTI-INPUT DATA CONVERTERS USING CODE MODULATION“, die beide hierdurch in ihrer Gänze aufgenommen sind.
TECHNISCHES GEBIET DER OFFENBARUNG
Die vorliegende Offenbarung betrifft das Gebiet der integrierten Schaltungen, insbesondere von Mehreingangs-Datenwandlern unter Verwendung von Codemodulation.
ALLGEMEINER STAND DER TECHNIK
In vielen Elektronikanwendungen wandelt ein Analog-Digital-Wandler (ADW) ein analoges Eingangssignal in ein digitales Ausgangssignal um z.B. zur weiteren digitalen Signalverarbeitung oder Speicherung durch eine digitale Elektronik. Allgemein können ADWs analoge elektrische Signale, die ein Phänomen aus der wirklichen Welt darstellen, z.B. Licht, Schall, Temperatur, elektromagnetische Wellen oder Druck zu Datenverarbeitungszwecken umsetzen. Beispielsweise nimmt in Messsystemen ein Sensor Messungen vor und generiert ein analoges Signal. Das analoge Signal würde dann als Eingabe in einen ADW geliefert werden, um ein digitales Ausgangssignal zur weiteren Verarbeitung zu generieren. In einem anderen Fall generiert ein Sender ein analoges Signal unter Verwendung von elektromagnetischen Wellen, um Informationen in der Luft zu tragen, oder ein Sender überträgt ein analoges Signal, um Informationen über ein Kabel zu tragen. Das analoge Signal wird dann als Eingabe zu einem ADW an einem Empfänger geliefert, um ein digitales Ausgangssignal zu generieren, z.B. zur weiteren Verarbeitung durch eine digitale Elektronik.
Aufgrund ihrer breiten Anwendbarkeit in vielen Anwendungen finden sich ADWs an solchen Stellen wie etwa Breitbandkommunikationssystemen, Audiosystemen, Empfängersystemen usw. Das Auslegen einer Schaltungsanordnung in einem ADW ist eine nicht-triviale Aufgabe, weil jede Anwendung möglicherweise unterschiedliche Erfordernisse bezüglich Performance, Leistung, Kosten und Größe besitzt. ADWs werden in einem großen Bereich von Anwendungen einschließlich Kommunikation, Energie, Gesundheitsvorsorge, Instrumentierung und Messung, Motor- und Leistungssteuerung, industrielle Automatisierung und Luftfahrt/Verteidigung verwendet. Mit dem Anwachsen der Anwendungen, die ADWs benötigen, wächst auch die Notwendigkeit für eine schnelle und dennoch präzise Umwandlung.
In der US 2008/0024348 A1 wird eine mehrkanaliger Delta-Sigma ADW beschrieben, der einen einzigen Quantisierer aufweist und dadurch wenig Chipfläche benötigt. Die einzelnen Kanäle werden mittels Zeitmultiplex dem einigen Quantisierer zugewiesen.
In der US 2006/0284754 A1 ist eine Verstärkerstufe mit geschalteten Kapazitäten für einen ADW in Pipeline-Architektur dargestellt, die mindestens zwei Eingangskanäle unterstützt.
Im Dokument US 2015/0077278 A1 wird eine Abtastschaltung für einen ADW beschrieben, der mehrere zeitlich versetzt arbeitende Unter-ADWs aufweist.
Die US 2005/0275580 A1 beschreibt ein Integratorsystem mit geschalteten Kapazitäten für einen Sigma-Delta-ADW.
Im Patent US 9,602,116 B1 wird ein einkanaliger ADW für einen Ethernet-Transceiver beschrieben, der mehrere zeitlich versetzt arbeitende Unter-ADWs aufweist.
Das Patent US 7,353,010 B1 beschreibt eine schnelle AGC-Schaltung.
Figurenliste
Zum Bereitstellen eines vollständigeren Verständnisses der vorliegenden Offenbarung, Merkmale und Vorteile davon wird auf die folgende Beschreibung in Verbindung mit den beiliegenden Figuren Bezug genommen, wobei gleiche Bezugszahlen gleiche Teile darstellen. Es zeigen:

1 eine Track-and-Hold-Schaltung, die M ADWs eines zeitverschachtelten ADW ansteuert, gemäß einigen Ausführungsformen der Offenbarung;
2 eine beispielhafte Track-and-Hold-Schaltung mit zwei Puffern und einem Schaltkondensatornetzwerk dazwischen gemäß einigen Ausführungsformen der Offenbarung;
3 eine beispielhafte Track-and-Hold-Schaltung mit einem Puffer, einem Schaltkondensatornetzwerk und einem Verstärker gemäß einigen Ausführungsformen der Offenbarung;
4 eine beispielhafte Track-and-Hold-Schaltung, die ein beispielhaftes Schaltkondensatornetzwerk mit Abtast- und Dither-Einkopplung darstellt, gemäß einigen Ausführungsformen der Offenbarung;
5 eine beispielhafte Track-and-Hold-Schaltung, die ein weiteres beispielhaftes Schaltkondensatornetzwerk mit Abtast- und Dither-Einkopplung darstellt, gemäß einigen Ausführungsformen der Offenbarung;
6 eine beispielhafte Track-and-Hold-Schaltung, die noch ein weiteres beispielhaftes Schaltkondensatornetzwerk mit Abtast- und Dither-Einkopplung darstellt, gemäß einigen Ausführungsformen der Offenbarung;
7 einen beispielhaften Mehreingangs-ADW gemäß einigen Ausführungsformen der Offenbarung;
8 eine Schaltungsanordnung zum Implementieren eines Codierens unter Verwendung eines Zerhackers gemäß einigen Ausführungsformen der Offenbarung;
9 einen weiteren beispielhaften Mehreingangs-ADW gemäß einigen Ausführungsformen der Offenbarung;
10 noch einen weiteren beispielhaften Mehreingangs-ADW gemäß einigen Ausführungsformen der Offenbarung;
11 einen weiteren beispielhaften Mehreingangs-ADW gemäß einigen Ausführungsformen der Offenbarung;
12 noch einen weiteren beispielhaften Mehreingangs-ADW gemäß einigen Ausführungsformen der Offenbarung;
13-15 verschachtelte Abtastnetzwerke des Mehreingangs-ADW in 12 gemäß einigen Ausführungsformen der Offenbarung;
16 noch einen weiteren beispielhaften Mehreingangs-ADW gemäß einigen Ausführungsformen der Offenbarung;
17 ein Zeitsteuerdiagramm, das die Zeitsteuerung der Schalter in 16 veranschaulicht, gemäß einigen Ausführungsformen der Offenbarung;
18 einen weiteren beispielhaften Mehreingangs-ADW gemäß einigen Ausführungsformen der Offenbarung;
19 noch einen weiteren beispielhaften Mehreingangs-ADW gemäß einigen Ausführungsformen der Offenbarung;
20 ein Flussdiagramm, das ein Verfahren zum Multiplexieren von Eingängen in einen ADW veranschaulicht, gemäß einigen Ausführungsformen der Offenbarung;
21 eine beispielhafte Track-and-Hold-Schaltung, die ein beispielhaftes Schaltkondensatornetzwerk mit Abtast- und Dither-Einkopplung veranschaulicht, gemäß einigen Ausführungsformen der Offenbarung;
22 eine beispielhafte Track-and-Hold-Schaltung, die ein beispielhaftes Schaltkondensatornetzwerk mit Abtast- und Dither-Einkopplung veranschaulicht, gemäß einigen Ausführungsformen der Offenbarung;
23 eine Track-and-Hold-Schaltung, die ein beispielhaftes Schaltkondensatornetzwerk mit Abtast- und Dither-Einkopplung veranschaulicht, gemäß einigen Ausführungsformen der Offenbarung; und
24 eine beispielhafte Track-and-Hold-Schaltung, die ein beispielhaftes Schaltkondensatornetzwerk mit Abtast- und Dither-Einkopplung veranschaulicht, gemäß einigen Ausführungsformen der Offenbarung.

AUSFÜHRLICHE BESCHREIBUNG
Überblick
Ein Mehreingangs-ADW bzw. Analog-Digital-Wandler (ADW) mit mehreren Eingängen, d.h. ein einzelner ADW, kann mehrere analoge Eingangssignale empfangen und mehrere digitale Ausgaben generieren. Zum Kombinieren von mehreren analogen Eingangssignalen zu einem einzelnen Mehreingangs-ADW würde der Mehreingangs-ADW typischerweise mehrere Track-and-Hold(T/H-)Schaltungen und einen Addierer aufweisen, die eine signifikante Menge an Strom verbrauchen und einen großen Kostenaufwand mit sich bringen können. Ein verbesserter Ansatz besteht darin, mehrere Eingänge durch eine einzigartige T/H-Schaltung in dem Frontend des ADW zu kombinieren. Die mehreren analogen Eingangssignale können unter Verwendung von Codesequenzen aggregiert werden, ohne dass eine signifikante Menge an externen Schaltungen erforderlich ist.
Schnelle ADWs
ADWs sind Elektronikeinrichtungen, die eine durch ein Analogsignal geführte kontinuierliche physikalische Größe in eine digitale Ausgabe oder Zahl umwandeln, die die Amplitude der Größe darstellt (oder in ein digitales Signal, das die digitale Zahl führt). Ein ADW kann durch die folgenden Anwendungsanforderungen definiert werden: seine Geschwindigkeit (Anzahl von Abtastwerten pro Sekunde), seinen Stromverbrauch, seine Bandbreite (der Bereich von Frequenzen von analogen Signalen, den er richtig in ein digitales Signal umwandeln kann) und seine Auflösung (die Anzahl von diskreten Pegeln, in die das größte analoge Signal unterteilt und in dem digitalen Signal dargestellt werden kann). Ein ADW besitzt auch verschiedene Spezifikationen zum Quantifizieren einer ADW-Dynamikperformance, einschließlich Signal-zu-Rausch-und-Verzerrungsverhältnis SINAD, effektive Anzahl von Bits ENOB, Signal-zu-Rausch-Verhältnis SNR, Klirrfaktor THD (Total Harmonic Distortion), Klirrfaktor plus Rauschen THD+N und störungsfreier Dynamikbereich SFDR. ADWs besitzen viele verschiedene Designs, die auf Basis der Anwendungsanforderungen und -spezifikationen gewählt werden können.
Um höhere Geschwindigkeiten zu erzielen, wird Verschachtelung verwendet, um die Abtastrate von ADWs zu erhöhen. Ein zeitverschachtelter ADW kann M ADWs verwenden, um ein analoges Eingangssignal abzutasten, um digitale Ausgänge zu erzeugen. Die M ADWs (hier als die M Slices oder M Kanäle bezeichnet), die auf zeitverschachtelte Weise arbeiten, können die Abtastgeschwindigkeit im Vergleich zu der Abtastgeschwindigkeit von nur einem ADW um ein Mehrfaches erhöhen. Die M ADWs können parallel verwendet werden, wobei die M ADWs dahingehend arbeiten können, eine analoge Eingabe auf zeitverschachtelte Weise eine nach der anderen abzutasten. Das Verwenden einer entsprechenden Taktung zum Steuern der ADWs kann die effektive kombinierte ADW-Abtastrate stark erhöhen. In einigen Fällen werden die M ADWs sequentiell nacheinander gewählt, um das Eingangssignal abzutasten. In einigen anderen Fällen können die M ADWs auf Pseudozufallsweise gewählt werden. Da nicht alle M ADWs präzise angepasst oder gleich sind, würden diskrete Töne (Störungen) vorliegen, wenn die Wahl sequentiell wäre, wenn zum Beispiel die M ADWs gemäß einer festen Sequenz verwendet werden. Die Pseudorandomisierung trägt dazu bei, diskrete Fehlanpassungsfehlertöne in den Rauschboden des Spektrums der ADW-Ausgabe zu verteilen.
Schnelle ADWs, die typischerweise mit Geschwindigkeiten in der Größenordnung von Giga-Abtastwerten pro Sekunde arbeiten, sind auf Gebieten wie etwa Kommunikation und Instrumentierung besonders wichtig. Das Eingangssignal kann eine Frequenz im Gigahertzbereich besitzen, und der ADW muss möglicherweise im Bereich von Giga-Abtastwerten pro Sekunde abtasten. Hochfrequente Eingangssignale können den das Eingangssignal empfangenden Schaltungen viele Anforderungen auferlegen, d.h. der „Frontend“-Schaltungsanordnung des ADWs. Die Schaltung muss nicht nur bei einigen Anwendungen schnell sein, die Schaltung muss gewisse Performanceanforderungen erfüllen, wie etwa SNR und SFDR. Das Auslegen eines ADW, der Geschwindigkeits-, Performance-, Flächen- und Leistungsanforderungen erfüllt, ist nicht trivial, da größere Geschwindigkeiten und eine höhere Performance oftmals auf Kosten von Fläche und Leistung kommen.
Schnelle Track-and-Hold(T/H)-Schaltungen
Track-and-Hold(T/H)-Schaltungen können ein wichtiger Teil der Eingangsschaltungsanordnung für ADWs sein. T/H-Schaltungen wandeln das zeitkontinuierliche Eingangssignal in ein zeitdiskretes Haltesignal für den oder die ADWs, die den T/H-Schaltungen folgen, um. Der oder die ADWs können eine Umwandlung auf Basis des durch die T/H-Schaltung bereitgestellten zeitdiskreten Haltesignals durchführen. Bei verschachtelten ADWs mit M ADWs können getrennte T/H-Schaltungen für jeden einzelnen der M ADWs vorgesehen sein, wobei die individuellen T/H-Schaltungen mit der (geringeren) Geschwindigkeit der M ADWs laufen können. Wenn sie mit der Geschwindigkeit der MADWs betrieben werden, dann wird es einfacher, die T/H-Schaltungen auszulegen. Das Verteilen der T/H-Schaltungen auf die M Kanäle bedeutet jedoch, dass es zwischen den M Kanälen eine Zeitgebungs- und/oder Bandbreitenfehlanpassung geben kann, da die T/H-Schaltungen möglicherweise nicht präzise die gleichen für die M Kanäle sind. Zeitgebungs- und Bandbreitenfehlanpassungen können sehr schwierig zu messen und behandeln sein, insbesondere bei hohen Geschwindigkeiten.
Ein anderer Ansatz besteht darin, eine einzelne oder dedizierte T/H-Schaltung für mehrere zeitverschachtelte ADWs zu verwenden, um Zeitsteuerungs- und/oder Bandbreitenfehlanpassungen zwischen den Kanälen zu vermeiden. 1 zeigt eine Track-and-Hold-Schaltung, die M ADWs eines zeitverschachtelten ADW ansteuert, gemäß einigen Ausführungsformen der Offenbarung. 1 zeigt eine T/H-Schaltung 104, die M ADWs ansteuert, die auf zeitverschachtelte Weise arbeiten, gezeigt als Slice 102₁ , Slice 102₂ , ... Slice 102_M eines zeitverschachtelten ADW, gemäß einigen Ausführungsformen der Offenbarung. In diesem Beispiel kann die T/H mit einer Abtastrate f_S (oder der vollen Geschwindigkeit des zeitverschachtelten ADW) arbeiten, während jeder Slice mit einer niedrigeren Rate arbeiten kann, wie etwa f_s/M. Die Ausgabe der T/H-Schaltung 104 ist ein Haltesignal, und jeder Slice wird durch das gleiche Haltesignal angesteuert. Der Effekt von Zeitsteuerungs- und Bandbreiten(BW)-Fehlanpassungen zwischen den Slices kann deshalb eliminiert werden.
Das Auslegen einer schnellen T/H-Schaltung kann nicht-trivial sein. Schnelle T/H-Schaltungen können in einigen Fällen unter einem sehr hohen Stromverbrauch, starkem Rauschen und niedriger Performance leiden. Die Wahl, zum Ansteuern mehrerer ADW-Slices eine schnellere T/H-Schaltung zu verwenden, ist eine bewusste Entscheidung zwischen dem, was in der Analogschaltung optimiert werden soll, und dem, was mit Kalibrierung fixiert werden soll. Da die Zeitsteuerungs- und/oder Bandbreitenfehlanpassung schwer zu behandeln ist, können die T/H-Schaltung und der Rest des ADW so ausgelegt werden, dass Probleme mit der Zeitsteuerungs- und/oder Bandbreitenfehlanpassung vermieden werden. Verstärkungs- und Offsetfehlanpassungen können mit der Kalibrierung kompatibler sein. Verschiedene hier beschriebene T/H-Schaltungen wurden so ausgelegt, dass die digitale Kalibrierung von Verstärkungs- und Offsetfehlanpassungen erleichtert wird, während Probleme mit Zeitsteuerungs- und Bandbreitenfehlanpassung durch ein bewusstes analoges Schaltungsdesign vermieden werden.
Hier werden die Implementierungen der T/H-Schaltungen in Eintaktform veranschaulicht. In der Praxis können T/H-Schaltungen differentiell implementiert werden, um mögliche Oberwellen gerader Ordnung zu unterdrücken.
Verbesserte Track-and-Hold-Schaltungen, die eine Dither-Einkopplung gestatten
Weil eine Vollgeschwindigkeits-T/H-Schaltung komplex und stromhungrig sein kann, wurden gewisse Designentscheidungen getroffen, um sicherzustellen, dass die T/H-Schaltung eine Zielperformance erzielen kann, während sie nicht zu viel Strom verbraucht. Eine Möglichkeit, um aus einer Schaltung eine bessere Performance zu erzielen, besteht darin, eine Kalibrierung zum Linearisieren der T/H-Schaltung zu verwenden. Um eine Kalibrierung zu gestatten, wird die T/H-Schaltung so ausgelegt, dass sie die Einkopplung von additivem und multiplikativem Dither in die T/H-Schaltung enthält, um die Kalibrierung der Schaltungsanordnung hinter der Stelle zu ermöglichen, wo das Dither eingekoppelt wird.
Beispielsweise kann die Kalibrierung der Schaltungsanordnung das Extrahieren und Kalibrieren für Nicht-Idealzustände in der T/H-Schaltung auf der Basis des additiven Dither und/oder multiplikativen Dither aufweisen. Ferner kann das Kalibrieren das Extrahieren und Kalibrieren der Offset- und Verstärkungsfehlanpassungen zwischen den Slices aufweisen. Beispielsweise ermöglicht das Hinzufügen eines Pseudozufallssignals (Dither) zu dem Eingangssignal die Kalibrierung von Verstärkungsfehlanpassungen in zeitverschachtelten ADWs. Außerdem kann das Dither verwendet werden, um die T/H-Schaltungs-Nichtlinearität und die ADW-Nichtlinearität zu kalibrieren. Vorteilhafterweise kann das additive Dither in der T/H-Schaltung:

• Ermöglichen einer nichtlinearen Kalibrierung der Haltephasen-Nichtlinearität der T/H-Schaltung;
- ◯ Niedrigere Leistung in T/H-Schaltung,
- ◯ Bessere zweite Oberwellen(HD2)- und dritte Oberwellen(HD3)-Performance und
- ◯ Einfachere Schalter → niedrigere Leistung bei der Taktgebung,
• Ermöglichen einer nichtlinearen Kalibrierung der Nichtlinearität der ADW-Slices:
- ◯ Niedrigere Leistung in den ADW-Slices (z.B. Referenzpuffer, Verstärker usw.),
- ◯ Niedrigere Leistung bei der Taktung und dem Schalten, und
- ◯ Bessere HD2-, HD3-Performance in den ADW-Slices,
• Ermöglichen einer Verschachtelungs-Verstärkungsfehlanpassungs-Kalibrierung in den ADW-Slices:
- ◯ Unempfindlich gegenüber der Anwesenheit eines Eingangssignals,
- ◯ Unempfindlich gegenüber der Eingangssignalfrequenz, und
- ◯ Robustere Kalibrierung, und
• Dithern der Haltephasen-Störungen.

Ferner kann multiplikatives Dither (z.B. Zufallszerhacken) verwendet werden, um Offsets und Offsetfehlanpassungen zu kalibrieren. Vorteilhafterweise kann multiplikatives Dither in der T/H-Schaltung:

• Ermöglichen einer robusten Kalibrierung von Offsetfehlanpassung zwischen den ADW-Slices:
- ◯ Unabhängig vom Eingangssignal, und
- ◯ Unempfindlich gegenüber „schlechten“ Frequenzen (z.B. f_S/M, M ist die Anzahl der ADW-Slices),
• Schützen der Gleichstrom(DC)-Eingabe davor, ausgenullt zu werden,
• Dithern etwaiger verbleibender Offsets, Flimmerrauschen, Offsetfehlanpassung, thermischer Drifts usw., und
• Vermeiden der Notwendigkeit für Kernrandomisierung für Offsetfehlanpassung.

Das additive Dither kann eingekoppelt werden, um eines oder mehrere der folgenden zu korrigieren: Kalibrierung der Nichtlinearität, Kalibrierung von Speichereffekten, Kalibrierung von Zerhack-Nicht-Idealzuständen, Kalibrierung eines Verstärkungsfehlers, Kalibrierung einer Verstärkungsfehlanpassung in verschachtelten ADWs und Kalibrierung eines Track-/Abtastspeichers. Das multiplikative Dithern kann für eines oder mehrere der folgenden verwendet werden: Korrigieren für Offsetfehlanpassung und Korrigieren für Verzerrung gerader Ordnung.
2 zeigt eine beispielhafte T/H-Schaltung 200 mit zwei Puffern, Puffer-1 202 und Puffer-2 206, und ein Schaltkondensatornetzwerk (switched-capacitor network) 204 zwischen den beiden Puffern, gemäß einigen Ausführungsformen der Offenbarung. Ein Dither kann in das Schaltkondensatornetzwerk 204 eingekoppelt werden, und mit dem Dither können der Puffer-2 206 und der ADW hinter der T/H-Schaltung 200 kalibriert werden. Wie oben erwähnt, kann das Dither ein additives Dither oder ein multiplikatives Dither sein. Der Puffer-1 202 empfängt die (Spannungs-)Eingabe V_in und puffert die Eingabe. Die gepufferte Eingabe kann auf dem Schaltkondensatornetzwerk 204 abgetastet werden. Beispielsweise kann das Schaltkondensatornetzwerk 204 die gepufferte Eingabe auf den Kondensator unter Verwendung geeigneter Schalter abtasten. Der Puffer-2 206 kann die abgetastete Eingabe zwischenspeichern und das Haltesignal V_s-h an einen ADW liefern (in 2 nicht gezeigt).
Die T/H-Schaltung 200 kann als eine T/H-Steuerschaltung angesehen werden. Das Schaltkondensatornetzwerk 204 kann ein Abtastnetzwerk sein. Der Puffer-1 202 kann ein Abtastpuffer sein, und der Puffer-2 206 kann ein Haltepuffer sein. Die Puffer sind optional und können enthalten sein, um eine Trennung zwischen verschiedenen Schaltungsstufen bereitzustellen. Bei den Puffern kann es sich um Source-Folger, Emitter-Folger, eine Push-Pull-Topologie oder eine beliebige andere geeignete Pufferstruktur handeln. Der Puffer-1 202 kann für Abtastlinearität optimiert sein. Der Puffer-2 206 kann für niedrige Leistung, geringe Größe, kleine Eingangskapazität und gute Trennung optimiert sein. Die Trennung für den Puffer-2 206 kann dazu beitragen, das auf den Eingang bezogene Rauschen des ADW, der der T/H-Schaltung 200 folgt, zu reduzieren. Die Linearität des Puffers-2 206 ist nicht so kritisch wie die Linearität des Puffers-1 202, weil der Puffer-2 206 ein Haltesignal verarbeitet und puffert. Da Dither in das Schaltkondensatornetzwerk 204 eingekoppelt wird, kann außerdem die Nichtlinearität des Puffers-2 206 kalibriert werden, was dazu beiträgt, die Leistung und die Größe des Puffers-2 206 weiter zu senken. Außerdem können die Verstärkungs- und Offsetfehlanpassungen zwischen den ADW-Slices, die durch die T/H-Schaltung angesteuert werden, kalibriert werden durch Einkoppeln eines Dither in das Schaltkondensatornetzwerk 204. Verschiedene Verstärkungen der ADW-Slices können mit einem Dither gemessen werden, das in die die ADW-Slices ansteuernde gemeinsam verwendete T/H-Schaltung 200 eingekoppelt wird.
Eine Einsicht des dreiteiligen Schaltungsdesigns der T/H-Schaltung kommt von dem Realisieren, wie der Stromverbrauch einer T/H-Schaltung reduziert werden soll, die M ADW-Slices ansteuern muss. In der Vergangenheit muss ein Eingangspuffer M ADW-Slices ansteuern, und ein Eingangspuffer muss sehr linear sein und verbraucht wahrscheinlich viel Strom. Mit dem in 2 dargestellten dreiteiligen Schaltungsdesign muss der Abtastpuffer (Puffer-1 202) nur ein Abtastnetzwerk ansteuern (oder in einigen Fällen je nach der Implementierung zwei bis vier Abtastnetzwerke). Die (kapazitive) Last auf dem Abtastpuffer kann kleiner sein und deshalb kann der Abtastpuffer weniger Strom verbrauchen, während er eine vergleichbare oder bessere Performance erzielt, selbst wenn der Abtastpuffer ein Hochfrequenz- bzw. ein HF-Signal abtasten muss. Der Haltepuffer (Puffer-2 206) steuert ein Haltesignal an, und etwaige Probleme mit dem Haltepuffer können milder sein. Die Primäranforderung für den Haltepuffer besteht darin, wie gut die Ausgabe des Haltepuffers einschwingt. Außerdem besitzt der Haltepuffer keine Eingangsfrequenzempfindlichkeit. Obwohl der Haltepuffer möglicherweise M ADW-Slices ansteuern muss, ist die Linearität des Haltepuffers nicht extrem kritisch, da der Haltepuffer mit dem in das Abtastnetzwerk eingekoppelten Dither kalibriert werden kann. Deshalb können weiterhin Stromeinsparungen erzielt werden.
Track-and-Hold-Schaltung mit Verstärkung
Bei schnellen ADWs ist typischerweise in der Eingangsschaltungsanordnung keine Verstärkung verfügbar, weil die Steuerkreisverstärkung sehr nichtlinear sein kann. 3 zeigt eine beispielhafte T/H-Schaltung 300 mit einem Puffer 302, einem Schaltkondensatornetzwerk 204 und einem Verstärker 304, gemäß einigen Ausführungsformen der Offenbarung. Wenn die T/H-Schaltung 300 mit der T/H-Schaltung 200 von 2 verglichen wird, kann der Puffer 302 ähnlich dem Puffer-1 202 sein, aber Puffer-2 206 wird durch den Verstärker 304 ersetzt. Da der Verstärker 304 ein Steuerkreisverstärker sein kann, leidet der Verstärker 304 wahrscheinlich an schlechter Linearität. Aufgrund der Dither-Einkopplung in das Schaltkondensatornetzwerk 204 kann der Verstärker 304 kalibriert werden und etwaige mögliche Nichtlinearitäten, die mit dem Verstärker 304 assoziiert sind, können behandelt werden. Die Fähigkeit der Bereitstellung einer Verstärkung in der T/H-Schaltung 300 ist vorteilhaft, da es die Anforderungen an das an die T/H-Schaltung 300 gelieferte Eingangssignal stark lockert. Außerdem kann der Verstärker 304, wie der Puffer-2 206 von 2, ein auf den Eingang bezogenes Rauschen des ADW, der auf die T/H-Schaltung 300 folgt, reduzieren.
Neben der Bereitstellung von Verstärkung kann der Verstärker 304 ein VGA sein oder eine variable Verstärkung bereitstellen. Die Verstärkung kann auf Basis einer oder mehrerer Bedingungen variiert und/oder durch einen oder mehrere vorgegebene Parameter eingestellt werden. Ein Verstärkungssteuersignal „GAIN“ kann verwendet werden, um die durch den Verstärker 304 bereitgestellte Verstärkung zu variieren. Bei einigen Ausführungsformen kann ein Signalpegeldetektor 306 implementiert werden, um das Verstärkungssteuersignal „GAIN“ zu generieren, um den Verstärker 304 auf Basis von Signalpegelbedingungen zu steuern. Falls der Signalpegeldetektor 306 beispielsweise eine Überlastbedingung (z.B. ein sehr großes Eingangssignal V_in ) detektiert, kann der Signalpegeldetektor 306 ein entsprechendes Verstärkungssteuersignal „GAIN“ generieren, um die Verstärkung des Verstärkers 304 zu reduzieren.
Wenngleich nicht als ein Verstärker gezeigt, kann der Puffer 302 in einigen Fällen als ein Verstärker implementiert werden. Der Verstärker anstelle des Puffers 302 kann ein Verstärker mit variabler Verstärkung sein (z.B. steuerbar durch den Signalpegeldetektor 306). Je nach der Implementierung ist der Verstärker ein Steuerkreisverstärker oder ein Regelkreisverstärker. Ein Regelkreisverstärker kann bevorzugt werden, da sie präziser sein können als ein Steuerkreisverstärker. In einigen Fällen kann dem Puffer 302 ein separater Verstärker (Steuerkreis oder Regelkreis) vorausgehen. Die Verstärkung auf der Abtastseite kann ebenfalls die Anforderungen an das an die T/H-Schaltung 300 gelieferte Eingangssignal lockern.
Es versteht sich, dass die hier mit einem Haltepuffer wie etwa „Puffer-2“ gezeigten verschiedenen Ausführungsformen mit einem Verstärker 304 ersetzt werden können, wie durch 3 veranschaulicht.
Es ist möglich, dass die hierin mit einem oder mehreren Abtastpuffern gezeigten verschiedenen Ausführungsformen mit einem Verstärker oder mit einem Verstärker mit variabler Verstärkung ersetzt werden können. Jedoch kann die Linearität für einen derartigen Verstärker kritisch sein, und der Verstärker muss möglicherweise unter Verwendung eines angemessenen Kalibrierungsschemas kalibriert oder linearisiert werden. Auf ähnliche Weise kann ein Signalpegeldetektor verwendet werden, um die Verstärkung eines derartigen Verstärkers mit variabler Verstärkung zu verstellen.
Abtastnetzwerk mit Dither-Einkopplung
Dither kann in einen Knoten des Schaltkondensatornetzwerks der T/H-Schaltung durch verschiedene, hierin beschriebene Schaltungstopologien eingekoppelt werden. Ein Dither ist ein Zufallssignal. Ein Dither kann verschiedene Pegel besitzen. Bei einem Beispiel kann ein Dither durch einen Digital-Analog-Wandler generiert werden, der eine digitale Eingabe (das Dither in digitaler Form) empfängt und eine analoge Ausgabe generiert (das Dither in analoger Form). Die analoge Ausgabe aus dem Digital-Analog-Wandler kann in das Schaltkondensatornetzwerk einer T/H-Schaltung eingekoppelt werden. In einigen Fällen kann sich ein Dither zufällig zwischen positiv und negativ ändern (z.B. zufällig zwischen +1 und -1 ändern oder +V oder -V, wobei V ein Nennwert ist). Die eingekoppelte Art des Dither kann je nach der gewünschten Kalibrierung, die durchgeführt werden soll, oder dem Effekt, der erzielt werden soll, differieren.
4 zeigt eine beispielhafte T/H-Schaltung 400, die ein beispielhaftes Schaltkondensatornetzwerk mit Abtastung und Dither-Einkopplung darstellt, gemäß einigen Ausführungsformen der Offenbarung. Dither wird am Knoten V_R in das Schaltkondensatornetzwerk eingekoppelt und kann zum Kalibrieren von Puffer-2 206 und dem ADW, auf die T/H-Schaltung 400 folgend, verwendet werden. Das Schaltkondensatornetzwerk besitzt einen Kondensator C 402 zum Abtasten der Eingabe, einen Eingangsschalter 404 zum Empfangen der (gepufferten) Eingabe von dem Puffer-1 202, einen Abtastschalter 406 und einen Dither-Einkoppelschalter 408. In den Figuren geben verschiedene Phasen-ϕ-Symbole bei den Schaltern eine Phase oder Zeitsteuerung an, die angibt, wann ein gegebener Schalter geschlossen ist. Die obere und untere Platte des Kondensators C sind als „t“ bzw. „b“ angegeben.
Während der Abtastphase sind der Eingangsschalter 404 mit der Phase ϕ1_btst und der Abtastschalter 406 mit Phase ϕ1a geschlossen. Der Eingangsschalter 404 kann ein gebootstrappter Schalter sein (d.h. zu dem gepufferten Eingang gebootstrappt), um eine gute Linearität zu erzielen. Der Abtastschalter mit der Phase ϕ1a 406 wird vorverstellt (öffnet, bevor der Eingangsschalter 404 geöffnet wird), um eine Bodenplattenabtastung zu erzielen. Der Dither-Einkoppelschalter 408 mit der Phase ϕ2 wird während der Abtastphase geöffnet. Am Ende der Abtastphase wird das Eingangssignal auf den Kondensator C 402 abgetastet.
Während einer Haltephase sind sowohl der Eingangsschalter 404 mit der Phase ϕ1_btst als auch der Abtastschalter 406 mit der Phase ϕ1a geöffnet. Der Dither-Einkoppelschalter 408 mit der Phase ϕ2 schließt, um die obere Platte des Kondensators C 402 mit dem Knoten V_R zu verbinden. Dementsprechend kann additives Dither in das Schaltkondensatornetzwerk eingekoppelt werden. Die T/H-Schaltung 400 hält die abgetastete Spannung (das abgetastete Eingangssignal) plus dem eingekoppelten additiven Dither am Ausgang als V_s-h . In dieser Ausführungsform muss der Ausgangs-Biaspunkt von Puffer-1 202 nicht mit dem Eingangs-Biaspunkt von Puffer-2 206 kompatibel sein. Der Ausgang V_s-h in 4 ist eine invertierte Version des Eingangs V_in plus dem am Knoten V_R eingekoppelten additiven Dither.
5 zeigt eine beispielhafte T/H-Schaltung 500, die ein weiteres beispielhaftes Schaltkondensatornetzwerk mit Abtastung und Dither-Einkopplung veranschaulicht, gemäß einigen Ausführungsformen der Offenbarung. Ähnlich wie bei 4 wird additives Dither in das Schaltkondensatornetzwerk eingekoppelt und kann zum Kalibrieren von Puffer-2 206 und dem ADW, der T/H-Schaltung 500 folgend, verwendet werden. Das Schaltkondensatornetzwerk besitzt einen Kondensator C 502 zum Abtasten des Eingangs, einen Eingangsschalter 504 zum Empfangen der (gepufferten) Eingabe von Puffer-1 202, einen Abtastschalter 510, einen Dither-Einkoppelschalter 508 und einen Ausgangsschalter 506.
Während der Abtastphase sind der Eingangsschalter 504 mit der Phase ϕ1_btst und der Abtastschalter 510 mit der Phase ϕ1a geschlossen. Der Eingangsschalter 504 kann ein gebootstrappter Schalter sein (d.h. gebootstrappt zu dem gepufferten Eingang), um gute Linearität zu erzielen. Der Abtastschalter 510 mit Phase ϕ1a wird vorverstellt (öffnet, bevor der Eingangsschalter 504 geöffnet wird), um eine Bodenplattenabtastung zu erzielen. Der Dither-Einkoppelschalter 508 mit Phase ϕ2 und der Ausgangsschalter 506 mit Phase ϕ1_btst sind während der Abtastphase geöffnet. Am Ende der Abtastphase wird das Eingangssignal auf den Kondensator C 502 abgetastet.
Während einer Haltephase sind sowohl der Eingangsschalter 504 mit der Phase ϕ1_btst als auch der Abtastschalter 510 mit Phase ϕ1a geöffnet. Der Dither-Einkoppelschalter 508 mit der Phase ϕ2 schließt, um die untere Platte des Kondensators C 502 mit dem Knoten V_R zu verbinden. Dementsprechend kann additives Dither in das Schaltkondensatornetzwerk eingekoppelt werden. Der Ausgangsschalter 506 mit der Phase ϕ2_btst schließt ebenfalls, um den Kondensator C 502 mit dem Puffer-2 206 zu verbinden. Der Ausgangsschalter 506 kann optional ein gebootstrappter Schalter sein, um gute Linearität zu erzielen. Die T/H-Schaltung 500 hält die abgetastete Spannung (das abgetastete Eingangssignal) plus dem eingekoppelten additiven Dither am Ausgang als V_s-h . In dieser Ausführungsform ist der Ausgangs-Biaspunkt von Puffer-1 202 bevorzugt mit dem Eingangs-Biaspunkt von Puffer-2 206 kompatibel. Der Ausgang V_s-h ist eine nicht-invertierte Version des Eingangs V_in plus dem am Knoten V_R eingekoppelten additiven Dither.
Im Vergleich zu der T/H-Schaltung 400 in 4 kann die T/H-Schaltung 500 zwei gebootstrappte Schalter besitzen, was komplizierter und aufwändiger sein kann. Zwei gebootstrappte Schalter zu haben, kann jedoch eine besserte Trennung bereitstellen und kann das Verwenden von mehr als einem Abtastnetzwerk (z.B. mehr als ein Schaltkondensatornetzwerk, das auf verschachtelte Weise abtastet) mit dem gleichen Puffer-2 206 ermöglichen, falls benötigt, um höhere Geschwindigkeiten zu erzielen.
Der Ausgangsschalter 506 braucht nicht gebootstrappt zu sein, da das eingekoppelte Dither zum Kalibrieren des Ausgangsschalters 506 verwendet werden kann. Falls tatsächlich der Ausgangsschalter 506 gebootstrappt ist, dann wird die Kalibrierung möglicherweise nicht benötigt, da der Ausgangsschalter 506 ausreichend linear ist. Falls der Ausgangsschalter 506 nicht gebootstrappt ist (z.B. einfach verstärkt), dann kann die Kalibrierung zum Behandeln von Nichtlinearitäten des Ausgangsschalters 506 verwendet werden.
6 zeigt eine beispielhafte T/H-Schaltung 600, die noch ein weiteres beispielhaftes Schaltkondensatornetzwerk mit Abtastung und Dither-Einkopplung darstellt, gemäß einigen Ausführungsformen der Offenbarung. Dither wird in das Schaltkondensatornetzwerk eingekoppelt und kann zum Kalibrieren von Puffer-2 206 und dem ADW, der T/H-Schaltung 600 folgend, verwendet werden. Das Schaltkondensatornetzwerk besitzt einen Kondensator C 602 zum Abtasten der Eingabe einen Eingangsschalter 604 zum Empfangen der (gepufferten) Eingabe von Puffer-1 202, einen Abtastschalter 606, einen Dither-Einkoppelschalter 608 und einen Ausgangsschalter 610. Die T/H-Schaltung 600 kann als eine Mischung aus der T/H-Schaltung 400 von 4 und der T/H-Schaltung 500 von 5 angesehen werden. Das Abtasten erfolgt auf eine Weise ähnlich 4, aber ein zusätzlicher Schalter (d.h. der Ausgangsschalter 610) liegt in Reihe mit dem Kondensator C 602 vor, um den Kondensator C 602 während der Haltephase anzuschließen und das Schaltkondensatornetzwerk von dem Puffer-2 206 zu trennen.
Während der Abtastphase sind der Eingangsschalter 604 mit Phase ϕ1_btst und der Abtastschalter 606 mit Phase ϕ1a geschlossen. Der Eingangsschalter 604 kann ein gebootstrappter Schalter sein, um gute Linearität zu erzielen. Der Abtastschalter 606 mit Phase ϕ1a wird vorverstellt (öffnet, bevor der Eingangsschalter 604 geöffnet wird), um eine Bodenplattenabtastung zu erzielen. Der Dither-Einkoppelschalter 608 mit Phase ϕ2 und der Ausgangsschalter mit Phase ϕ2 werden während der Abtastphase geöffnet. Am Ende der Abtastphase wird das Eingangssignal auf den Kondensator C 602 abgetastet.
Während einer Haltephase sind sowohl der Eingangsschalter 604 mit der Phase ϕ1_btst als auch der Abtastschalter 606 mit Phase ϕ1 a geöffnet. Der Dither-Einkoppelschalter 608 mit der Phase ϕ2 schließt, um die obere Platte des Kondensators C 602 mit dem Knoten V_R zu verbinden. Dementsprechend kann additives Dither in das Schaltkondensatornetzwerk eingekoppelt werden. Der Ausgangsschalter 610 mit der Phase ϕ2 schließt ebenfalls, um den Kondensator C 502 mit dem Puffer-2 206 zu verbinden. In einigen Fällen kann der Ausgangsschalter 610 ein gebootstrappter Schalter sein, um gute Linearität zu erzielen. In einigen Fällen ist der Ausgangsschalter nicht gebootstrappt. Das Bootstrappen das Ausgangsschalters 610 ist in diesem Fall weniger kritisch, da der Ausgangsschalter 610 unter Verwendung des eingekoppelten additiven Dither kalibriert werden kann. Die T/H-Schaltung 600 hält die abgetastete Spannung (das abgetastete Eingangssignal) plus dem eingekoppelten additiven Dither am Ausgang als V_s-h . In dieser Ausführungsform muss der Ausgangs-Biaspunkt von Puffer-1 202 nicht mit dem Eingangs-Biaspunkt von Puffer-2 206 kompatibel sein. Der Ausgang V_s-h ist eine invertierte Version des Eingangs V_in plus dem am Knoten V_R eingekoppelten additiven Dither.
Multiplexieren mehrerer Eingaben in die T/H-Schaltungen
Wie oben beschrieben, kann eine Vollgeschwindigkeit-T/H-Schaltung zum Ansteuern eines schnellen ADW verwendet werden. Der schnelle ADW kann einen einzelnen abtastenden ADW oder MADW-Slices besitzen (zeitverschachtelt, um höhere Abtastrate oder Umwandlungsgeschwindigkeiten zu erzielen). Bei einigen Anwendungen kann es oftmals wünschenswert sein, mehrere Eingangssignale in einen einzelnen ADW zu kombinieren, um mehrere digitale Ausgaben zu generieren, wobei die Störung zwischen ihnen minimiert wird. Die T/H- oder Eingangsschaltungen, die hierin dargestellt oder vergegenwärtigt werden, können so ausgelegt oder ausgebildet werden, dass sie eine Schaltungsanordnung aufweisen, die Spreizspektrums- und Code-Division-Multiplexieren gestattet, so dass mehrere Eingaben multiplexiert oder miteinander kombiniert werden können, um ein einzelnes Signal für einen Quantisierer zu bilden, der auf die T/H- oder Eingangsschaltung folgt. Neben Spreizspektrums- und Code-Division-Multiplexieren kann die T/H- oder Eingangsschaltung so ausgelegt oder ausgebildet werden, dass sie eine Schaltungsanordnung aufweist, die räumliches Multiplexieren gestattet, wobei Codierung verwendet wird, um Signale räumlich zu multiplexieren (im Gegensatz zu dem Multiplexieren von Signalen im Frequenzbereich). Allgemeiner gesprochen kann die Schaltungsanordnung verschiedene Formen des Multiplexierens gestatten, das Codieren beinhaltet. Infolgedessen kann der schnelle ADW mit der T/H- oder Eingangsschaltung mehrere Eingaben empfangen, wodurch er ein Mehreingangs-ADW wird. Entsprechende Codierung bedeutet auch, dass ein multiplexiertes codiertes Signal zu mehreren Signalen demultiplexiert werden kann. Infolgedessen kann der schnelle ADW mehrere Ausgaben generieren, wodurch er zu einem Mehreingangs-, Mehrausgangs-ADW wird. Das resultierende Front-End (T/H- oder Eingangsschaltung) des ADW kann mehrere Eingangssignale aggregieren, sie codieren und sie mit minimalem Leistungsaufwand kombinieren. Der ADW kann auch die Signale mit minimalem Leistungsaufwand demultiplexieren.
Zum Berücksichtigen der Codierung, z.B. Code-Division-Multiplexieren oder andere geeignete Code-basierte Multiplexierschemata kann eine T/H-Schaltung oder Eingangsschaltung eines Mehreingangs-ADW mehrere Eingaben multiplexieren durch Bereitstellen mehrerer Abtastpuffer (z.B. Puffer-1's) und mehrerer Schaltkondensatornetzwerke. Die Paare von Abtastpuffer und Schaltkondensatornetzwerken werden parallel bereitgestellt, um mehrere Eingaben parallel zu verarbeiten.
7 zeigt einen beispielhaften Mehreingangs-ADW 700 gemäß einigen Ausführungsformen der Offenbarung. Der Mehreingangs-ADW 700 besitzt eine Eingangsschaltungsanordnung, die Codieren und Multiplexieren durchführen kann, einen Quantisierer 724 zum Generieren eines digitalen Ausgangssignals auf Basis eines multiplexierten codierten Signals an einem gemeinsamen Knoten 720 und eine digitale Schaltungsanordnung zum Demultiplexieren des digitalen Ausgangssignals von dem Quantisierer 724 in separate digitale Ausgangssignale. In diesem Beispiel kann der Mehreingangs-ADW 700 N Eingaben empfangen und multiplexieren, z.B. drei Eingaben V_in1, V_in2 und V_in3 in dieser FIGUR. In diesem Beispiel beträgt N 3 (d.h. der Mehreingangs-ADW empfängt 3 Eingaben), der Fachmann versteht aber, dass der Mehreingangs-ADW 700 (oder andere, hierin beschriebene Mehreingangs-ADWs) dazu ausgebildet sein können, eine andere Anzahl von Eingaben (mit anderen Werten von N) zu empfangen.
Die gesamte T/H- oder Eingangsschaltung für den Mehreingangs-ADW 700 kann als eine geteilte T/H-Struktur angesehen werden, wo ein Abschnitt der T/H-Schaltung in N parallele Pfade unterteilt ist. Der Abtastpuffer der T/H-Schaltung ist in N=3 parallele Puffer aufgeteilt/erweitert, z.B. Puffer-1 702, Puffer-1 704 und Puffer-1 706. Die T/H-Schaltung besitzt auch N=3 parallele Schaltkondensatornetzwerke. Man beachte, dass auch das Abtastnetzwerk der T/H-Schaltung in N=3 parallele Schaltkondensatornetzwerke aufgeteilt/erweitert ist. Die N parallelen Schaltkondensatornetzwerke besitzen N parallele Kapazitäten, z.B. C 708, C 710 und C 712. In diesem Beispiel nutzen die parallelen Schaltkondensatornetzwerke die in 5 gezeigte Schaltungsstruktur, es versteht sich, dass andere Schaltkondensator-Schaltungstopologien für das Abtasten des Signals von den Puffer-1's verwendet werden können (z.B. eine in 4 oder 5 gezeigte oder andere hierin beschriebene T/H-Schaltungen).
Die parallelen Abtastpuffer, d.h. Puffer-1 702, Puffer-1 704 und Puffer-1 706, können optional sein. Die parallelen Abtastpuffer können jeweilige Eingangssignale puffern, bevor die jeweiligen gepufferten Eingangssignale auf die jeweiligen Abtastkondensatoren in den parallelen Schaltkondensatornetzwerken abgetastet werden.
Die Signale in den durch die N parallelen Schaltkondensatornetzwerke gebildeten N parallelen Pfade werden durch kapazitive Ladungsumverteilung der parallelen Kapazitäten kombiniert, z.B. C 708, C 710 und C 712. Mit anderen Worten werden die N abgetasteten Signale in den N Schaltkondensatornetzwerken am gemeinsamen Knoten 720 durch Ladungsumverteilung summiert (und optional entsprechend herunterskaliert). Zur Ladungsumverteilung kommt es, wenn die parallelen Kapazitäten (d.h. die Abtastkondensatoren in den parallelen Schaltkondensatornetzwerken) durch den gemeinsamen Knoten 720 parallel miteinander verbunden werden. Das Signal am gemeinsamen Knoten 720 würde durch Ladungsumverteilung ein Signal werden, das eine Kombination von Ladungen auf den parallelen Kapazitäten repräsentiert. Dementsprechend werden die Signale auf den N parallelen Pfaden am gemeinsamen Knoten 720 miteinander kombiniert.
Optional wird das kombinierte Signal am gemeinsamen Knoten 720 durch einen einzelnen Halte-Puffer gepuffert, d.h. Puffer-2 722. Die Ausgabe des Puffers-2 722, z.B. V_s-h , wird als Eingabe an den Quantisierer 724 zur Umwandlung geliefert. Der Quantisierer 724 generiert ein digitales Ausgangssignal auf Basis eines multiplexierten codierten Signals am gemeinsamen Knoten 720.
Um mehrere Signale zu multiplexieren und das multiplexierte Signal später zu demultiplexieren, können N Codesequenzen zum Codieren jeweiliger N Eingaben verwendet werden. Beispielsweise können orthogonale Pseudozufallszahlen(PN)-Sequenzen für Spreizspektrums- und Code-Division-Multiplexieren besonders nützlich sein, was auf Multiplexsignale im Frequenzbereich abzielt. Dementsprechend weist jedes parallele Schaltkondensatornetzwerk eine Schaltung zum Codieren eines jeweiligen Eingangssignals unter Verwendung einer jeweiligen orthogonalen Pseudozufallszahlensequenz und Generieren von codierten Eingangssignalen auf. Die parallelen Schaltkondensatornetzwerke können dann codierte Eingangssignale an einem gemeinsamen Knoten durch Ladungsumverteilung von Abtastkondensatoren in den parallelen Schaltkondensatornetzwerken kombinieren, um ein multiplexiertes codiertes Signal zu generieren. Allgemein können verschiedene Codierschemata je nach der Anwendung verwendet werden. Beispielhafte geeignete Codierschemata weisen auf: Walsh, PN, räumliches Multiplexieren usw.
Eine Möglichkeit zum Durchführen eines Codierens an den jeweiligen N Eingaben besteht in der Verwendung einer Zerhackerschaltung (chopper circuit). Die Zerhackerschaltung ist in ein Schaltkondensatornetzwerk integriert. Bei dem gezeigten Beispiel führen N parallele Zerhackerschaltungen, z.B. Zerhacker 714, Zerhacker 716 und Zerhacker 718, eine Codierung in der Haltephase durch. In diesem Beispiel wird die Zerhackerschaltung durch eine jeweilige orthogonale PN-Sequenz gesteuert, die die jeweilige Eingabe entsprechend codieren kann. Die Zerhackerschaltung kann mit einem durch ϕ2_bst gesteuerten Schalter integriert sein (ein Ausgangsschalter des Schaltkondensatornetzwerks), um eine Polarität eines Differenzsignals auf Basis der Phase ϕ2_bst und des Werts der orthogonalen PN-Sequenz zu vertauschen. Die Zerhackerschaltung kann durch eine geeignete Codesequenz gesteuert werden, um ein codebasiertes Multiplexieren durchzuführen.
8 zeigt eine Schaltungsanordnung zum Implementieren des Codierens unter Verwendung eines Zerhackers gemäß einigen Ausführungsformen der Offenbarung. Der Zerhacker 802, z.B. durch eine orthogonale PN-Sequenz gesteuert, kann Differenzsignalpfade eines Signals auf Basis des Werts der orthogonalen PN-Sequenz vertauschen. Eine beispielhafte orthogonale PN-Sequenz kann eine Sequenz von Werten besitzen, die 0en und 1en aufweist. Die Funktion eines Zerhackers ist äquivalent dem Multiplizieren eines analogen Signals mit -1^PN, wobei PN der Wert der orthogonalen PN-Sequenz ist. Dies bedeutet, dass der Zerhacker 802 das Signal mit 1 oder -1 multipliziert. Der Zerhacker 802 vertauscht, wenn er mit einem durch ϕ2_bst integriert ist, die Polarität eines Differenzsignals auf Basis der Phase ϕ2_bst und des Werts der orthogonalen PN-Sequenz. Wenn der Zerhacker 802 das Signal mit -1°=1 multipliziert, wird die Polarität des Differenzsignals beibehalten. Wenn der Zerhacker 802 das Signal mit -1¹=-1 multipliziert, wird die Polarität des Differenzsignals vertauscht. Eine Schaltung äquivalent dem durch Phase ϕ2_bstϕ2_bst gesteuerten Schalter und einem durch die orthogonale PN-Sequenz PN gesteuerten Zerhacker 802 (äquivalent dem Multiplizieren eines Signals mit -1 ^PN) ist auf der rechten Seite von 8 gezeigt. ϕ2_bst und der PN-Wert steuern zusammen ein Paar von Schaltern (durch ϕ2_bst·PNϕ2_bst · PN gesteuert), das das Differenzsignal ohne Vertauschen von Polarität durchlässt, und ein Paar von Schaltern (gesteuert durch ϕ2_bst·PN'ϕ2_bst · PNϕ2_bst · PN'), das die Differenzsignalpfade vertauscht, um die Polarität zu vertauschen.
Die gleichen/entsprechenden Codesequenzen, z.B. N orthogonalen PN-Sequenzen, können zum Decodieren oder Demultiplexieren der Signale am Ausgang des Quantisierers 724 verwendet werden. Der Quantisierer 724 wandelt das kombinierte Haltesignal V_s-h (aufweisend eine Kombination/Summe der miteinander multiplexierten N codierten Eingangssignale) in eine digitale Ausgabe um. Die digitale Ausgabe kann an N parallele Decodierer geliefert werden, z.B. Decodierer 726, Decodierer 728, Decodierer 730, so dass die N Eingaben getrennt oder demultiplexiert werden können. Im digitalen Bereich werden die gleichen N orthogonalen PN-Sequenzen, die zum Codieren der Signale verwendet werden, zum Trennen der N Signale verwendet. Ein Decodierer kann die Polarität des digitalen Signals digital ändern (z.B. durch Wechseln eines Vorzeichenbits) auf Basis des Werts der PN-Sequenz. Ein Decodierer ist äquivalent dem Multiplizieren eines digitalen Signals mit -1^PN, wobei PN der Wert der orthogonalen PN-Sequenz ist. N digitale Ausgaben, z.B. V_out1, V_out2 und V_out3, können am Ausgang des Mehreingangs-Mehrausgangs-ADW erhalten werden.
Je nach dem Multiplexierschema können andere spezielle Codesequenzen wie etwa Raum-Zeit-Codes mit dem Zerhacker verwendet werden, um die analogen Eingangssignale in den Kanälen zu codieren. Die gleichen speziellen Codesequenzen oder entsprechende Codesequenzen können zum Demultiplexieren/Trennen der Signale im digitalen Bereich verwendet werden. Beispielsweise können andere spezielle Codesequenzen ausgelegt werden, um räumliches Multiplexieren zum Codieren der analogen Eingangssignale in der Raum- und Zeitdimension zu implementieren.
Die abgetastete und gehaltene Spannung V_s-h ist gegeben durch: $V_{s - h} = G (V_{i n 1} \cdot - 1^{P N 1} + V_{i n 2} \cdot - 1^{P N 2} + V_{i n 3} - \cdot 1^{P N 3} + \dots + V_{i n N} \cdot - 1^{P N N})$
wobei: $G = \frac{C}{N C + C_{P}}$
C ist die Einheitskapazität der parallelen Kapazitäten, N ist die Anzahl von Eingaben und C_p ist die parasitäre Kapazität am Eingang des zweiten/Haltepuffers. Der Verstärkungsfaktor oder Skalierfaktor G ist ein Ergebnis der Ladungsverteilung, die in verschiedenen Kapazitäten in der Eingangsschaltungsanordnung auftritt.
In einigen Fällen sind die Zerhackerschaltungen am Ausgang der Abtastpuffer (z.B. Puffer-1's) anstelle des Eingangs der Haltepuffer enthalten. Solche Zerhackerschaltungen würden stattdessen ein Codieren in der Abtastphase durchführen. 9 zeigt einen weiteren beispielhaften Mehreingangs-ADW 900 gemäß einigen Ausführungsformen der Offenbarung. In dem gezeigten Beispiel führen N parallele Zerhackerschaltungen, z.B. Zerhacker 902, Zerhacker 904 und Zerhacker 906 ein Codieren in der Abtastphase durch. Die Zerhackerschaltung wird z.B. durch eine jeweilige orthogonale PN-Sequenz gesteuert, die die Eingabe entsprechend codieren kann. Genau wie zuvor in 7 ist die Funktion des Zerhackers äquivalent dem Multiplizieren eines analogen Signals mit -1^PN, wobei PN der Wert der orthogonalen PN-Sequenz ist. Die Zerhackerschaltung kann mit einem durch ϕ1_btstϕ1_btst (ein Eingangsschalter der Schaltkondensatorschaltung) integriert sein, um eine Polarität eines Differenzsignals auf Basis der Phase ϕ1_btst ϕ1_htst und des Werts der orthogonalen PN-Sequenz zu vertauschen.
10 zeigt noch einen weiteren beispielhaften Mehreingangs-ADW 1000 gemäß einigen Ausführungsformen der Offenbarung. Wie 9 wird das Zerhacken/Codieren in der Abtastphase durchgeführt, wobei sich die Zerhackerschaltungen, z.B. Zerhacker 902, Zerhacker 904 und Zerhacker 906, am Ausgang der Abtastpuffer befinden, z.B. Puffer-1 702, Puffer-1 704 und Puffer-1 706. Die Zerhackerschaltung kann mit einem durch ϕ1_btstϕ1_btst gesteuerten Schalter (ein Eingangsschalter der Schaltkondensatorschaltung) integriert sein, um eine Polarität eines Differenzsignals auf Basis der Phase ϕ1_btst und des Werts der orthogonalen PN-Sequenz zu vertauschen. Die in 10 dargestellte Schaltungsanordnung nutzt die durch die T/H-Schaltung in 4 dargestellte Schaltungstopologie und kann die Anzahl von Schaltern reduzieren, die zum Implementieren der Schaltkondensatornetzwerke benötigt werden (kann weniger Schalter besitzen als die in 7 und 9 gesehenen Strukturen). Insbesondere stellt der gemeinsame Knoten 720 in 10 einen Knoten dar, der mit allen unteren Platten der parallelen Abtastkapazitäten 708, 710 und 720 verbindet. Ein einzelner Bodenplattenschalter 1002 wird benötigt (im Gegensatz zu einem pro Kanal), um ein Bodenplattenabtasten durchzuführen.
11 zeigt einen weiteren beispielhaften Mehreingangs-ADW 1100 gemäß einigen Ausführungsformen der Offenbarung. Wie 7 wird das Zerhacken/Codieren in der Haltephase durchgeführt, wo sich die Zerhackerschaltungen, z.B. Zerhacker 714, Zerhacker 716 und Zerhacker 718, am Eingang des Haltepuffers, z.B. Puffer-2 722, befinden. Die Zerhackerschaltung kann mit einem durch ϕ2_bst gesteuerten Schalter (einem Ausgangsschalter der Schaltkondensatorschaltung) integriert sein, um eine Polarität eines Differenzsignals auf Basis der Phase ϕ_bst und des Werts der orthogonalen PN-Sequenz zu vertauschen. In der in 11 gezeigten Ausbildung implementiert die Schaltkondensatornetzwerke invertiertes Abtasten (d.h. der abgetastete Wert wird invertiert) und Bodenplattenabtastung. Mit S2 gekennzeichnete Schalter (z.B. Ausgangsschalter der Schaltkondensatorschaltungen) können für die Trennung verwendet werden und sind optional.
Je nach der Anwendung kann die Schaltungsanordnung zum Codieren der mehreren Signale eine oder mehrere der in verschiedenen FIGUREN hierin dargestellten T/H-Schaltungen und andere Variationen der durch die Offenbarung in Aussicht gestellten T/H-Schaltungen verstärken.
Zeitverschachteln innerhalb eines parallelen Kanals
12 zeigt einen anderen weiteren beispielhaften Mehreingangs-ADW 1200 gemäß einigen Ausführungsformen der Offenbarung. Jeder Eingang (z.B. V_in1, V_in2 und V_in3) werden durch parallele verschachtelte Abtastnetzwerke abgetastet, z.B. verschachteltes Abtastnetzwerk 1202, verschachteltes Abtastnetzwerk 1204 und verschachteltes Abtastnetzwerk 1206). Die Geschwindigkeit und Performance jedes verschachtelten Abtastnetzwerks kann durch Zeitverschachtelung innerhalb des verschachtelten Abtastnetzwerks verbessert werden. Ein gegebenes verschachteltes Abtastnetzwerk, z.B. verschachteltes Abtastnetzwerk 1202, verschachteltes Abtastnetzwerk 1204 oder verschachteltes Abtastnetzwerk 1206, kann mehrere zeitverschachtelte Abtastnetzwerke aufweisen.
13-15 zeigen verschachtelte Abtastnetzwerke 1202, 1204 bzw. 1206 des Mehreingangs-ADW 1200 in 12 gemäß einigen Ausführungsformen der Offenbarung. Ein verschachteltes Abtastnetzwerk weist mehrere zeitverschachtelte Abtastnetzwerke auf. Beispielsweise zeigt 13 drei zeitverschachtelte Abtastnetzwerke. 14 auch drei zeitverschachtelte Abtastnetzwerke. 15 besitzt ebenfalls drei zeitverschachtelte Abtastnetzwerke. In dieser Ausführungsform können mehrere zeitverschachtelte Abtastnetzwerke eines verschachtelten Abtastnetzwerks den Eingang zu dem verschachtelten Abtastnetzwerk auf zeitverschachtelte Weise abtasten (z.B. jeweils eines, eins nach dem anderen), um die Abtastrate (im Vergleich zur Verwendung nur eines Abtastnetzwerks) zu erhöhen. In einigen Fällen kann mit drei Abtastnetzwerken in einem gegebenen verschachtelten Abtastnetzwerk, ein Zwei-Wege-(Ping-Pong) zeitverschachtelndes Schema implementiert werden, wobei ein drittes Abtastnetzwerk verwendet wird, um eine Randomisierung zu ermöglichen, um restliche Verschachtelungsfehler im Rauschboden zu verteilen.
In 13-15 kann das Zerhacken/Codieren in der Haltephase durchgeführt werden, wie gezeigt. Es wird jedoch in Betracht gezogen, dass das Zerhacken/Codieren in der Abtastphase durchgeführt werden kann. Außerdem wird in 13-15 das Abtasten unter Verwendung invertierter Abtastnetzwerke mit Bodenplattenabtastung durchgeführt. Es wird in Betracht gezogen, dass die unter Verwendung von nichtinvertierten Abtastnetzwerken mit der Bodenplattenabtastung durchgeführte Abtastung ebenfalls möglich ist. Die Codesequenzen, z.B. orthogonale Codes, die zum Multiplexieen der Eingaben verwendet werden, können für jedes Abtastnetzwerk innerhalb eines verschachtelten Abtastnetzwerks und/oder für jeden Eingang zu dem Mehreingangs-ADW 1200 eindeutig sein. In 13 verwenden die drei mehrfach zeitverschachtelten Abtastnetzwerke in dem verschachtelten Abtastnetzwerk 1202 eine erste Code-orthogonale PN-Sequenz PN1. In 14 verwenden die drei mehrfach zeitverschachtelten Abtastnetzwerke in dem verschachtelten Abtastnetzwerk 1204 eine zweite Code-orthogonale PN-Sequenz PN2. In 15 verwenden die drei mehrfach zeitverschachtelten Abtastnetzwerke in dem verschachtelten Abtastnetzwerk 1206 eine zweite Code-orthogonale PN-Sequenz PN3.
Spreizfaktor
Um den gewünschten Spreizfaktor zu erzielen, sollte typischerweise die Halte-/Spreizrate (hier als fs2 bezeichnet) höher sein als die Eingangsabtastrate (hier als fs1 bezeichnet). Das Verhältnis zwischen den beiden Raten stellt den Spreizfaktor F dar, der typischerweise gleich der Anzahl von multiplexierten Eingaben in der Abtastphase ist. Falls die Anzahl von in der Abtastphase multiplexierten Eingaben N beträgt, dann ist F gleich fs2/fs1, von dem erwartet wird, dass es gleich N ist.
Zum Implementieren eines Spreizfaktors werden mehrere Kapazitäten in einem gegebenen Abtastnetzwerk parallel verwendet. Die Anzahl an Kapazitäten ist typischerweise gleich der Anzahl von Eingaben oder dem Spreizfaktor. Alle die Kondensatoren tasten simultan mit fs1 ab, dann halten sie sequentiell mit der schnelleren Rate von fs2.
16 zeigt noch einen anderen weiteren beispielhaften Mehreingangs-ADW 1600 gemäß einigen Ausführungsformen der Offenbarung. Bei dem in 16 gezeigten Beispiel besitzt der Mehreingangs-ADW 1600 geteilte T/H-Strukturen unter Verwendung von Zerhacken/Codieren in der Haltephase und invertierte Abtastnetzwerke mit Bodenplattenabtastung. Die Abtastnetzwerke des Mehreingangs-ADW 1600 ist dazu ausgebildet oder ausgelegt, verschiedene Abtast- und Halteraten (verschiedene fs1 und fs2) zu unterstützen. Beispielsweise weist zum Unterstützen eines Spreizfaktors von 4 die Abtastkapazität für jeden Eingang/Kanal 4 parallele Kapazitäten auf, C <1 : 4 >, die die Eingabe simultan mit einer Abtastrate von fs1 abtasten, und sequentiell halten, um eine Halterate von fs2=4fs1 (Vierfaches der Abtastrate fs1) zu unterstützen. Man beachte, dass die 4 parallelen Eingangsschalter für die 4 parallelen Kapazitäten vorgesehen sind und die 4 parallelen Eingangsschalter durch Phasen ϕ1_btst < 1 : 4 > gesteuert werden. Falls eine Dither-Einkopplung innerhalb des Abtastnetzwerks implementiert wird, gibt es auch 4 entsprechende Dither-Einkoppelschalter, durch die Phasen ϕ2 < 1 : 4 > gesteuert, um die obere Platte einer entsprechenden parallelen Kapazität mit dem Knoten V_R zu verbinden. Es sind auch 4 parallele Ausgangsschalter für die 4 parallelen Kapazitäten vorgesehen, und die 4 parallelen Ausgangsschalter werden durch Phasen ϕ2_b < 1 : 4 > gesteuert.
Beispielsweise besitzt für die erste Eingabe V_in1 die (aggregierte) Abtastkapazität 1602 im Abtastnetzwerk 4 parallele Kapazitäten C <1 : 4 >. Es gibt auch 4 Eingangsschalter entsprechend den 4 parallelen Kapazitäten, die durch jeweilige Phasen ϕ1_btst < 1 : 4 > gesteuert werden, 4 Dither-Einkoppelschalter entsprechend den 4 parallelen Kapazitäten, die durch jeweilige Phasen ϕ2 < 1 : 4 > gesteuert werden, 4 Ausgangsschalter entsprechend den 4 parallelen Kapazitäten, die durch jeweilige Phasen ϕ2_b < 1 : 4 > gesteuert werden, und 4 Bodenplattenabtastschalter entsprechend den 4 parallelen Kapazitäten, die durch jeweilige Phasen ϕ1a < 1 : 4 > gesteuert werden. Das gleiche gilt für die Abtastkapazität 1604 und die Abtastkapazität 1606.
17 ist ein Zeitsteuerdiagramm, das die Zeitsteuerung der in 16 mit verschiedenen Phasen/Zeitsteuerung bezeichneten Schaltern darstellt, gemäß einigen Ausführungsformen der Offenbarung. Aus dem Zeitsteuerdiagramm ist ersichtlich, dass der Mehreingangs-ADW 1600 ein Abtasten mit fs1 und Halten mit fs2=4fs1 durchführen kann. Wieder unter Bezugnahme auf die Abtastkapazität 1602 sind die die 4 Eingangsschalter steuernden Phasen ϕ1_btst < 1 : 4 > die gleichen und laufen mit der Abtastrate fs1. Die die 4 Bodenplattenabtastschalter steuernden Phasen ϕ1a < 1 : 4 > sind ebenfalls die gleichen und laufen mit einer Halterate fs2=4fs1. Die die 4 Dither-Einkoppelschalter steuernden Phasen ϕ2 < 1 : 4 > sind ebenfalls die gleichen und laufen mit einer Halterate fs2=4fs1. Die die jeweiligen Ausgangsschalter steuernden Phasen/Takte ϕ2_b < 1 >, ϕ2_b < 2 >, ϕ2_b < 3 >, ϕ2_b < 4 > besitzen jeweilige Impulse (mit der Halterate fs2=4fs1), die hinsichtlich der Phase bezüglich einander verschoben sind. Die jeweiligen Impulse der Phasen ϕ2_b < 1 : 4 > können die Impulse in den Phasen ϕ1a < 1 : 4 >, die die 4 Bodenplattenabtastschalter steuern, absichtlich überlappen, um die Ladung an dem Eingang des Haltepuffers (z.B. Puffer-2 722) zurückzusetzen. Durch sorgfältiges Ausrichten der Flanken der Takte ϕ2_b < 1 : 4 > und ϕ1a < 1 : 4 > können die Speichereffekte durch Überlappen der Takte/Impulse der Phasen ϕ2_b < 1 : 4 > und ϕ1a < 1 : 4 > und durch teilweises (oder vollständiges) Zurücksetzen der parasitären Kapazitäten an dem Eingang des Haltepuffers (Puffer-2 722) reduziert werden.
18 zeigt einen anderen beispielhaften Mehreingangs-ADW 1800 gemäß einigen Ausführungsformen der Offenbarung. Der Mehreingangs-ADW 1800 zeigt ein anderes Schema, das einen Spreizfaktor F implementieren kann. Die Steuerkreis-T/H-Schaltung 1802, 1804 und 1806 unterstützen eine Abtastrate fs1, die unter der Halterate fs2 liegt. In dem gezeigten Beispiel werden anstatt Abtastpuffer zu verwenden (Puffer-1's) die Eingaben durch Steuerkreis-T/H-Schaltungen 1802, 1804 und 1806 mit einer Abtastrate fs1 abgetastet und gehalten. Die gehaltenen Ausgaben der T/H-Schaltungen 1802, 1804 und 1806 werden dann mit der Rate von fs2 (der Halterate) durch die mit fs2 arbeitenden Abtastnetzwerke überabgetastet und codiert. Da die Ausgaben der T/H-Schaltungen 1802, 1804 und 1806 Haltesignale sind, können die auf die T/H-Schaltungen folgenden Abtastschaltungen (Schaltkondensatornetzwerke) die Haltesignale mit einer anderen/höheren Rate abtasten. In einigen Fällen können parallele Kapazitäten verwendet werden, um eine Überabtastung und Codierung mit fs2 in 18 durchzuführen, es ist aber nicht notwendig, parallele Kapazitäten zu haben, da die T/H-Schaltungen 1802, 1804 und 1806 Haltesignale liefern.
Amplituden- oder Spitzendetektion und automatische Verstärkungsregelung
Die Amplituden(Spitzen- oder Signalpegel)-Detektion kann für jedes Eingangssignal eingesetzt werden (z.B. V_in1, V_in2, V_in3), um die relative Empfangssignalstärke (RSSI) zu messen. Um eine Amplituden- oder Spitzendetektion durchzuführen, können Spitzendetektoren für eines oder mehrere der Eingangssignale vorgesehen sein, um eine oder mehrere Bereichsüberschreitungsbedingungen eines gegebenen Eingangssignals oder das Kreuzen eines gewissen Schwellwerts (z.B. Signalpegels) durch das gegebene Eingangssignal separat zu detektieren. Analoge Spitzendetektoren, Vergleicher (z.B. ein Flash-ADW) und/oder eine geeignete Kombination aus den Obigen können zum Detektieren dieser Bedingungen verwendet werden. Je nach der Implementierung können Spitzendetektoren direkt an dem Eingang (direkt am Eingang zum Mehreingangs-ADW), an dem abgetasteten Eingang (z.B. einem beliebigen geeigneten Knoten im Abtastpfad) und/oder an dem Halteeingang (z.B. am Ausgang der Abtast-/Schaltkondensatorschaltungen) arbeiten.
Ein Spitzendetektor kann an jedem Kanal/Eingang oder an der summierten Spannung (an dem Knoten, wo die mehreren codierten Eingangssignale multiplexiert und kombiniert werden) arbeiten. Spitzendetektoren können Flags (oder Bits) generieren, um einen Signalpegel anzuzeigen. Die Flags können für AGC (Automatic Gain Control - automatische Verstärkungsregelung) verwendet werden, um schnelle Steuerschleifen zu ermöglichen, die eine Bereichsüberschreitung des ADW verhindern und seine Rausch-Performance verbessern. Eine AGC kann auch erfolgen, indem die Bits an einen Verstärker gegeben werden, der den ADW ansteuert, oder indem sie an einen internen Verstärker mit variabler Verstärkung gegeben werden.
19 zeigt noch einen anderen beispielhaften Mehreingangs-ADW 1900 gemäß einigen Ausführungsformen der Offenbarung. In diesem Beispiel sind Spitzendetektoren 1904 an die Eingänge zu den parallelen Kanälen gekoppelt, um die Signalpegel zu messen (separat für jeden Eingang). Die Ausgabe der Spitzendetektoren (Flags/Bits) können für AGC-Regelung aus dem ADW 1900 extrahiert werden, um z.B. einen Verstärker außerhalb des Mehreingangs-ADW 1900 zu speisen (einen Verstärker oder eine Schaltung, die den Mehreingangs-ADW 1900 ansteuert). Die Ausgabe der Spitzendetektoren 1904 kann auch (alternativ oder zusätzlich) verwendet werden, um die Verstärkung des Verstärkers mit variabler Verstärkung 1902 zu steuern (als Stufe zwischen den Abtast-/Schaltkondensatornetzwerken und dem Quantisierer 724 dienend und einen Haltepuffer „Puffer-2“ ersetzenend) innerhalb des Mehreingangs-ADW 1900. In diesem Beispiel ist der zweite Puffer der T/H durch einen Verstärker ersetzt.
Diese Spitzendetektoren können in verschiedenen, hierin beschriebenen und in Aussicht gestellten Mehreingangs-ADWs enthalten sein.
Beispielhaftes Verfahren
20 zeigt ein Flussdiagramm, das ein Verfahren zum Multiplexieren von Eingängen in einen Analog-Digital-Wandler darstellt, gemäß einigen Ausführungsformen der Offenbarung. In 2002 werden jeweilige Eingangssignale in jeweiligen parallelen Signalpfaden unter Verwendung jeweiliger Codesequenzen codiert. In 2004 werden codierte Eingangssignale durch Ladungsumverteilung der parallelen Abtastkondensatoren in den parallelen Signalpfaden multiplexiert. In 2006 kann ein Quantisierer das multiplexierte codierte Eingangssignal in ein digitales Ausgangssignal umwandeln. In 2008 kann das digitale Ausgangssignal unter Verwendung der jeweiligen Codesequenzen (oder äquivalent von Codesequenzen, die den jeweiligen Codesequenzen entsprechen) zu separaten digitalen Ausgangssignalen demultiplexiert werden.
Beispiele für T/H-Schaltungen
Beispiel 1 ist eine Track-and-Hold-Schaltung aufweisend einen Abtastpuffer, ein Abtastnetzwerk, das eine gepufferte Eingabe von dem Abtastpuffer empfängt, und ein Haltepuffer, der ein Haltesignal von dem Abtastnetzwerk empfängt.
In Beispiel 2 kann die Track-and-Hold-Schaltung von Beispiel 1 ferner das Abtastnetzwerk aufweisend einen Knoten zum Empfangen eines additiven Dither aufweisen.
In Beispiel 3 kann die Track-and-Hold-Schaltung von Beispiel 1 oder 2 ferner einen mit dem Abtastnetzwerk integrierten Zerhacker aufweisen.
In Beispiel 4 kann die Track-and-Hold-Schaltung von einem der Beispiele 1-3 ferner ein oder mehrere weitere Abtastnetzwerke parallel aufweisen.
In Beispiel 5 kann die Track-and-Hold-Schaltung von Beispiel 4 ferner die Abtastnetzwerke aufweisen, die die gepufferte Eingabe von dem Abtastpuffer auf zeitverschachtelte Weise abtasten.
In Beispiel 6 kann die Track-and-Hold-Schaltung von Beispiel 4 oder 5 ferner die Abtastnetzwerke aufweisen, die die gepufferte Eingabe von dem Abtastpuffer auf randomisierte zeitverschachtelte Weise abtasten.
In Beispiel 7 kann die Track-and-Hold-Schaltung von einem der Beispiele 4-6 ferner die Abtastnetzwerke aufweisen, die dazu ausgebildet sein können, die gepufferte Eingabe in verschiedenen Modi abzutasten.
In Beispiel 8 kann die Track-and-Hold-Schaltung von einem der Beispiele 1-7 ferner einen oder mehrere weitere Haltepuffer aufweisen.
In Beispiel 9 kann die Track-and-Hold-Schaltung von einem der Beispiele 4-7 ferner einen oder mehrere weitere Haltepuffer aufweisen, die jeweils jedem Abtastnetzwerk zugewiesen sind.
Beispiel 101 ist ein Verfahren aufweisend: Puffern eines Eingangssignals; während einer Abtastphase, Abtasten des gepufferten Eingangssignals auf einen Kondensator; und während einer Haltephase, Verbinden eines Knotens mit einem Dither-Signal mit dem Kondensator zum Ausgeben eines Haltesignals mit dem Dither-Signal; Puffern des Haltesignals.
In Beispiel 102 kann das Verfahren von Beispiel 101 ferner das zufällige Zerhacken des Haltesignals vor dem Puffern des Haltesignals aufweisen.
In Beispiel 103 kann das Verfahren von Beispiel 101 oder 102 ferner das Ansteuern von mehreren ADWs aufweisen, die auf zeitverschachtelte Weise betrieben werden.
Wie in 4-7, 9-11, 13-16, 18 und 19 zu sehen ist, wird das additive Dither unter Verwendung des Kondensators eingekoppelt, der auch das Eingangssignal abtastet (z.B. C 402 in 4, C 502 in 5 und C 602 in 6). Man beachte, dass durch Verwenden des gleichen Kondensators, der auch das Eingangssignal abtastet, um das Dither einzukoppeln, das Dither auf dem Kondensator bleiben und Rückschlagfehler verursachen kann. Diese Implementierung kann als eine Dither-Einkopplung mit gemeinsamem Kondensator bezeichnet werden. Alternativ kann ein Dither-Kondensator, separat von dem das Eingangssignal abtastenden Kondensator, zum Einkoppeln des additiven Dither in dem Schaltkondensatornetzwerk der T/H-Schaltung verwendet werden. Diese Implementierung kann als eine Dither-Einkopplung mit geteiltem Kondensator bezeichnet werden. Der Dither-Kondensator kann mit einem Summierknoten des Schaltkondensatornetzwerks verbunden sein. Das Verwenden eines separaten Kondensators gestattet, dass das Dither von dem Kondensator, der das Eingangssignal abtastet, getrennt ist und das Rückschlagfehler vermieden werden.
Es müssen verschiedene Überlegungen berücksichtigt werden, wenn der gleiche Kondensator verwendet wird, um das Eingangssignal abzutasten und ein additives Dither einzukoppeln. Das Einschwingen in der Haltephase ist schneller. Es gibt besseren/niedrigeren Verlust aufgrund von weniger Kondensatoren, die mit einem Summierknoten des Schaltkondensatornetzwerks verbunden sind (d.h. die Eingabe des Puffers-2 206). Es gibt weniger Schalter und zum Steuern der Schalter benötigte Taktsignale, was weniger Stromverbrauch und weniger Komplexität bedeutet. Wie zuvor erwähnt, wird das Dither nicht von dem Kondensator getrennt, der auch das Abtasten durchführt, wenn von der Haltephase zu der Abtastphase geschaltet wird. Das Dither kann die Eingabe stoßen, und eine Rückschlagkalibrierung wird möglicherweise benötigt, um den durch den Rückschlag verursachten Fehler zu entferen, um einen gewissen Grad an Performance zu erzielen (und Verzerrungen zu reduzieren).
Es gibt auch mehrere Überlegungen, die berücksichtigt werden müssen, wenn ein Dither-Kondensator verwendet wird, der von dem Kondensator getrennt ist, der das Abtasten durchführt. Das Einschwingen in der Haltephase ist langsamer, da Zeit benötigt wird, um den Dither-Kondensator während der Haltephase zu laden, um das Dither einzukoppeln. Es gibt schlimmeren/mehr Verlust aufgrund von mehr Kondensatoren, die mit dem Summierknoten des Schaltkondensatornetzwerks verbunden sind (d.h. die Eingabe von Puffer-2 206). Einen separaten Dither-Kondensator zu haben, bedeutet auch, dass es mehr Schalter und zum Steuern der Schalter benötigte Taktsignale gibt, was mehr Stromverbrauch und mehr Komplexität bedeutet. Wie zuvor erwähnt, kann der separate Dither-Kondensator das Dither von dem Kondensator, der das Abtasten des Eingangssignals durchführt, trennen, was bedeutet, dass ein Rückschlag verhindert werden kann. Zudem gestattet die Trennung des Dither-Kondensators ein Zurücksetzen/Entfernen des Dithers, was bedeutet, dass es weniger Wechselwirkung zwischen dem Dither und der Eingabe gibt.
21 zeigt eine beispielhafte T/H-Schaltung 2100, die ein beispielhaftes Schaltkondensatornetzwerk mit Abtasten und Dither-Einkopplung darstellt, gemäß einigen Ausführungsformen der Offenbarung. Ähnlich wie 4 besitzt das Schaltkondensatornetzwerk den Kondensator C 402 zum Abtasten der Eingabe, einen Eingangsschalter 404 zum Empfangen der (gepufferten) Eingabe vom Puffer-1 202, einen Abtastschalter 406. Von 4 verschieden ist, dass ein Dither-Einkopplungs-Schaltkondensatornetzwerk zu dem Schaltkondensatornetzwerk hinzugefügt wird. Das Dither-Einkopplungs-Schaltkondensatornetzwerk wird zu einem Summierknoten 2120 des Schaltkondensatornetzwerks hinzugefügt, das sich am Eingang des Puffers-2 206 befindet. Das Dither-Einkopplungs-Schaltkondensatornetzwerk enthält einen Dither-Kondensator C_d 2102, einen Rücksetzschalter 2104 zum Verbinden einer ersten Platte (als „1” bezeichnet) des Dither-Kondensators C_d 2102 mit Masse, und einen Dither-Einkoppelschalter 2106 zum Verbinden der ersten Platte des Dither-Kondensators C_d 2102 mit dem Knoten V_R . Ferner ist ein Transferschalter 2108 hinzugefügt, um die obere Platte des Kondensators C 402 mit Masse zu verbinden.
In dem Schaltkondensatornetzwerk wird ein am Knoten V_R bereitgestellter Dither-Spannungspegel unter Verwendung eines Dither-Kondensators C_d 2102 im Schaltkondensatornetzwerk am Eingang des Puffers-2 206 eingekoppelt, der auch die untere Platte des Kondensators C 402 ist. Ein Dither-Spannungspegel kann am Knoten V_R bereitgestellt werden. Das Dither kann zum Kalibrieren von Puffer-2 206 und des ADW, der T/H-Schaltung 2100 folgend, verwendet werden. Eine zweite Platte (als „2“ bezeichnet) des Dither-Kondensators C_d 2102 ist mit der unteren Platte des Kondensators C 402 verbunden, die auch der Summierknoten 2120 ist. Die erste Platte (als „1“ bezeichnet) des Ditherkondensators C_d 2102 ist während ϕ1 (Abtastphase) mit Masse verbunden. Die erste Platte des Dither-Kondensators C_d 2102 ist während ϕ2 (Haltephase) mit dem Knoten V_R verbunden.
Während der Abtastphase sind der Eingangsschalter 404 mit Phase ϕ1_btst und der Abtastschalter 406 mit Phase ϕ1a geschlossen. Der Eingangsschalter 404 verbindet die obere Platte des Kondensators C 402 zum Abtasten des Eingangssignals (z.B. Abtasten der Ausgabe von Puffer-1 202) auf den Kondensator C 402. Der Abtastschalter 406 verbindet die untere Platte des Kondensators C 402 mit Masse. Der Eingangsschalter 404 kann ein gebootstrappter Schalter (d.h. zum gepufferten Eingang gebootstrappt) sein, um gute Linearität zu erzielen. Der Abtastschalter 406 mit Phase ϕ1a wird vorverstellt (öffnet, bevor der Eingangsschalter 404 am Ende der Abtastphase geöffnet wird), um eine Bodenplattenabtastung zu erzielen. Der Rücksetzschalter 2104 mit Phase ϕ1 wird geschlossen, und so auch der Abtastschalter 406 mit Phase ϕ1a zu Beginn der Abtastphase. Wenn der Rücksetzschalter 2104 und der Abtastschalter 406 geschlossen werden, wird jeweils die erste Platte des Dither-Kondensators C_d 2102 mit Masse verbunden, und die zweite Platte des Dither-Kondensators C_d 2102 wird mit Masse verbunden. Das Schließen des Rücksetzschalters 2104 und des Abtastschalters 406 löscht somit den Dither-Kondensator C_d 2102 bzw. setzt ihn zurück. Der Dither-Einkoppelschalter 2106 mit Phase ϕ2 wird geöffnet und der Transferschalter 2108 mit Phase ϕ2 sind während der Abtastphase offen. Am Ende der Abtastphase wird das Eingangssignal auf den Kondensator C 402 abgetastet und der Dither-Kondensator C_d 2102 wird gelöscht/zurückgesetzt.
Während einer Haltephase werden der Eingangsschalter 404 mit Phase ϕ1_btst, der Abtastschalter 406 mit Phase ϕ1a und der Rücksetzschalter 2104 mit Phase ϕ1 geöffnet. Der Dither-Einkoppelschalter 2106 mit Phase ϕ2 schließt, um die erste Platte des Dither-Kondensators C_d2102 mit dem Knoten V_R zu verbinden. Der Transferschalter 2108 mit Phase ϕ2 schließt, um die obere Platte des Kondensators C 402 mit Masse zu verbinden, um die abgetastete Eingabe zu dem Summierknoten 2120 zu transferieren. Additives Dither kann in das Schaltkondensatornetzwerk eingekoppelt werden und wird am Summierknoten 2120 hinzugefügt. Dementsprechend erscheinen das Eingangssignal und das additive Dither am Summierknoten 2120 der Schaltkondensatorschaltung (d.h. die Eingabe von Puffer-2 206).
Die T/H-Schaltung 2100, z.B. das Schaltkondensatornetzwerk und Puffer-2 206, hält die abgetastete Spannung (das abgetastete Eingangssignal) plus dem eingekoppelten additiven Dither am Ausgang als V_s-h . Bei dieser Ausführungsform muss der Ausgangs-Biaspunkt von Puffer-1 202 nicht mit dem Eingangs-Biaspunkt von Puffer-2 206 kompatibel sein. Die Ausgabe V_s-h in 21 ist eine invertierte Version der Eingabe V_in plus dem am Knoten V_R eingekoppelten additiven Dither.
22 zeigt eine beispielhafte T/H-Schaltung 2200, die noch ein weiteres beispielhaftes Schaltkondensatornetzwerk mit Abtasten und Dither-Einkopplung veranschaulicht, gemäß einigen Ausführungsformen der Offenbarung. 22 ist ähnlich 21, wobei 22 einen Ausgangsschalter 2202 hinzufügt. Die Abtastphase- und Haltephaseoperationen sind die gleichen wie 21, doch ist ein zusätzlicher Schalter (d.h. der Ausgangsschalter 2202) am Summierknoten 2120 vorgesehen. Der Ausgangsschalter 2202 mit Phase ϕ2 trennt den Summierknoten 2120, d.h. die untere Platte des Kondensators C 402 und die zweite Platte des Kondensators ϕ2, von dem Eingang von Puffer-2 206 während der Abtastphase. Wenn der Ausgangsschalter 2202 offen ist, kann der Ausgangsschalter 2202 das Schaltkondensatornetzwerk von dem Puffer-2 206 (und umgekehrt) trennen. Der Ausgangsschalter 2202 mit Phase ϕ2 verbindet den Summierknoten 2120, d.h. die untere Platte des Kondensators C 402 und die zweite Platte des Kondensators ϕ2, mit dem Eingang von Puffer-2 206 während der Haltephase. Somit transferiert der Ausgangsschalter 2202 das Eingangssignal und das additive Dither, die am Summierknoten 2120 erscheinen, zum Puffer-2 206. Der Ausgangsschalter 2202 muss nicht für Linearität gebootstrappt werden, fall das additive Dither verwendet wird, um die Nichtlinearität des Ausgangsschalters 2202 herauszukalibrieren.
23 zeigt eine beispielhafte T/H-Schaltung 2300, die ein weiteres beispielhaftes Schaltkondensatornetzwerk mit Abtasten und Dither-Einkopplung veranschaulicht, gemäß einigen Ausführungsformen der Offenbarung. Ähnlich zu 21 und 22 wird additives Dither in das Schaltkondensatornetzwerk eingekoppelt und kann zum Kalibrieren einer Schaltungsanordnung hinter dem Knoten, wo das Dither eingekoppelt wird, wie etwa Puffer-2 206 und dem ADW, der T/H-Schaltung 2300 folgend, verwendet werden. Ähnlich wie bei 5 besitzt das Schaltkondensatornetzwerk einen Kondensator C 502 zum Abtasten der Eingabe, einen Eingangsschalter 504 zum Empfangen der (gepufferten) Eingabe von Puffer-1 202, einen Abtastschalter 510 und einen Ausgangsschalter 506. Von 5 verschieden ist, dass ein Dither-Einkopplungs-Schaltkondensatornetzwerk zu dem Schaltkondensatornetzwerk hinzugefügt wird. Das Dither-Einkopplungs-Schaltkondensatornetzwerk wird zu einem Summierknoten 2320 des Schaltkondensatornetzwerks hinzugefügt, das sich am Eingang von Puffer-2 206 befindet, und hinter dem Ausgangsschalter 506. Das Dither-Einkopplungs-Schaltkondensatornetzwerk enthält den Dither-Kondensator C_d 2302, einen ersten Rücksetzschalter 2306 zum Verbinden einer ersten Platte (als „1“ bezeichnet) des Dither-Kondensators C_d 2302 mit Masse, einen Dither-Einkoppelschalter 2304 zum Verbinden der ersten Platte des Dither-Kondensators C_d 2302 mit Knoten V_R , einen zweiten Rücksetzschalter 2308 zum Verbinden der zweiten Platte (als „2“ bezeichnet) des Dither-Kondensators C_d 2302 mit Masse und einen Dither-Transferschalter 2310 zum Verbinden der zweiten Platte des Dither-Kondensators C_d 2302 mit dem Summierknoten 2320. Ferner ist ein Transferschalter 2312 hinzugefügt, um die untere Platte des Kondensators C 502 mit Masse zu verbinden.
In dem Schaltkondensatornetzwerk wird ein am Knoten V_R bereitgestellter Dither-Spannungspegel unter Verwendung eines Dither-Kondensators C_d 2302 im Schaltkondensatornetzwerk am Eingang von Puffer-2 206 eingekoppelt. Ein Dither-Spannungspegel kann am Knoten V_R bereitgestellt werden. Das Dither kann zum Kalibrieren von Puffer-2 206 und dem ADW, der T/H-Schaltung 2300 folgend, verwendet werden. Eine zweite Platte (als „2“ bezeichnet) des Dither-Kondensators C_d 2302 ist während ϕ1 (Abtastphase) mit Masse verbunden. Die zweite Platte des Dither-Kondensators ist während Phase ϕ2 (Haltephase) mit dem Summierknoten 2320 verbunden. Die erste Platte (als „1“ bezeichnet) des Dither-Kondensators C_d 2102 ist während ϕ1 (Abtastphase) mit Masse verbunden. Die erste Platte des Dither-Kondensators C_d 2102 ist während ϕ2 (Haltephase) mit dem Knoten V_R verbunden.
Während der Abtastphase sind der Eingangsschalter 504 mit Phase ϕ1_btst und der Abtastschalter 510 mit Phase ϕ1 a geschlossen. Der Eingangsschalter 504 verbindet die obere Platte des Kondensators C 502 zum Abtasten des Eingangssignals (z.B. Abtasten der Ausgabe von Puffer-1 202) auf den Kondensator C 502. Der Abtastschalter 510 verbindet die untere Platte des Kondensators C 502 mit Masse. Der Eingangsschalter 504 kann ein gebootstrappter Schalter sein (d.h. zu der gepufferten Eingabe gebootstrappt), um eine gute Linearität zu erzielen. Der Abtastschalter 510 mit Phase ϕ1a wird vorverstellt (öffnet, bevor der Eingangsschalter 504 am Ende der Abtastphase geöffnet wird), um eine Bodenplattenabtastung zu erzielen. Der zweite Rücksetzschalter 2308 mit Phase ϕ1 wird geschlossen und so auch der erste Rücksetzschalter 2306 mit Phase ϕ1a zu Beginn der Abtastphase. Der erste Rücksetzschalter 2306 mit Phase ϕ1a wird vorverstellt (öffnet, bevor der zweite Rücksetzschalter 2308 am Ende der Abtastphase geöffnet wird), um eine Bodenplattenabtastung zu erzielen. Wenn der erste Rücksetzschalter 2306 und der zweite Rücksetzschalter 2308 geschlossen werden, wird jeweils die erste Platte des Dither-Kondensators C_d 2302 mit Masse verbunden, und die zweite Platte des Dither-Kondensators C_d 2302 wird mit Masse verbunden. Das Schließen des ersten Rücksetzschalters 2306 und des zweiten Rücksetzschalters 2308 löscht somit den Dither-Kondensator C_d 2302 bzw. setzt ihn zurück. Der Dither-Einkoppelschalter 2304 mit Phase ϕ2, der Dither-Transferschalter 2310 mit Phase ϕ2, der Ausgangsschalter 506 mit Phase Φ2_btst und der Transferschalter 2312 mit Phase ϕ2 sind während der Abtastphase offen. Am Ende der Abtastphase wird das Eingangssignal auf den Kondensator C 502 abgetastet, und der Dither-Kondensator C_d 2302 wird gelöscht/zurückgesetzt.
Während einer Haltephase sind der Eingangsschalter 504 mit Phase ϕ1_btst, der Abtastschalter 510 mit Phase ϕ1a, der erste Rücksetzschalter 2306 mit Phase ϕ1a und der zweite Rücksetzschalter 2308 mit Phase ϕ1 geöffnet. Der Dither-Einkoppelschalter 2304 mit Phase ϕ2 schließt, um die erste Platte des Dither-Kondensators C_d 2302 mit dem Knoten V_R zu verbinden. Der Dither-Transferschalter 2310 mit Phase ϕ2 schließt, um die zweite Platte des Dither-Kondensators C_d 2306 mit dem Summierknoten 2320 zu verbinden, um das Dither zum Summierknoten 2320 zu transferieren (oder das Dither hinzuzufügen). Der Ausgangsschalter 506 schließt ebenfalls, um die obere Platte des Kondensators 502 mit dem Summierknoten 2320 zu verbinden. Der Transferschalter 2312 mit Phase ϕ2 schließt, um die untere Platte des Kondensators C 502 mit Masse zu verbinden, um die abgetastete Eingabe zum Summierknoten 2320 zu transferieren. Dementsprechend erscheinen das Eingangssignal und das additive Dither am Summierknoten 2320 der Schaltkondensatorschaltung (d.h. dem Eingang von Puffer-2 206).
Die T/H-Schaltung 2300, z.B. das Schaltkondensatornetzwerk und Puffer-2 206, hält die abgetastete Spannung (das abgetastete Eingangssignal), plus dem eingekoppelten additiven Dither, am Ausgang als V_s-h . In dieser Ausführungsform ist der Ausgangs-Biaspunkt von Puffer-1 202 bevorzugt kompatibel mit dem Eingangs-Biaspunkt von Puffer-2 206. Der Ausgang V_s-h ist eine nicht-invertierte Version des Eingangs V_in plus dem am Knoten V_R eingekoppelten additiven Dither.
Der Ausgangsschalter 506 kann optional ein gebootstrappter Schalter sein, um gute Linearität zu erzielen. Im Vergleich zu der T/H-Schaltung 2100 in 21 kann die T/H-Schaltung 2300 zwei gebootstrappte Schalter (anstelle von nur einem) haben, was komplizierter und aufwändiger sein kann. Die zwei gebootstrappten Schalter zu haben, kann jedoch bessere Trennung bereitstellen und kann das Verwenden von mehr als einem Abtastnetzwerk (z.B. mehr als ein Schaltkondensatornetzwerk, das auf verschachtelte Weise abtastet) mit dem gleichen Puffer-2 206 ermöglichen, falls nötig, um höhere Geschwindigkeiten zu erzielen.
24 zeigt eine beispielhafte T/H-Schaltung 2400, die ein weiteres beispielhaftes Schaltkondensatornetzwerk mit Abtasten und Dither-Einkopplung veranschaulicht, gemäß einigen Ausführungsformen der Offenbarung. Ähnlich zu 23 wird additives Dither in das Schaltkondensatornetzwerk eingekoppelt und kann zum Kalibrieren einer Schaltungsanordnung hinter dem Knoten, wo das Dither eingekoppelt wurde, verwendet werden, wie etwa Puffer-2 206 und der ADW folgend auf die T/H-Schaltung 2400. Von 23 verschieden ist, dass in 23 ein Dither-Einkopplungs-Schaltkondensatornetzwerk zu einem Summierknoten 2420 hinzugefügt ist (der auch die obere Platte des Kondensators C 502 ist), der sich vor dem Ausgangsschalter 506 befindet. Der Dither-Transferschalter 2310 mit Phase ϕ2 verbindet die zweite Platte des Dither-Kondensators C_d 2302 mit Summierknoten 2420 während der Haltephase, um das Dither zu dem Summierknoten 2420 hinzuzufügen. Der Ausgangsschalter 506 mit Phase ϕ2 verbindet die obere Platte des Kondensators C 502 (die auch der Summierknoten 2420 ist) mit dem Eingang von Puffer-2 206.
Durch Hinzufügen des Dither vor dem Ausgangsschalter 506 kann das Dither zum Kalibrieren des Ausgangsschalters 506 verwendet werden, und die Notwendigkeit, dass der Ausgangsschalter 506 gebootstrappt sein muss, kann vermieden werden. Der Ausgangsschalter 506 muss nicht gebootstrappt sein, da das Dither, das eingekoppelt wird, zum Kalibrieren des Ausgangsschalters 506 verwendet werden kann. Falls tatsächlich der Ausgangsschalter 506 gebootstrappt ist, dann wird möglicherweise die Kalibrierung nicht benötigt, da der Ausgangsschalter 506 ausreichend linear ist. Falls der Ausgangsschalter 506 nicht gebootstrappt ist (z.B. einfach verstärkt), wie in 24 zu sehen, dann kann die Kalibrierung zum Behandeln von Nichtlinearitäten des Ausgangsschalters 506 verwendet werden.
Bei einigen Ausführungsformen ist das Bodenplattenabtasten optional. Wenn das Bodenplattenabtasten implementiert wird, kann das Abtasten des Eingangssignals auf einen Kondensator und sogar das Löschen/Zurücksetzen des Dither-Kondensators von reduzierten Verzerrungen profitieren.
Bei einigen Ausführungsformen können der Ausgangsschalter 2202 und der Ausgangsschalter 506, in den FIGUREN zu sehen, mit einem Zerhacker integriert sein, um ein multiplikatives Dither einzukoppeln (wie z.B. in 8 dargestellt). Bei einigen Ausführungsformen können der Ausgangsschalter 2202 und der Ausgangsschalter 506, in den 22-24 zu sehen, mit einem Zerhacker integriert werden, um eine Codierung während der Haltephase zu implementieren, wie bezüglich der Mehreingangs-T/H-Schaltungen beschrieben. Bei einigen Ausführungsformen können auch der Eingangsschalter 404 und der Eingangsschalter 504 der 21-24 mit einem Zerhacker integriert werden, um eine Codierung während der Abtastphase zu implementieren, wie bezüglich der Mehreingangs-Eingangsschaltungen beschrieben.
Beispiel 201 ist eine leistungsarme Track-and-Hold-Schaltung, wobei die leistungsarme Track-and-Hold-Schaltung aufweist: einen Abtastpuffer; ein Abtastnetzwerk zum Abtasten eines gepufferten Eingangssignals von dem Abtastpuffer auf einen Kondensator, wobei das Abtastnetzwerk einen Dither-Kondensator zum Einkoppeln eines additiven Dither an einen Summierknoten des Abtastnetzwerks aufweist; und einen Haltepuffer zum Empfangen eines Haltesignals von dem Abtastnetzwerk.
In Beispiel 202 kann die leistungsarme Track-and-Hold-Schaltung von Beispiel 201 optional einen mit dem Abtastnetzwerk integrierten Zerhacker aufweisen, um ein multiplikatives Dither einzukoppeln.
In Beispiel 203 kann die leistungsarme Track-and-Hold-Schaltung von Beispiel 201 oder 202 optional einen mit dem Abtastnetzwerk integrierten Zerhacker aufweisen, um das gepufferte Eingangssignal mit einem Code zu multiplizieren.
In Beispiel 204 kann die leistungsarme Track-and-Hold-Schaltung von einem der Beispiele 201-203 optional das ein Schaltkondensatornetzwerk aufweisendes Abtastnetzwerk aufweisen, um das gepufferte Eingangssignal von dem Abtastpuffer auf einen oder mehrere Kondensatoren abzutasten.
In Beispiel 205 kann die leistungsarme Track-and-Hold-Schaltung von einem der Beispiele 201-204 optional das Abtastnetzwerk aufweisen, das aufweist: einen Eingangsschalter zum Empfangen des gepufferten Eingangssignals von dem Abtastpuffer; und einen Abtastschalter zum Abtasten des gepufferten Eingangssignals auf einen Kondensator während einer Abtastphase.
In Beispiel 206 kann die leistungsarme Track-and-Hold-Schaltung von einem der Beispiele 201-205 optional das Abtastnetzwerk aufweisen, das ein an den Summierknoten gekoppeltes Dither-Einkopplungs-Schaltkondensatornetzwerk aufweist.
In Beispiel 207 kann die leistungsarme Track-and-Hold-Schaltung von einem der Beispiele 201-206 optional den Dither-Kondensator aufweisen, der mit einer Platte eines Kondensators verbunden ist, der das gepufferte Eingangssignal am Summierknoten abtastet.
In Beispiel 208 kann die leistungsarme Track-and-Hold-Schaltung von einem der Beispiele 201-207 optional den Dither-Kondensator aufweisen, der während einer Haltephase mit dem Summierknoten verbunden ist.
In Beispiel 209 kann die leistungsarme Track-and-Hold-Schaltung von einem der Beispiele 201-208 optional das Abtastnetzwerk aufweisen, das einen ersten Schalter aufweist, um eine erste und zweite Platte des Dither-Kondensators während einer Abtastphase mit Masse zu verbinden.
In Beispiel 210 kann die leistungsarme Track-and-Hold-Schaltung von einem der Beispiele 201-209 optional das Abtastnetzwerk aufweisen, das einen Transferschalter aufweist, um eine Platte des Kondensators, der das gepufferte Eingangssignal abtastet, während einer Haltephase mit Masse zu verbinden.
In Beispiel 211 kann die leistungsarme Track-and-Hold-Schaltung von einem der Beispiele 201-210 optional das Abtastnetzwerk aufweisen, das einen Dither-Transferschalter aufweist, um eine Platte des Dither-Kondensators während einer Haltephase mit einem Knoten mit einem Dither-Spannungspegel zu verbinden.
In Beispiel 212 kann die leistungsarme Track-and-Hold-Schaltung von einem der Beispiele 201-211 optional das Abtastnetzwerk aufweisen, das einen Dither-Einkoppelschalter aufweist, um eine Platte des Dither-Kondensators während einer Haltephase mit einem Knoten mit einem Dither-Spannungspegel zu verbinden.
In Beispiel 213 die leistungsarme Track-and-Hold-Schaltung von einem der Beispiele 201-212, wobei das Abtastnetzwerk einen Dither-Transferschalter aufweist, um eine Platte des Dither-Kondensators während einer Haltephase mit dem Summierknoten zu verbinden.
In Beispiel 214 kann die leistungsarme Track-and-Hold-Schaltung von einem der Beispiele 201-213 optional den Summierknoten aufweisen, der sich an einer unteren Platte eines Kondensators befindet, der das gepufferte Eingangssignal abtastet.
In Beispiel 215 kann die leistungsarme Track-and-Hold-Schaltung von einem der Beispiele 201-214 optional den Summierknoten aufweisen, der sich hinter einem Ausgangsschalter befindet, der das gepufferte Eingangssignal und das additive Dither zu dem Haltepuffer transferiert.
In Beispiel 216 kann die leistungsarme Track-and-Hold-Schaltung von einem der Beispiele 201-213 optional den Summierknoten aufweisen, der sich vor einem Ausgangsschalter befindet, der das gepufferte Eingangssignal und das additive Dither zum Haltepuffer transferiert.
Beispiel 217 ist ein Verfahren zum Abtasten eines Eingangssignals, wobei das Verfahren aufweist: Puffern eines Eingangssignals; während einer ersten Phase, Abtasten des gepufferten Eingangssignals auf einen Kondensator in einem Abtastnetzwerk und Zurücksetzen eines Dither-Kondensators; während einer zweiten Phase, Transferieren des gepufferten Eingangssignals zu einem Summierknoten, Einkoppeln eines additiven Dither-Signals zu dem Summierknoten unter Verwendung eines Dither-Kondensators, und Ausgeben eines Haltesignals mit dem gepufferten Eingangssignal und dem additiven Dithersignal; und Puffern des Haltesignals, um ein gepuffertes Signal zum Ansteuern eines oder mehrerer Analog-Digital-Wandler zu generieren.
In Beispiel 218 kann das Verfahren von Beispiel 217 optional das zufällige Zerhacken des gepufferten Eingangssignals in dem Abtastnetzwerk auf Basis eines multiplikativen Dithers aufweisen.
In Beispiel 219 kann das Verfahren von Beispiel 217 oder 218 optional das Multiplizieren des gepufferten Eingangssignals in dem Abtastnetzwerk auf Basis einer Codesequenz aufweisen.
Beispiel 220 ist eine leistungsarme Track-and-Hold-Schaltung, wobei die leistungsarme Track-and-Hold-Schaltung aufweist: einen Abtastpuffer; ein Abtastnetzwerk zum Abtasten einer gepufferten Eingabe von dem Abtastpuffer auf einen Kondensator und Transferieren der gepufferten Eingabe zu einem Summierknoten, wobei das Abtastnetzwerk ein Dither-Einkopplungs-Schaltkondensatornetzwerk aufweist zum Hinzufügen eines Dither zu dem Summierknoten; und einen Haltepuffer zum Empfangen eines Haltesignals von dem Summierknoten.
Beispiele für Mehreingangs-ADWs
Einige der Mehreingangs-ADWs verwenden keinen Summierer und trennen T/H-Schaltungen oder trennen Sample-and-Hold-Schaltungen, um mehrere Eingaben zu empfangen und zu kombinieren. Vielmehr nutzen viele der hierin beschriebenen Mehreingangs-ADWs eine geteilte T/H-Schaltung zum Aufnehmen und Multiplexieren mehrerer Eingaben, wobei die Signale durch Ladungsumverteilung der abtastenden Kondensatoren kombiniert werden (ohne dass ein Summierer erforderlich ist). Separate, Voll-T/H-Schaltungen zu haben, kann mehr Strom verbrauchen. Ein Summierer zum Addieren mehrerer Eingangssignale (möglicherweise mit unterschiedlichen Frequenzen) könnte potentiell ein zusammengesetztes Signal erzeugen, das einen Quantisierer mit einem sehr großen Dynamikbereich erforderlich machen würde. Bei Spreizspektrumscodierung in einer geteilten T/H-Schaltung ist es möglich, Signale effizient und effektiv in der Frontend-Schaltungsanordnung eines Mehreingangs-ADW zu multiplexieren.
Beispiel 301 ist ein Mehreingangs-Analog-Digital-Wandler (ADW), aufweisend: parallele Schaltkondensatornetzwerke, wobei jedes parallele Schaltkondensatornetzwerk eine Schaltung zum Codieren eines jeweiligen Eingangssignals unter Verwendung einer jeweiligen Codesequenz aufweist; und die parallelen Schaltkondensatornetzwerke codierte Eingangssignale an einem gemeinsamen Knoten durch Ladungsumverteilung von abtastenden Kondensatoren in den parallelen Schaltkondensatornetzwerken kombinieren; und einen Quantisierer zum Generieren eines digitalen Ausgangssignals auf Basis eines multiplexierten codierten Signals an dem gemeinsamen Knoten.
In Beispiel 302 kann der Mehreingangs-ADW von Beispiel 301 optional parallele Abtastpuffer aufweisen zum Puffern jeweiliger Eingangssignale, bevor die jeweiligen gepufferten Eingangssignale auf die jeweiligen Abtastkondensatoren in den parallelen Schaltkondensatornetzwerken abgetastet werden.
In Beispiel 303 kann der Mehreingangs-ADW von Beispiel 301 oder 302 optional einen Haltepuffer aufweisen zum Puffern des multiplexierten codierten Signals am gemeinsamen Knoten, bevor ein gepuffertes multiplexiertes codiertes Signal durch den Quantisierer digitalisiert wird.
In Beispiel 304 kann der Mehreingangs-ADW von einem der Beispiele 301-303 optional parallele Decodierer aufweisen zum Demultiplexieren des digitalen Ausgangssignals von dem Quantisierer in separate digitale Ausgangssignale unter Verwendung der jeweiligen Codesequenzen.
In Beispiel 305 kann der Mehreingangs-ADW von einem der Beispiele 301-304 optional die Schaltung aufweisen zum Codieren des jeweiligen Eingangssignals unter Verwendung einer jeweiligen Codesequenz aufweisend eine in ein gegebenes paralleles Schaltkondensatornetzwerk integrierte Zerhackerschaltung.
In Beispiel 306 kann der Mehreingangs-ADW von einem der Beispiele 301-305 optional jedes einzelne der parallelen Schaltkondensatornetzwerke aufweisen, aufweisend: mehrere zeitverschachtelte Abtastnetzwerke.
In Beispiel 307 kann der Mehreingangs-ADW von einem der Beispiele 301-306 optional jedes einzelne der parallelen Schaltkondensatornetzwerke aufweisen, aufweisend: parallele Abtastkondensatoren zum Implementieren eines Spreizfaktors, wobei der Spreizfaktor ein Verhältnis zwischen einer Halterate und einer Abtastrate ist.
In Beispiel 308 kann der Mehreingangs-ADW von einem der Beispiele 301-307 optional parallele Steuerkreis-Track-and-Hold-Schaltungen zum Liefern jeweiliger Haltesignale an die jeweiligen parallelen Schaltkondensatornetzwerke aufweisen.
In Beispiel 309 kann der Mehreingangs-ADW von Beispiel 308 optional die jeweiligen parallelen Schaltkondensatornetzwerke aufweisen, die die jeweiligen Haltesignale überabtasten, um einen Spreizfaktor zu implementieren; und der Spreizfaktor ist dabei ein Verhältnis zwischen einer Halterate und einer Abtastrate.
In Beispiel 310 kann der Mehreingangs-ADW von einem der Beispiele 301-309 optional aufweisen: Spitzendetektoren zum Detektieren jeweiliger Signalpegel der jeweiligen Eingangssignale.
In Beispiel 311 der Mehreingangs-ADW von Beispiel 310, wobei die Spitzendetektoren jeweilige Flags an eine externe Schaltung ausgeben, die den Mehreingangs-ADW ansteuert, um eine automatische Verstärkungssteuerung durchzuführen.
In Beispiel 312 der Mehreingangs-ADWvon Beispiel 310 oder 311, ferner aufweisend: einen Verstärker mit variabler Verstärkung zum Verstärken des multiplexierten codierten Signals am gemeinsamen Knoten; wobei die Spitzendetektoren eine Verstärkung des Verstärkers mit variabler Verstärkung steuern.
Beispiel 313 ist ein Verfahren zum Multiplexieren von Eingaben in einen Analog-Digital-Wandler, wobei das Verfahren aufweist: Codieren, in jeweiligen parallelen Signalpfaden, von jeweiligen Eingangssignalen unter Verwendung jeweiliger Codesequenzen; Multiplexieren codierter Eingangssignale durch Ladungsumverteilung von parallelen Abtastkondensatoren in den parallelen Signalpfaden; und Umwandeln, durch einen Quantisierer, eines multiplexierten codierten Eingangssignals in ein digitales Ausgangssignal.
In Beispiel 314 kann das Verfahren von Beispiel 313 optional das Demultiplexieren des digitalen Ausgangssignals von dem Quantisierer in separate digitale Ausgangssignale unter Verwendung der jeweiligen Codesequenzen aufweisen.
In Beispiel 315 kann das Verfahren von Beispiel 313 oder 314 optional das Codieren eines gegebenen Eingangssignale aufweisen, aufweisend das Vertauschen von Differenzsignalpfaden auf Basis von Werten einer gegebenen Codesequenz.
In Beispiel 316 kann das Verfahren von einem der Beispiele 313-315 optional das Abtasten jeweiliger Eingangssignale auf jeweilige Abtastkondensatoren in jeweiligen parallelen Schaltkondensatornetzwerken aufweisen.
In Beispiel 317 kann das Verfahren von einem der Beispiele 313-316 optional das Puffern des multiplexierten codierten Eingangssignals vor dem Umwandeln des multiplexierten codierten Eingangssignals aufweisen.
Beispiel 318 ist ein Mehreingangs-Mehrausgangs-Analog-Digital-Wandler, aufweisend: parallele Kanäle zum Abtasten jeweiliger Eingangssignale und Codieren der jeweiligen Eingangssignale; einen gemeinsamen Knoten zum Multiplexieren codierter Eingangssignale durch Ladungsumverteilung von Abtastkondensatoren in den parallelen Kanälen; einen Analog-Digital-Wandler zum Umwandeln eines multiplexierten codierten Signals in ein digitales Ausgangssignal; und parallele Demultiplexer zum Demultiplexieren des digitalen Ausgangssignals.
In Beispiel 319 kann der Mehreingangs-Mehrausgangs-Analog-Digital-Wandler von Beispiel 318 optional parallele Spitzendetektoren aufweisen zum Detektieren von Signalpegeln der jeweiligen Eingangssignale und zum Verstellen jeweiliger Verstärkungen der jeweiligen Eingangssignale.
In Beispiel 320 kann der Mehreingangs-Mehrausgangs-Analog-Digital-Wandler von Beispiel 318 oder 319 optional ein Codierschema aufweisen, so dass zum Codieren der jeweiligen Eingangssignale in den parallelen Kanälen verwendet wird, das ausgebildet werden kann, um sich für eines oder mehrere der folgenden zu eignen: eine oder mehrere Signalbedingung(en) und -anforderung(en) des Mehreingangs-Mehrausgangs-Analog-Digital-Wandlers.
Beispiel 1001 ist ein Mehreingangs-ADW aufweisend parallele Schaltkondensatornetzwerke und einen Quantisierer zum Generieren einer digitalen Ausgabe; wobei jedes Schaltkondensatornetzwerk eine Schaltung aufweist zum Codieren eines jeweiligen Eingangssignals unter Verwendung einer jeweiligen orthogonalen Pseudozufallszahlensequenz; und die parallelen Schaltkondensatornetzwerke die codierten Eingangssignale an einem Knoten durch Ladungsumverteilung der Abtastkondensatoren in den parallelen Schaltkondensatornetzwerken kombiniert.
In Beispiel 1002 kann der Mehreingangs-ADW von Beispiel 101 ferner mehrere parallele Abtastpuffer aufweisen zum Puffern der jeweiligen Eingangssignale vor dem Abtasten der jeweiligen gepufferten Eingangssignale auf die Abtastkondensatoren in den jeweiligen parallelen Schaltkondensatornetzwerken.
In Beispiel 1003 kann der Mehreingangs-ADW von Beispiel 101 oder 102 ferner einen Haltepuffer zum Puffern eines multiplexierten Signals am Knoten und Liefern eines gepufferten multiplexierten Signals an dem Quantisierer zum Digitalisieren des gepufferten multiplexierten Signals aufweisen.
In Beispiel 1004 kann der Mehreingangs-ADW von einem der Beispiele 10-103 ferner parallele Decodierer zum Demultiplexieren der digitalen Ausgabe in separate digitale Ausgaben unter Verwendung der jeweiligen orthogonalen Pseudozufallszahlsequenzen aufweisen.
In Beispiel 1005 kann der Mehreingangs-ADW von einem der Beispiele 101-104 ferner die Schaltungen zum Codieren der jeweiligen Eingangssignale aufweisen, die die Codierung während einer Haltephase durchführen.
In Beispiel 1006 kann der Mehreingangs-ADW von einem der Beispiele 101-104 ferner die Schaltungen zum Codieren der jeweiligen Eingangssignale aufweisen, die die Codierung während einer Abtastphase durchführen.
In Beispiel 1007 kann der Mehreingangs-ADW von einem der Beispiele 101-106 ferner die Schaltungen zum Codieren der jeweiligen Eingangssignale aufweisen, die Zerhackerschaltungen umfassen.
In Beispiel 1008 kann der Mehreingangs-ADW von einem der Beispiele 101-107 ferner die eine nicht-invertierte Abtastung durchführenden parallelen Schaltkondensatornetzwerke aufweisen.
In Beispiel 1009 kann der Mehreingangs-ADW von einem der Beispiele 101-108 ferner die eine invertierte Abtastung durchführenden parallelen Schaltkondensatornetzwerke aufweisen.
In Beispiel 1010 kann der Mehreingangs-ADW von einem der Beispiele 101-109 ferner die eine Bodenplattenabtastung durchführenden parallelen Schaltkondensatornetzwerke aufweisen.
In Beispiel 1011 kann der Mehreingangs-ADW von einem der Beispiele 101-110 ferner die parallelen Schaltkondensatornetzwerke mit mehreren zeitverschachtelten Abtastnetzwerken aufweisen.
In Beispiel 1012 kann der Mehreingangs-ADW von einem der Beispiele 101-111 ferner die parallelen Schaltkondensatornetzwerke mit parallelen Abtastkondensatoren zum Implementieren eines Spreizfaktors aufweisen, und dabei ist der Spreizfaktor ein Verhältnis zwischen einer Halterate und einer Abtastrate.
In Beispiel 1013 kann der Mehreingangs-ADW von einem der Beispiele 101-112 ferner parallele Steuerkreis-Track-and-Hold-Schaltungen zum Liefern jeweiliger Haltesignale an die jeweiligen parallelen Schaltkondensatornetzwerke aufweisen, die parallelen Schaltkondensatornetzwerke übertasten die Haltesignale, um einen Spreizfaktor zu implementieren; und der Spreizfaktor ist dabei ein Verhältnis zwischen einer Halterate und einer Abtastrate.
In Beispiel 1014 kann der Mehreingangs-ADW von einem der Beispiele 101-113 ferner Spitzendetektoren zum Detektieren jeweiliger Signalpegel der Eingangssignale aufweisen.
In Beispiel 1015 der Mehreingangs-ADW von Beispiel 114, wobei die jeweiligen Spitzendetektoren Flags/Bits an eine externe Schaltung ausgibt, die den Mehreingangs-ADW ansteuert, um eine automatische Verstärkungsregelung durchzuführen.
In Beispiel 1016 der Mehreingangs-ADW von Beispiel 114 oder 115, wobei die jeweiligen Spitzendetektoren Flags/Bits an einen Verstärker mit variabler Verstärkung, der ein multiplexiertes Signal verstärkt, am Knoten ausgibt.
Vorteilhafterweise können verschiedene Ausführungsformen des Mehreingangs-ADW in Anwendungen mit mehreren Eingängen und mehreren Ausgängen (MIMO) und Mehrbandempfängern verwendet werden. Massiv-MIMO-Systeme und Mehrband-Anforderung können eine Skalierbarkeitsherausforderung darstellen. Diese Anwendungen können davon profitieren, dass der Mehreingangs-Mehrausgangs-ADW mehrere Eingaben effizient und effektiv multiplexieren kann. Der Codieraspekt liefert Raumdiversitäts-Vorcodierung für 5G und Massiv-MIMO. Im Kontext für 5G und Massiv-MIMO kann räumliches Multiplexieren verwendet werden, um Signale räumlich unter Verwendung von speziell definierten Codes zu multiplexieren. Die Schaltungsanordnung in dem Mehreingangs-Mehrausgangs-ADW kann leicht auf das Verwenden der speziell definierten Codes zum räumlichen Multiplexieren von Signalen in der T/H-Schaltung (d.h. in den parallelen Schaltkondensatornetzwerken) und Demultiplexieren der Signale im digitalen Bereich angepasst werden. Ferner liefert der Mehreingangs-ADW Flexibilität beim Zuordnen der ADW-Kapazität und kann die Nutzung von Kanalkapazität effizienter gestalten.
Codemodulation kann beim Multiplexieren von mehr als einer Eingabe in dem gleichen ADW beim Überabtasten der Eingabe verwendet werden. Sie entkoppelt die Abtastrate f_s1 von der Quantisierungsrate f_s2. Mit Codemodulation und Spreizspektrumscodierung assoziierte Vorteile können einen oder mehrere der folgenden aufweisen:

• Die Dynamikbereich-Anforderung des ADW nimmt mit der Quadratwurzel aus N zu (wobei N der Spreizfaktor ist).
• Bei Spreizspektrumscodierung verbessern sich der Gesamtsystemdynamikbereich und die Rauschspektraldichte um 10logN (wobei N der Spreizfaktor ist).

• Die Verzerrung gerader Ordnung verbessert sich.
• Überabtasten des Eingangssignals ist möglich (fs2 > fs1).
• Falls N=4, ist die kollektive Dynamikbereich/Rauschspektraldichte für den ganzen ADW um 6 dB besser. Dementsprechend gibt es einen Bereich von Flexibilität/Rekonfigurierbarkeit von 6 dB. Mit anderen Worten kann es Flexibilität beim Zuweisen eines Dynamikbereichs geben (um 10logN).
• Der Mehreingangs-ADW kann von einem einzelnen ADW zu einem N-Kanal-ADW rekonfiguriert werden (Anzahl von Kanälen kann konfiguriert werden).
• Das Codierschema kann für andere Arten von Codieren verwendet werden, wie etwa räumliches multiplexierendes Vorcodieren in Massiv-MIMO.
• Die Mehreingangs-ADW-Architektur kann einige der Hindernisse zur Verwendung von Mehrbandempfängern mildern: effiziente Aggregation, ADW-Dynamikbereich, AGC und Band-zu-Band-Interferenz aufgrund von Oberwellen.
• Die Verstärkung jedes Eingangs kann dynamisch zugewiesen werden, um den ADW und die Kanalkapazität besser zu nutzen. Wenn Spreizspektrumscodierung zum Multiplexieren von mehreren Eingaben verwendet wird, ist es möglich, die Verstärkung individueller Eingaben dynamisch auf Basis von Signalbedingungen und/oder -anforderungen der Anwendung zu verstellen. Das Verstellen von individuellen Verstärkungen von Eingaben kann erfolgen, um die Kanalkapazität und/oder den Dynamikbereich des ADW effizienter zu nutzen. Unter Verwendung von Spitzendetektoren (z.B. in 19 dargestellt) kann die Verstärkung von individuellen Eingaben verstellt werden und/oder die Verstärkung des multiplexierten Signals kann verstellt werden.
• Eingaben zu dem Mehreingangs-ADW können programmatisch oder unter Verwendung von Software abgeschaltet werden. Beispielsweise kann eine Teilmenge von Kanälen in der T/H-Schaltung genutzt werden, während der Rest des/der Kanäle programmatisch abgeschaltet wird. In einem Spezialfall kann der Mehreingangs-ADW ein einzelnes analoges Eingangssignal empfangen. Die Codierung kann abgeschaltet werden und andere ungenutzte Kanäle in der T/H-Schaltung können abgeschaltet werden.
• Das Codierungsschema, das verwendet wird, kann unter mehreren Codierungsschemata gewählt oder verstellt werden, entsprechend Signalbedingungen und/oder -anforderungen der Anwendung.

Variationen und Implementierungen
Beispiel A ist eine Vorrichtung aufweisend Mittel zum Implementieren/Ausführen eines der hierin beschriebenen Verfahren.
Die in 21-24 gezeigten und durch Beispiele 201-220 und C veranschaulichten alternativen Implementierungen für das Einkoppeln von additivem Dither sind komplementär zu und können auf geeignete Weise kombiniert werden mit den Merkmalen, die bezüglich verschiedener Beispiele von T/H-Schaltungen beschrieben sind, einschließlich einem oder mehreren, in Beispielen 1-9, Beispielen 101-103 dargestellten Merkmalen. Die in 21-24 gezeigten und durch Beispiele 201-220 und C veranschaulichten alternativen Implementierungen für das Einkoppeln von additivem Dither sind komplementär zu und können auf geeignete Weise kombiniert werden mit den Merkmalen, die bezüglich verschiedenen Beispielen von T/H-Schaltungen der beispielhaften Mehreingangs-ADWs beschrieben sind, einschließlich einem oder mehreren, in Beispielen 301-320 und 1001-1016 veranschaulichten Merkmalen.
Andere Strukturen, die in SHA-losen ADWs verwendet werden (ADWs ohne Abtastand-Hold-Verstärker), die die Lehren hierin verstärken, werden ebenfalls durch die Offenbarung in Betracht gezogen. Sie können jedoch weniger effizient sein als die hierin beschriebenen Ausführungsformen.
Hier stellen Schalter (z.B. solche in den FIGUREN gesehenen) eine Elektronikschaltungsanordnung dar, die so gesteuert werden kann, dass Strom geleitet oder Strom nicht geleitet wird. In der Praxis können Schalter unter Verwendung von Transistoren implementiert werden. Durch entsprechendes Vorspannen der Transistoren kann der Transistor Strom leiten oder keinen Strom leiten („eingeschaltet“ bzw. „ausgeschaltet“ sein). Wenn der Schalter geschlossen oder „eingeschaltet“ ist, leitet Strom, um den Schaltungspfad zu schließen. Wenn ein Schalter geöffnet wird oder „ausgeschaltet“ ist, leitet Strom nicht und der Schaltungspfad ist offen. Schalter können effektiv einen Teil einer Schaltung mit einem anderen Teil einer Schaltung verbinden oder einen Teil einer Schaltung zu einem anderen Teil einer Schaltung trennen.
Man beachte, dass die oben unter Bezugnahme auf die FIGUREN erörterten Aktivitäten auf beliebige integrierte Schaltungen anwendbar sind, die das Verarbeiten von analogen Signalen und das Umwandeln der analogen Signale in digitale Daten unter Verwendung von einem oder mehreren ADWs involvieren. In gewissen Kontexten betrafen die hier erörterten Merkmale ADWs im Allgemeinen, aufweisend z.B. ADWs von verschiedenen Arten einschließlich Pipeline-ADWs, Delta-Sigma-ADWs, SAR (Successive Approximation Register)-ADWs, mehrstufige ADWs, zeitverschachtelte ADWs, randomisierte zeitverschachtelte ADWs usw. Mit anderen Worten kann der Quantisierer auf Basis von verschiedenen ADW-Architekturen implementiert werden.
Die Merkmale können besonders vorteilhaft für schnelle ADWs sein, wo Eingangsfrequenzen relativ hoch im Gigahertzbereich sind. Der ADW kann auf medizinische Systeme, wissenschaftliche Instrumentierung, Drahtlos- und Drahtkommunikationssysteme (insbesondere Systeme, die eine hohe Abtastrate erfordern), Radar, industrielle Prozesssteuerung, Audio- und Videogeräte, Instrumentierung und andere Systeme, die ADWs verwenden, anwendbar sein. Der Grad an Performance, den schnelle ADWs anbieten, kann besonders vorteilhaft für Produkte und Systeme in anspruchsvollen Märkten wie etwa schneller Kommunikation, medizinischer Bildgebung, Radar mit synthetischer Apertur, digitalen strahlformenden Kommunikationssystemen, Breitbandkommunikationssystemen, Hochperformance-Bildgebung und fortgeschrittenen Test-/Messsystemen (Oszilloskopen) sein.
Die vorliegende Offenbarung schließt Vorrichtungen ein, die die hierin beschriebenen verschiedenen Verfahren ausführen können. Solche Vorrichtungen können eine durch die Figuren veranschaulichte und hierin beschriebene Schaltungsanordnung aufweisen. Teile von verschiedenen Vorrichtungen können eine Elektronikschaltungsanordnung zum Durchführen der hierin beschriebenen Funktionen aufweisen. Die Schaltungsanordnung kann im analogen Bereich, digitalen Bereich oder in einem Mischsignalbereich arbeiten. In einigen Fällen können ein oder mehrere Teile der Vorrichtung durch einen Prozessor bereitgestellt werden, der besonders dazu ausgebildet ist, die hierin beschriebenen Funktionen auszuführen (z.B. steuerungsbezogene Funktionen, zeitsteuerungsbezogene Funktionen). In einigen Fällen kann dieser Prozessor ein On-Chip-Prozessor mit dem ADW sein. Der Prozessor kann eine oder mehrere applikationsspezifische Komponenten aufweisen oder kann programmierbare Logikgatter aufweisen, die dazu ausgebildet sind, die hierin beschriebenen Funktionen auszuführen. In einigen Fällen kann der Prozessor dazu ausgebildet sein, die hierin beschriebenen Funktionen durch Ausführen einer oder mehrerer, auf einem nichtflüchtigen Computermedium gespeicherten Anweisungen auszuführen.
Bei einem Ausführungsbeispiel kann eine beliebige Anzahl von Komponenten der FIGUREN auf einer Platine einer assoziierten Elektronikeinrichtung implementiert werden. Die Platine kann eine allgemeine Schaltungsplatine sein, die verschiedene Komponenten des internen Elektroniksystems der Elektronikeinrichtung halten kann und ferner Verbinder für andere Peripheriegeräte bereitstellen kann. Insbesondere kann die Platine die elektrischen Verbindungen bereitstellen, über die die anderen Komponenten des Systems elektrisch kommunizieren können. Beliebige geeignete Prozessoren (einschließlich digitaler Signalprozessoren, Mikroprozessoren, unterstützender Chipsätze usw.), computerlesbare nichtflüchtige Speicherelemente usw. können auf Basis bestimmter Ausbildungserfordernisse, Verarbeitungsbedürfnisse, Computerdesigns usw. geeignet an die Platine gekoppelt sein. Andere Komponenten wie etwa externe Ablage, zusätzliche Sensoren, Controller für Audio-/Video-Display und periphere Einrichtungen können als Steckkarten und über Kabel an der Platine angebracht oder in die Platine selbst integriert sein. Bei verschiedenen Ausführungsformen können die hierin beschriebenen Funktionalitäten in Emulationsform als Software oder Firmware implementiert werden, die innerhalb eines oder mehrerer konfigurierbarer (z.B. programmierbarer) Elemente laufen, die in einer Struktur angeordnet sind, die diese Funktionen unterstützt. Die die Emulation bereitstellende Software oder Firmware kann auf einem nichtflüchtigen computerlesbaren Ablagemedium bereitgestellt sein, das Anweisungen aufweist, die einem Prozessor gestatten, diese Funktionalitäten auszuführen.
Bei einem weiteren Ausführungsbeispiel können die Komponenten der FIGUREN als unabhängige Module implementiert werden (z.B. eine Einrichtung mit assoziierten Komponenten und Schaltungsanordnung, die ausgebildet sind zum Durchführen einer spezifischen Anwendung oder Funktion) oder können als Steckmodule in eine applikationsspezifische Hardware von Elektronikeinrichtungen implementiert werden. Man beachte, dass bestimmte Ausführungsformen der vorliegenden Offenbarung ohne Weiteres in einem System-on-Chip(SOC)-Package entweder ganz oder teilweise enthalten sein können. Ein SOC stellt eine integrierte Schaltung dar, die Komponenten eines Computers oder eines anderen Elektroniksystems in einen einzelnen Chip integriert. Er kann digitale, analoge, Mischsignal- und oftmals Hochfrequenzfunktionen enthalten: sie alle können auf einem einzelnen Chipsubstrat vorgesehen werden. Andere Ausführungsformen können ein Multichipmodul (MCM) enthalten, wobei sich mehrere separate ICs innerhalb eines einzelnen Elektronikpackage befinden und ausgebildet sind zum engen Interagieren miteinander durch das Elektronikpackage. In verschiedenen Ausführungsformen können die Kalibrierungsfunktionalitäten in einem oder mehreren Siliziumkernen in applikationsspezifischen integrierten Schaltungen (ASICs), feldprogrammierbaren Gatearrays (FPGAs) und anderen Halbleiterchips implementiert werden.
Es ist auch unerlässlich anzumerken, dass alle Spezifikationen, Abmessungen und Beziehungen, die hierin umrissen sind (z.B. die Anzahl an Prozessoren, Logikoperationen usw.), lediglich zu Zwecken des Beispiels und der Lehre vorgelegt worden sind. Solche Informationen können erheblich variiert werden, ohne von dem Gedanken der vorliegenden Offenbarung oder dem Schutzbereich der (eventuell) beigefügten Ansprüche oder hierin beschriebenen Beispiele abzuweichen. Die Spezifikationen gelten nur für ein nicht beschränkendes Beispiel und sollten dementsprechend als solches ausgelegt werden. In der obigen Beschreibung sind Ausführungsbeispiele unter Bezugnahme auf bestimmte Prozessor- und/oder Komponentenanordnungen beschrieben worden. Verschiedene Modifikationen und Änderungen können an solchen Ausführungsformen vorgenommen werden, ohne von dem Schutzbereich der (eventuell) beigefügten Ansprüche oder hierin beschriebenen Beispiele abzuweichen. Die Beschreibung und Zeichnungen sind entsprechend in einem veranschaulichenden denn in einem restriktiven Sinne anzusehen.
Man beachte, dass mit den hierin bereitgestellten zahlreichen Beispielen eine Interaktion bezüglich zwei, drei, vier oder mehr elektrischen Komponenten oder Teilen beschrieben werden kann. Dies ist jedoch nur zu Zwecken der Klarheit und des Beispiels geschehen. Es versteht sich, dass das System auf beliebige geeignete Weise konsolidiert werden kann. Zusammen mit ähnlichen Designalternativen können beliebige der dargestellten Komponenten, Module, Blöcke und Elemente der FIGUREN in verschiedenen möglichen Ausbildungen kombiniert werden, die alle klar innerhalb des breiten Schutzbereichs dieser Patentschrift liegen. In gewissen Fällen kann es leichter sein, eine oder mehrere der Funktionalitäten eines gegebenen Satzes von Flüssen nur durch Bezugnahme auf eine bestimmte Anzahl von elektrischen Elementen zu beschreiben. Es versteht sich, dass die elektrischen Schaltungen der FIGUREN und ihre Lehren ohne Weiteres skaliert werden können und eine große Anzahl von Komponenten berücksichtigen können sowie kompliziertere/ausgeklügeltere Anordnungen und Ausbildungen. Dementsprechend sollten die bereitgestellten Beispiele den Schutzbereich nicht beschränken oder die umfassenden Lehren der elektrischen Schaltungen, wie potentiell auf eine Unzahl von anderen Architekturen angewendet, blockieren.
Man beachte, dass in dieser Patentschrift Bezüge auf verschiedene Merkmale (z.B. Elemente, Strukturen, Module, Komponenten, Schritte, Operationen, Charakteristika usw.), die in „einer Ausführungsform“, einem „Ausführungsbeispiel“, „einer anderen Ausführungsform“, „einigen Ausführungsformen“, „verschiedenen Ausführungsformen“, „anderen Ausführungsformen“; „alternativer Ausführungsform“ und dergleichen enthalten sind, bedeuten sollen, dass alle derartigen Merkmale in einer oder mehreren Ausführungsformen der vorliegenden Offenbarung enthalten sind, aber in den gleichen Ausführungsformen kombiniert oder möglicherweise nicht notwendigerweise kombiniert werden können. Es ist auch wichtig anzumerken, dass die hierin beschriebenen Funktionen nur einige der möglichen Funktionen veranschaulichen, die durch oder innerhalb von Systemen/Schaltungen, die in den FIGUREN dargestellt sind, ausgeführt werden können. Einige dieser Operationen können wo angemessen gelöscht oder beseitigt werden oder diese Operationen können modifiziert oder erheblich geändert werden, ohne von dem Schutzbereich der vorliegenden Offenbarung abzuweichen. Außerdem kann die Zeitsteuerung dieser Operationen erheblich abgeändert werden. Die vorausgegangenen Arbeitsflüsse sind zu Zwecken des Beispiels und der Erörterung angeboten worden. Erhebliche Flexibilität wird durch hierin beschriebene Ausführungsformen bereitgestellt, insofern beliebige geeignete Anordnungen, Chronologien, Ausbildungen und Zeitsteuerungsmechanismen bereitgestellt werden können, ohne von den Lehren der vorliegenden Offenbarung abzuweichen. Zahlreiche andere Änderungen, Substitutionen, Variationen, Abänderungen und Modifikationen können von einem Fachmann festgestellt werden, und die vorliegende Offenbarung soll alle derartigen Änderungen, Substitutionen, Variationen, Abänderungen und Modifikationen einschließen, wie sie in den Schutzbereich der beigefügten Ansprüche oder Beispiele, die hierin beschrieben sind, fallen. Man beachte, dass alle optionalen Merkmale der oben beschriebenen Vorrichtung auch bezüglich des Verfahrens oder des Prozesses, die hierin beschrieben sind, implementiert werden können und spezifische Details in den Beispielen überall in einer oder mehreren Ausführungsformen verwendet werden können.
Gemäß einem Aspekt kann ein Mehreingangs-Analog-Digital-Wandler (ADW), d.h. ein einzelner ADW, mehrere analoge Eingangssignale Empfangen und mehrere digitale Ausgaben generieren. Zum Kombinieren von mehreren analogen Eingangssignalen in einen einzelnen Mehreingangs-ADW würde der Mehreingangs-ADW typischerweise mehrere Track-and-Hold(T/H)-Schaltungen und einen Addierer enthalten, die eine signifikante Menge an Strom verbrauchen können und hohe Allgemeinkosten mit sich ziehen können. Ein verbesserter Ansatz besteht darin, mehrere Eingaben durch eine einzigartige T/H-Schaltung in dem Frontend des ADW zu kombinieren. Die mehreren analogen Eingangssignale können unter Verwendung von Codesequenzen aggregiert werden, ohne dass eine signifikante Menge an externen Schaltungen erforderlich ist.

Claims

Mehreingangs-Analog-Digital-Wandler (ADW), aufweisend: parallele Schaltkondensatornetzwerke, wobei jedes parallele Schaltkondensatornetzwerk eine Schaltung zum Codieren eines jeweiligen Eingangssignals unter Verwendung einer jeweiligen Codesequenz aufweist; und die parallelen Schaltkondensatornetzwerke codierte Eingangssignale an einem gemeinsamen Knoten durch Ladungsumverteilung von abtastenden Kondensatoren in den parallelen Schaltkondensatornetzwerken kombinieren und multiplexieren, wobei das Multiplexieren das Codieren beinhaltet; und einen Quantisierer zum Generieren eines digitalen Ausgangssignals auf Basis eines multiplexierten codierten Signals an dem gemeinsamen Knoten.
Mehreingangs-ADW nach Anspruch 1, ferner aufweisend: parallele Abtastpuffer zum Puffern jeweiliger Eingangssignale, bevor die jeweiligen gepufferten Eingangssignale auf die jeweiligen Abtastkondensatoren in den parallelen Schaltkondensatornetzwerken abgetastet werden.
Mehreingangs-ADW nach einem vorhergehenden Anspruch, ferner aufweisend: einen Halte-Puffer zum Puffern des multiplexierten codierten Signals am gemeinsamen Knoten, bevor ein gepuffertes multiplexiertes codiertes Signal durch den Quantisierer digitalisiert wird.
Mehreingangs-ADW nach einem vorhergehenden Anspruch, ferner aufweisend: parallele Decodierer zum Demultiplexieren des digitalen Ausgangssignals von dem Quantisierer in separate digitale Ausgangssignale unter Verwendung der jeweiligen Codesequenzen.
Mehreingangs-ADW nach einem vorhergehenden Anspruch, wobei die Schaltung zum Codieren des jeweiligen Eingangssignals unter Verwendung einer jeweiligen Codesequenz eine Zerhackerschaltung aufweist, die in ein gegebenes paralleles Schaltkondensatornetzwerk integriert ist.
Mehreingangs-ADW nach einem vorhergehenden Anspruch, wobei jedes einzelne der parallelen Schaltkondensatornetzwerke aufweist: mehrere zeitverschachtelte Abtastnetzwerke.
Mehreingangs-ADW nach einem vorhergehenden Anspruch, wobei jedes einzelne der parallelen Schaltkondensatornetzwerke aufweist: parallele Abtastkondensatoren zum Implementieren eines Spreizfaktors, wobei der Spreizfaktor ein Verhältnis zwischen einer Halterate und einer Abtastrate ist.
Mehreingangs-ADW nach einem vorhergehenden Anspruch, ferner aufweisend: parallele Steuerkreis-Track-and-Hold-Schaltungen zum Liefern jeweiliger Haltesignale an die jeweiligen parallelen Schaltkondensatornetzwerke.
Mehreingangs-ADW nach einem vorhergehenden Anspruch, wobei: die jeweiligen parallelen Schaltkondensatornetzwerke die jeweiligen Haltesignale überabtasten, um einen Spreizfaktor zu implementieren; und der Spreizfaktor ein Verhältnis zwischen einer Halterate und einer Abtastrate ist.
Mehreingangs-ADW nach einem vorhergehenden Anspruch, ferner aufweisend: Spitzendetektoren zum Detektieren jeweiliger Signalpegel der jeweiligen Eingangssignale.
Mehreingangs-ADW nach Anspruch 10, wobei die Spitzendetektoren jeweilige Flags an eine externe Schaltung ausgeben, die den Mehreingangs-ADW ansteuert, um eine automatische Verstärkungssteuerung durchzuführen.
Mehreingangs-ADW nach Anspruch 10 oder 11, ferner aufweisend: einen Verstärker mit variabler Verstärkung zum Verstärken des multiplexierten codierten Signals am gemeinsamen Knoten; wobei die Spitzendetektoren eine Verstärkung des Verstärkers mit variabler Verstärkung steuern.
Verfahren zum Multiplexieren von Eingaben in einen Analog-Digital-Wandler, wobei das Verfahren aufweist: Codieren, in jeweiligen parallelen Signalpfaden, von jeweiligen Eingangssignalen unter Verwendung jeweiliger Codesequenzen; Multiplexieren codierter Eingangssignale durch Ladungsumverteilung von parallelen Abtastkondensatoren in den parallelen Signalpfaden, wobei das Multiplexieren das Codieren beinhaltet; und Umwandeln, durch einen Quantisierer, eines multiplexierten codierten Eingangssignals in ein digitales Ausgangssignal.
Verfahren nach Anspruch 13, ferner aufweisend: Demultiplexieren des digitalen Ausgangssignals von dem Quantisierer in separate digitale Ausgangssignale unter Verwendung der jeweiligen Codesequenzen.
Verfahren nach Anspruch 13 oder 14, wobei das Codieren eines gegebenen Eingangssignals das Vertauschen von Differentzsignalpfaden auf Basis von Werten einer gegebenen Codesequenz aufweist.
Verfahren nach einem der Ansprüche 13 bis 15, ferner aufweisend: Abtasten jeweiliger Eingangssignale auf jeweilige parallele Abtastkondensatoren in jeweiligen parallelen Schaltkondensatornetzwerken.
Verfahren nach einem der Ansprüche 13 bis 16, ferner aufweisend: Puffern des multiplexierten codierten Eingangssignals bevor vor dem Umwandeln des multiplexierten codierten Eingangssignals.
Mehreingangs-Mehrausgangs-Analog-Digital-Wandler, aufweisend: parallele Kanäle zum Abtasten jeweiliger Eingangssignale und Codieren der jeweiligen Eingangssignale; einen gemeinsamen Knoten zum Multiplexieren codierter Eingangssignale durch Ladungsumverteilung von Abtastkondensatoren in den parallelen Kanälen, wobei das Multiplexieren das Codieren beinhaltet; einen Analog-Digital-Wandler zum Umwandeln eines multiplexierten codierten Signals in ein digitales Ausgangssignal; und parallele Demultiplexer zum Demultiplexieren des digitalen Ausgangssignals.
Mehreingangs-Mehrausgangs-Analog-Digital-Wandler nach Anspruch 18, ferner aufweisend: parallele Spitzendetektoren zum Detektieren von Signalpegeln der jeweiligen Eingangssignale und zum Verstellen jeweiliger Verstärkungen der jeweiligen Eingangssignale.
Mehreingangs-Mehrausgangs-Analog-Digital-Wandler nach Anspruch 19, wobei ein zum Codieren der jeweiligen Eingangssignale in den parallelen Kanälen verwendetes Codierschema dazu ausgebildet werden kann, dass es sich für eines oder mehrere der folgenden eignet: Signalbedingung(en) und Anforderung(en) des Mehreingangs-Mehrausgangs-Analog- Digital-Wandlers.