JPH11195988A - タイム・インターリーブａ／ｄ変換装置 - Google Patents

Abstract

(57)【要約】 【課題】 位相誤差の自動調整が可能なタイム・インタ
ーリーブＡ／Ｄ変換装置を実現する。 【解決手段】 複数のＡ／Ｄ変換器を並列に配置してそ
れぞれのＡ／Ｄ変換器をタイム・インターリーブ動作さ
せるタイム・インターリーブＡ／Ｄ変換装置において、
第１及び第２のアナログ遅延時間同期ループ回路を設け
て第１及び第２のＡ／Ｄ変換器に供給されるクロック信
号を同期させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、タイム・インター
リーブＡ／Ｄ変換装置に関し、特にクロック信号のタイ
ミングの自動調整が可能なタイム・インターリーブＡ／
Ｄ変換装置に関する。

【０００２】

【従来の技術】２以上のＡ／Ｄ変換器を並列に配置して
それぞれのＡ／Ｄ変換器をタイム・インターリーブ動作
させることにより、Ａ／Ｄ変換速度を２倍以上にするこ
とが可能になる。

【０００３】図７はこのような従来のタイム・インター
リーブＡ／Ｄ変換装置の一例を示す構成ブロック図であ
る。図７において１は高速サンプル・ホールド回路、
２，３，４及び５はＡ／Ｄ変換器、１００はアナログ入
力信号、１０１，１０２，１０３，１０４及び１０５は
クロック信号である。

【０００４】アナログ入力信号１００は高速サンプル・
ホールド回路１に入力され、高速サンプル・ホールド回
路１の４つの出力はそれぞれＡ／Ｄ変換器２，３，４及
び５に接続される。また、クロック信号１０１，１０
２，１０３，１０４及び１０５は高速サンプル・ホール
ド回路１、Ａ／Ｄ変換器２，３，４及び５のクロック入
力端子にそれぞれ接続される。

【０００５】ここで、図７に示す従来例の動作を図８を
用いて説明する。図８はクロック信号１０１〜１０５の
タイミングを示すタイミング図であり、図８（ａ）はク
ロック信号１０１、図８（ｂ）はクロック信号１０２、
図８（ｃ）はクロック信号１０３、図８（ｄ）はクロッ
ク信号１０４及び図８（ｅ）はクロック信号１０５の波
形を示している。

【０００６】高速サンプル・ホールド回路１は１ＧＨｚ
で動作してアナログ入力信号１００をサンプル・ホール
ドする。Ａ／Ｄ変換器２，３，４及び５はそれぞれ位相
をずらしながら２５０ＭＨｚでＡ／Ｄ変換を行う。図８
中”Ｔ００１”のタイミングで高速サンプル・ホールド
回路１はアナログ入力信号１００をサンプリングし、図
８中”Ｔ００２”のタイミングでホールドする。

【０００７】一方、Ａ／Ｄ変換器２は図８中”Ｔ００
３”のタイミングで高速サンプル・ホールド回路１の出
力をサンプリングし、図８中”Ｔ００４”のタイミング
でホールドすると共にディジタル信号に変換する。同様
に、Ａ／Ｄ変換器３，４及び５は互いに９０°ずつ位相
をずらしながら動作してディジタル信号に変換して行
く。

【０００８】すなわち、個々のＡ／Ｄ変換器２，３，４
及び５は２５０ＭＨｚで動作するものの互いに２５０Ｍ
Ｈｚずつ位相をずらしているので、高速サンプル・ホー
ルド回路１の１ＧＨｚのクロック信号の１個分経過した
時点ではＡ／Ｄ変換器２〜５の何れかがＡ／Ｄ変換を完
了しているので実質的に図７に示す従来例は１ＧＨｚで
動作していることになる。

【０００９】この結果、２５０ＭＨｚのＡ／Ｄ変換器を
４台並列に配置してそれぞれのＡ／Ｄ変換器をタイム・
インターリーブ動作させることにより、１ＧＨｚで動作
するＡ／Ｄ変換装置とすることが可能になる。

【００１０】但し、図７に示す従来例では４個のＡ／Ｄ
変換器を２５０ＭＨｚずつ位相をずらして動作させてい
るのでクロック信号のタイミングがずれた場合、言い換
えれば、位相誤差が生じた場合にはＡ／Ｄ変換誤差が生
じてしまうと言った問題点があった。

【００１１】図９はこのような位相誤差を補正すること
が可能な従来のタイム・インターリーブＡ／Ｄ変換装置
の一例を示す構成ブロック図である。図９において１０
０は図７と同一符号を付してあり、６及び７はサンプル
・ホールド回路、８及び９はＡ／Ｄ変換器、１０はクロ
ック信号を１／２にする分周回路、１１は遅延回路、１
２は可変遅延回路、１０６，１０７及び１０８はクロッ
ク信号、１０９は制御信号である。

【００１２】アナログ入力信号１００はサンプル・ホー
ルド回路６及び７に入力され、サンプル・ホールド回路
６及び７の出力はＡ／Ｄ変換器８及び９に接続される。
一方、クロック信号１０６は分周回路１０に入力され、
分周回路１０の非反転出力信号及び反転出力信号はそれ
ぞれ遅延回路１１及び可変遅延回路１２に接続される。

【００１３】遅延回路１１の出力であるクロック信号１
０７はサンプル・ホールド回路６及びＡ／Ｄ変換器８の
クロック入力端子にそれぞれ接続され、可変遅延回路１
２の出力であるクロック信号１０８はサンプル・ホール
ド回路７及びＡ／Ｄ変換器９のクロック入力端子にそれ
ぞれ接続される。

【００１４】ここで、図９に示す従来例の動作を図１０
を用いて説明する。図１０はクロック信号１０６〜１０
８のタイミングを示すタイミング図であり、図１０
（ａ）はクロック信号１０６、図１０（ｂ）はクロック
信号１０７及び図１０（ｃ）はクロック信号１０８の波
形を示している。

【００１５】クロック信号１０６は分周回路１０により
その周波数が１／２に分周されそれぞれ非反転出力信号
及び反転出力信号が出力される。また、それぞれ出力信
号は遅延回路１１及び可変遅延回路１２により適宜遅延
されてクロック信号１０７及び１０８として出力され
る。

【００１６】図１０中”Ｔ００５”のタイミングでサン
プル・ホールド回路６はサンプリングし、図１０中”Ｔ
００６”のタイミングでサンプル・ホールド回路６がホ
ールドすると共にＡ／Ｄ変換器８はＡ／Ｄ変換を行う。
同様に、図１０中”Ｔ００７”のタイミングでサンプル
・ホールド回路７はサンプリングし、図１０中”Ｔ００
８”のタイミングでサンプル・ホールド回路７がホール
ドすると共にＡ／Ｄ変換器９はＡ／Ｄ変換を行う。

【００１７】すなわち、個々のＡ／Ｄ変換器８及び９は
クロック信号１０６の１／２の周波数で動作するもの
の、Ａ／Ｄ変換器８及び９はタイム・インターリーブ動
作しているので図９に示すタイム・インターリーブＡ／
Ｄ変換装置はクロック信号１０６の周波数で動作するこ
とになる。

【００１８】この時、図１０中”Ｔ００９”に示すクロ
ック信号１０７のクロック信号１０６に対する遅延時間
と図１０中”Ｔ０１０”に示すクロック信号１０８のク
ロック信号１０６に対する遅延時間との違い生じると、
言い換えれば、位相誤差が生じるとＡ／Ｄ変換誤差が生
じる。

【００１９】従って、制御信号１０９を用いて可変遅延
回路１２の遅延時間を調整して図１０中”Ｔ０１０”の
時間を図１０中”Ｔ００９”に一致させ、位相誤差を無
くすことにより、Ａ／Ｄ変換誤差を防ぐことが可能にな
る。

【００２０】この結果、可変遅延回路１２の遅延時間を
調整して位相誤差を無くすことにより、Ａ／Ｄ変換誤差
を防ぐことが可能になる。

【００２１】

【発明が解決しようとする課題】しかし、図７に示す従
来例では入力段に高速サンプル・ホールド回路１が必要
であると言った問題があった。また、図９に示す従来例
では可変遅延回路１２の遅延時間を調整することにより
Ａ／Ｄ変換誤差を防ぐことが可能であるものの前記調整
が容易ではないと言った問題点があった。従って本発明
が解決しようとする課題は、位相誤差の自動調整が可能
なタイム・インターリーブＡ／Ｄ変換装置を実現するこ
とにある。

【００２２】

【課題を解決するための手段】このような課題を達成す
るために、本発明のうち請求項１記載の発明は、複数の
Ａ／Ｄ変換器を並列に配置してそれぞれのＡ／Ｄ変換器
をタイム・インターリーブ動作させるタイム・インター
リーブＡ／Ｄ変換装置において、第１及び第２のアナロ
グ遅延時間同期ループ回路を設けて第１及び第２のＡ／
Ｄ変換器に供給されるクロック信号を同期させることに
より、アナログ処理で位相誤差の自動調整が可能にな
る。

【００２３】請求項２記載の発明は、前記第１及び第２
のＡ／Ｄ変換器の最上位ビットをアナログ信号に変換す
る第１及び第２のＤ／Ａ変換器と、前記第１のＡ／Ｄ変
換器に供給する第１のクロック信号を遅延させる遅延回
路と、前記第２のＡ／Ｄ変換器に供給する第２のクロッ
ク信号を遅延させる第１の可変遅延回路と、第２の可変
遅延回路と、前記第１及び第２のＡ／Ｄ変換器の入力信
号選択するスイッチ回路とを備え、前記スイッチ回路を
切り換えて前記第２の可変遅延回路から出力される第３
のクロック信号を入力信号として前記第１及び第２のＡ
／Ｄ変換器に供給し、前記第１及び第２のＤ／Ａ変換器
の出力で前記第２及び第１の可変遅延回路の遅延時間を
制御して前記第１乃至第３のクロック信号を同期させる
ことにより、アナログ処理で位相誤差の自動調整が可能
になる。

【００２４】請求項３記載の発明は、請求項２記載の発
明であるタイム・インターリーブＡ／Ｄ変換装置におい
て、前記Ｄ／Ａ変換器が前記Ａ／Ｄ変換器の最上位ビッ
トに基づき容量に電荷を充放電するチャージポンプ回路
と、このチャージポンプ回路の出力に接続されたローパ
スフィルタ回路とから構成されることにより、アナログ
処理で位相誤差の自動調整が可能になる。

【００２５】請求項４記載の発明は、複数のＡ／Ｄ変換
器を並列に配置してそれぞれのＡ／Ｄ変換器をタイム・
インターリーブ動作させるタイム・インターリーブＡ／
Ｄ変換装置において、第１及び第２のディジタル遅延時
間同期ループ回路を設けて第１及び第２のＡ／Ｄ変換器
に供給されるクロック信号を同期させることにより、デ
ィジタル処理で位相誤差の自動調整が可能になる。

【００２６】請求項５記載の発明は、請求項４記載の発
明であるタイム・インターリーブＡ／Ｄ変換装置におい
て、前記第１及び第２のＡ／Ｄ変換器の最上位ビットに
基づきカウントアップ若しくはカウントダウンする第１
及び第２のカウンタ手段と、前記第１のＡ／Ｄ変換器に
供給する第１のクロック信号を遅延させる遅延回路と、
前記第２のＡ／Ｄ変換器に供給する第２のクロック信号
を遅延させる第１の可変遅延回路と、第２の可変遅延回
路と、前記第１及び第２のＡ／Ｄ変換器の入力信号選択
するスイッチ回路とを備え、前記スイッチ回路を切り換
えて前記第２の可変遅延回路から出力される第３のクロ
ック信号を入力信号として前記第１及び第２のＡ／Ｄ変
換器に供給し、前記第１及び第２のカウンタ手段の出力
で前記第２及び第１の可変遅延回路の遅延時間を制御し
て前記第１乃至第３のクロック信号を同期させることに
より、ディジタル処理で位相誤差の自動調整が可能にな
る。

【００２７】請求項６記載の発明は、請求項５記載の発
明であるタイム・インターリーブＡ／Ｄ変換装置におい
て、前記カウンタ手段が前記Ａ／Ｄ変換器の最上位ビッ
トに基づきカウントアップ若しくはカウントダウンする
可逆カウンタ回路と、この可逆カウンタ回路の出力に接
続されたディジタルフィルタ回路とから構成されること
により、ディジタル処理で位相誤差の自動調整が可能に
なる。

【００２８】請求項７記載の発明は、複数のサンプル・
ホールド回路を並列に配置してそれぞれのサンプル・ホ
ールド回路をタイム・インターリーブ動作させるタイム
・インターリーブＡ／Ｄ変換装置において、第１及び第
２のアナログ遅延時間同期ループ回路を設けて第１及び
第２のサンプル・ホールド回路に供給されるクロック信
号を同期させることにより、Ａ／Ｄ変換器が１つで済む
と共に位相誤差の自動調整が可能になる。

【００２９】請求項８記載の発明は、請求項７記載の発
明であるタイム・インターリーブＡ／Ｄ変換装置におい
て、入力信号をサンプル・ホールドする前記第１及び第
２のサンプル・ホールド回路と、この第１及び第２のサ
ンプル・ホールド回路の出力がマルチプレクサを介して
接続されるＡ／Ｄ変換器と、デマルチプレクサを介して
供給される前記Ａ／Ｄ変換器の最上位ビットをアナログ
信号に変換する第１及び第２のＤ／Ａ変換器と、前記第
１のサンプル・ホールド回路に供給する第１のクロック
信号を遅延させる遅延回路と、前記第２のサンプル・ホ
ールド回路に供給する第２のクロック信号を遅延させる
第１の可変遅延回路と、第２の可変遅延回路と、前記第
１及び第２のサンプル・ホールド回路の入力信号選択す
るスイッチ回路とを備え、前記スイッチ回路を切り換え
て前記第２の可変遅延回路から出力される第３のクロッ
ク信号を入力信号として前記第１及び第２のサンプル・
ホールド回路に供給し、前記第１及び第２のＤ／Ａ変換
器の出力で前記第２及び第１の可変遅延回路の遅延時間
を制御して前記第１乃至第３のクロック信号を同期させ
ることにより、Ａ／Ｄ変換器が１つで済むと共に位相誤
差の自動調整が可能になる。

【００３０】請求項９記載の発明は、請求項８記載の発
明であるタイム・インターリーブＡ／Ｄ変換装置におい
て、前記Ｄ／Ａ変換器が前記Ａ／Ｄ変換器の最上位ビッ
トに基づき容量に電荷を充放電するチャージポンプ回路
と、このチャージポンプ回路の出力に接続されたローパ
スフィルタ回路とから構成されることにより、Ａ／Ｄ変
換器が１つで済むと共に位相誤差の自動調整が可能にな
る。

【００３１】

【発明の実施の形態】以下本発明を図面を用いて詳細に
説明する。図１は本発明に係るタイム・インターリーブ
Ａ／Ｄ変換装置の一実施例を示す構成ブロック図であ
る。

【００３２】図１において１００は図７と同一符号を付
してあり、１３はスイッチ回路、１４及び１５はＡ／Ｄ
変換器、１６及び１７はＤ／Ａ変換器、１８及び２１は
可変遅延回路、１９は分周回路、２０は遅延回路、１１
０，１１１，１１２及び１１５はクロック信号、１１３
はＡ／Ｄ変換器１４のディジタル出力の最上位ビット
（以下、ＭＳＢと呼ぶ。）、１１４はＤ／Ａ変換器１６
の出力信号である。

【００３３】また、Ｄ／Ａ変換器１６はインバータ回路
２２，定電流源２３及び２６、スイッチ回路２４及び２
５、容量２７、ローパスフィルタ回路２８から構成さ
れ、Ｄ／Ａ変換器１７はインバータ回路２９，定電流源
３０及び３３、スイッチ回路３１及び３２、容量３４、
ローパスフィルタ回路３５から構成される。

【００３４】さらに、１４，１６及び１８はアナログ遅
延時間同期ループ回路５０を、１５，１７及び２１はア
ナログ遅延時間同期ループ回路５１を、２２〜２７及び
２９〜３４はチャージポンプ回路５２及び５３それぞれ
構成している。

【００３５】アナログ入力信号１００はスイッチ回路１
３の一方の入力端子に接続され、スイッチ回路１３の出
力端子はＡ／Ｄ変換器１４及び１５に接続される。Ａ／
Ｄ変換器１４のディジタル出力のＭＳＢはインバータ回
路２２及びスイッチ回路２４の制御端子に接続され、イ
ンバータ回路２２の出力はスイッチ回路２５の制御端子
に接続される。

【００３６】定電流源２３の一端はスイッチ回路２４の
入力端子に接続され、スイッチ回路２４の出力端子はス
イッチ回路２５の入力端子、容量２７の一端及びローパ
スフィルタ回路２８にそれぞれ接続される。また、スイ
ッチ回路２５の出力端子は定電流源２６の一端に接続さ
れる。

【００３７】同様に、Ａ／Ｄ変換器１５のディジタル出
力のＭＳＢはインバータ回路２９及びスイッチ回路３２
の制御端子に接続され、インバータ回路２９の出力はス
イッチ回路３１の制御端子に接続される。

【００３８】定電流源３０の一端はスイッチ回路３１の
入力端子に接続され、スイッチ回路３１の出力端子はス
イッチ回路３２の入力端子、容量３４の一端及びローパ
スフィルタ回路３５にそれぞれ接続される。また、スイ
ッチ回路３２の出力端子は定電流源３３の一端に接続さ
れる。

【００３９】一方、クロック信号１１０は可変遅延回路
１８及び分周回路１９に入力され可変遅延回路１８の出
力はスイッチ回路１３の他方の入力端子に接続される。
分周回路１９の非反転出力及び反転出力は遅延回路２０
及び可変遅延回路２１に接続され、遅延回路２０及び可
変遅延回路２１の出力はＡ／Ｄ変換器１４及び１５のク
ロック入力端子にそれぞれ接続される。

【００４０】また、ローパスフィルタ回路２８及び３５
の出力は可変遅延回路１８及び２１の制御端子にそれぞ
れ接続される。さらに、容量２７及び３４の他端は接地
され、定電流源２３及び３０の他端は正電圧源に接続さ
れ、定電流源２６及び３３の他端は負電圧源にそれぞれ
接続される。

【００４１】ここで、図１に示す実施例の動作を図２，
図３及び図４を用いて説明する。また、基本動作は図９
に示す従来例と同様であるので説明は省略する。図２は
可変遅延回路１８の遅延時間が遅延回路２０の遅延時間
よりも長い場合の動作を説明するタイミング図、図３は
可変遅延回路１８の遅延時間が遅延回路２０の遅延時間
よりも短い場合の動作を説明するタイミング図、図４は
位相誤差調整時後の動作を説明するタイミング図であ
る。

【００４２】図２（ａ）、（ｂ）、（ｃ）、（ｄ）及び
（ｅ）はそれぞれクロック信号１１０、クロック信号１
１１、クロック信号１１２、Ａ／Ｄ変換器１４のＭＳＢ
１１３及びＤ／Ａ変換器１６の出力信号１１４の波形を
示している。また、図３（ａ）、（ｂ）、（ｃ）、
（ｄ）及び（ｅ）はそれぞれクロック信号１１０、クロ
ック信号１１１、クロック信号１１２、Ａ／Ｄ変換器１
４のＭＳＢ１１３及びＤ／Ａ変換器１６の出力信号１１
４の波形を示している。さらに、図４（ａ）、（ｂ）、
（ｃ）及び（ｄ）はそれぞれクロック信号１１０、クロ
ック信号１１１、クロック信号１１２及びクロック信号
１１５の波形を示している。

【００４３】位相誤差調整時においてスイッチ回路１３
は図１中”Ｂ”に側に切り換えられるので可変遅延回路
１８の出力であるクロック信号１１１が入力信号として
Ａ／Ｄ変換器１４及び１５に供給され、クロック信号１
１２及び１１５に同期してクロック信号１１１がディジ
タル信号に変換されることになる。

【００４４】一方、クロック信号１１０は分周回路１９
によりその周波数が１／２に分周されそれぞれ非反転出
力信号及び反転出力信号が出力される。また、それぞれ
出力信号は遅延回路２０及び可変遅延回路２１により適
宜遅延されてクロック信号１１２及び１１５として出力
される。

【００４５】この時、図２中”Ｔ０１１”に示す可変遅
延回路１８の遅延時間が図２中”Ｔ０１２”に示す遅延
回路２０の遅延時間よりも長い場合、クロック信号１１
２の立ち上がりのタイミングで入力信号であるクロック
信号１１１はローレベルであるので、Ａ／Ｄ変換器１４
の出力信号のＭＳＢ１１３は”０”になる。

【００４６】ＭＳＢ１１３が”０”になるとＤ／Ａ変換
器１６を構成するスイッチ回路２４及び２５が”ＯＦ
Ｆ”及び”ＯＮ”になるので、容量２７に充電されてい
る電荷がスイッチ回路２５を介して定電流源２６に流れ
込む。このため、容量２７の両端の電位は徐々に低下し
て図２（ｅ）に示すように出力信号１１４も徐々に低下
する。

【００４７】また、この時、図３中”Ｔ０１３”に示す
可変遅延回路１８の遅延時間が図３中”Ｔ０１４”に示
す遅延回路２０の遅延時間よりも短い場合、クロック信
号１１２の立ち上がりのタイミングで入力信号であるク
ロック信号１１１はハイレベルであるので、Ａ／Ｄ変換
器１４の出力信号のＭＳＢ１１３は”１”になる。

【００４８】ＭＳＢ１１３が”１”になるとＤ／Ａ変換
器１６を構成するスイッチ回路２４及び２５が”ＯＮ”
及び”ＯＦＦ”になるので、スイッチ回路２４を介して
定電流源２３から容量２７に電流が流れ込み、容量２７
に電荷が充電される。このため、容量２７の両端の電位
は徐々に上昇して図３（ｅ）に示すように出力信号１１
４も徐々に上昇する。

【００４９】そして、容量２７の電位の変化がローパス
フィルタ回路１６を介してＤ／Ａ変換器１６の出力信号
１１４として可変遅延回路１８の制御端子に供給され
る。可変遅延回路１８は制御端子の電圧が低くなると遅
延時間が短くなり、電圧が高くなると遅延時間が長くな
る。

【００５０】従って、可変遅延回路１８の遅延時間が遅
延回路２０の遅延時間よりも長い場合は、Ｄ／Ａ変換器
１６の出力信号１１４が電圧が徐々に低下して可変遅延
回路１８の遅延時間が徐々に短くなり、最終的にクロッ
ク信号１１１の遅延時間が遅延回路２０のクロック信号
１１２の遅延時間に一致して同期状態になる。

【００５１】また、可変遅延回路１８の遅延時間が遅延
回路２０の遅延時間よりも短い場合は、Ｄ／Ａ変換器１
６の出力信号１１４が電圧が徐々に上昇して可変遅延回
路１８の遅延時間が徐々に長くなり、最終的にクロック
信号１１１の遅延時間が遅延回路２０のクロック信号１
１２の遅延時間に一致して同期状態になる。

【００５２】同様に、Ｄ／Ａ変換器１７の出力により可
変遅延回路２１の遅延時間も制御されるので、可変遅延
回路２１の出力であるクロック信号１１５の遅延時間は
可変遅延回路１８のクロック信号１１１の遅延時間に一
致して同期状態になる。この時、クロック信号１１１は
クロック信号１１２に同期しているので、クロック信号
１１１，１１２及び１１５は互いに同期状態になる。

【００５３】すなわち、図４中”イ”及び”ロ”に示す
ようにクロック信号１１１はクロック信号１１２に同期
し、クロック信号１１５はクロック信号１１１に同期す
ることになる。

【００５４】このような同期状態において、アナログ遅
延時間同期ループ回路５０及び５１のループを切り離
し、クロック信号１１２及び１１５の同期が完了した時
点のＤ／Ａ変換器１７の出力電圧を可変遅延回路２１の
制御端子に供給すると共にスイッチ回路１３を図１中”
Ａ”に側に切り換えることにより、クロック信号１１２
及び１１５が同期した状態でアナログ入力信号１００の
Ａ／Ｄ変換ができることになる。

【００５５】この結果、アナログ遅延時間同期ループ回
路５０及び５１を設けてＡ／Ｄ変換器１４及び１５に供
給されるクロック信号を同期させることにより、アナロ
グ処理で位相誤差の自動調整が可能になる。

【００５６】また、図１に示すタイム・インターリーブ
Ａ／Ｄ変換装置ではクロック信号を同期させるためアナ
ログ処理によるアナログ遅延時間同期ループ回路を用い
ていたが勿論、ディジタル的に処理しても構わない。

【００５７】図５は本発明に係るタイム・インターリー
ブＡ／Ｄ変換装置の他の実施例を示す構成ブロック図で
ある。図５において１３，１４，１５，１９，２０，１
００，１１０，１１２及び１１３は図１と同一符号を付
してあり、１６ａ及び１７ａはカウンタ手段、１８ａ及
び２１ａはディジタル入力の可変遅延回路、１１１ａ及
び１１５ａはクロック信号、１１４ａはカウンタ手段１
６ａの出力信号である。

【００５８】また、３６及び３９はインバータ回路、３
７及び４０は可逆カウンタ回路、３８及び４１は平均用
のディジタルフィルタ回路である。さらに、１４，１６
ａ及び１８ａはディジタル遅延時間同期ループ回路５４
を、１５，１７ａ及び２１ａはディジタル遅延時間同期
ループ回路５５をそれぞれ構成している。

【００５９】アナログ入力信号１００はスイッチ回路１
３の一方の入力端子に接続され、スイッチ回路１３の出
力端子はＡ／Ｄ変換器１４及び１５に接続される。Ａ／
Ｄ変換器１４のディジタル出力のＭＳＢはインバータ回
路３６及び可逆カウンタ回路３７のカウントアップ端子
に接続され、インバータ回路３６の出力は可逆カウンタ
回路３７のカウントダウン端子に接続される。また、可
逆カウンタ回路３７の出力はディジタルフィルタ回路３
８に接続される。

【００６０】同様に、Ａ／Ｄ変換器１５のディジタル出
力のＭＳＢはインバータ回路３９及び可逆カウンタ回路
４０のカウントダウン端子に接続され、インバータ回路
３９の出力は可逆カウンタ回路４０のカウントアップ端
子に接続される。また、可逆カウンタ回路４０の出力は
ディジタルフィルタ回路４１に接続される。

【００６１】一方、クロック信号１１０はディジタル入
力の可変遅延回路１８ａ、分周回路１９、可逆カウンタ
回路３７及び４０のクロック入力端子に入力されディジ
タル入力の可変遅延回路１８ａの出力はスイッチ回路１
３の他方の入力端子に接続される。分周回路１９の非反
転出力及び反転出力は遅延回路２０及びディジタル入力
の可変遅延回路２１ａに接続され、遅延回路２０及びデ
ィジタル入力の可変遅延回路２１ａの出力はＡ／Ｄ変換
器１４及び１５のクロック入力端子にそれぞれ接続され
る。

【００６２】また、ディジタルフィルタ回路３８及び４
１のディジタル出力はディジタル入力の可変遅延回路１
８ａ及び２１ａの制御端子にそれぞれ接続される。

【００６３】ここで、図５に示す実施例の動作を図２〜
図４を用いて説明する。また、基本動作は図１に示す実
施例と同様であるので説明は省略する。位相誤差調整時
においてスイッチ回路１３は図１中”Ｂ”に側に切り換
えられるので可変遅延回路１８ａの出力であるクロック
信号１１１ａがＡ／Ｄ変換器１４及び１５に供給され、
入力されるクロック信号１１２及び１１５ａに同期して
クロック信号１１１ａがディジタル信号に変換されるこ
とになる。

【００６４】一方、クロック信号１１０は分周回路１９
によりその周波数が１／２に分周されそれぞれ非反転出
力信号及び反転出力信号が出力される。また、それぞれ
出力信号は遅延回路２０及びディジタル入力の可変遅延
回路２１ａにより適宜遅延されてクロック信号１１２及
び１１５ａとして出力される。

【００６５】この時、図２中”Ｔ０１１”に示す可変遅
延回路１８の遅延時間が図２中”Ｔ０１２”に示す遅延
回路２０の遅延時間よりも長い場合、クロック信号１１
２の立ち上がりのタイミングで入力信号であるクロック
信号１１１ａはローレベルであるので、Ａ／Ｄ変換器１
４の出力信号のＭＳＢ１１３は”０”になる。

【００６６】ＭＳＢ１１３が”０”になるとカウンタ手
段１６ａを構成する可逆カウンタ回路３７のカウントダ
ウン端子がハイレベルになるので、可逆カウンタ回路３
７はカウントダウンモードになり、クロック端子に入力
されるクロック信号１１０でダウンカウントを行う。こ
のため、カウント手段１６ａのディジタル出力は徐々に
減少して行く。

【００６７】また、この時、図３中”Ｔ０１３”に示す
可変遅延回路１８ａの遅延時間が図３中”Ｔ０１４”に
示す遅延回路２０の遅延時間よりも短い場合、クロック
信号１１２の立ち上がりのタイミングで入力信号である
クロック信号１１１ａはハイレベルであるので、Ａ／Ｄ
変換器１４の出力信号のＭＳＢ１１３は”１”になる。

【００６８】ＭＳＢ１１３が”１”になるとカウント手
段１６ａを構成する可逆カウンタ回路３７のカウントア
ップ端子がハイレベルになるので、可逆カウンタ回路３
７はカウントアップモードになり、クロック端子に入力
されるクロック信号１１０でアップカウントを行う。こ
のため、カウント手段１６ａのディジタル出力は徐々に
増加して行く。

【００６９】可逆カウンタ回路３７のディジタル出力は
ディジタルフィルタ回路３８で平均化されてカウント手
段１６ａの出力信号１１４ａとしてディジタル入力の可
変遅延回路１８ａの制御端子に供給される。ディジタル
入力の可変遅延回路１８ａは制御端子のディジタル値が
減少すると遅延時間が短くなり、ディジタル値が増加す
ると遅延時間が長くなる。

【００７０】従って、ディジタル入力の可変遅延回路１
８ａの遅延時間が遅延回路２０の遅延時間よりも長い場
合は、カウント手段１６ａの出力信号１１４ａのディジ
タル値が徐々に減少してディジタル入力の可変遅延回路
１８ａの遅延時間が徐々に短くなり、最終的にクロック
信号１１１ａの遅延時間が遅延回路２０のクロック信号
１１２の遅延時間に一致して同期状態になる。

【００７１】また、ディジタル入力の可変遅延回路１８
ａの遅延時間が遅延回路２０の遅延時間よりも短い場合
は、カウンタ手段１６ａの出力信号１１４ａのディジタ
ル値が徐々に増加してディジタル入力の可変遅延回路１
８ａの遅延時間が徐々に長くなり、最終的にクロック信
号１１１ａの遅延時間が遅延回路２０のクロック信号１
１２の遅延時間に一致して同期状態になる。

【００７２】同様に、カウンタ手段１７ａの出力により
ディジタル入力の可変遅延回路２１ａの遅延時間も制御
されるので、ディジタル入力の可変遅延回路２１ａの出
力であるクロック信号１１５ａの遅延時間はディジタル
入力の可変遅延回路１８ａのクロック信号１１１ａの遅
延時間に一致して同期状態になる。この時、クロック信
号１１１ａはクロック信号１１２に同期しているので、
クロック信号１１１ａ，１１２及び１１５ａは互いに同
期状態になる。

【００７３】すなわち、図４中”イ”及び”ロ”に示す
ようにクロック信号１１１ａはクロック信号１１２に同
期し、クロック信号１１５ａはクロック信号１１１に同
期することになる。

【００７４】このような同期状態において、ディジタル
遅延時間同期ループ回路５２及び５３のループを切り離
し、クロック信号１１２及び１１５ａの同期が完了した
時点のカウンタ手段１７ａのディジタル値をディジタル
入力の可変遅延回路２１ａの制御端子に供給すると共に
スイッチ回路１３を図１中”Ａ”に側に切り換えること
により、クロック信号１１２及び１１５ａが同期した状
態でアナログ入力信号１００のＡ／Ｄ変換ができること
になる。

【００７５】この結果、ディジタル遅延時間同期ループ
回路５４及び５５を設けてＡ／Ｄ変換器１４及び１５に
供給されるクロック信号を同期させることにより、ディ
ジタル処理で位相誤差の自動調整が可能になる。

【００７６】また、図６は１つのＡ／Ｄ変換器を用いて
２つのサンプル・ホールド回路を並列に配置したタイム
・インターリーブＡ／Ｄ変換装置を示す構成ブロック図
である。図６において１３，１６〜３５，５２，５３，
１００，１１０〜１１２，１１４及び１１５は図１と同
一符号を付してあり、４２及び４３はサンプル・ホール
ド回路、４４はアナログ・マルチプレクサ回路、４５は
Ａ／Ｄ変換器、４６はディジタル・デマルチプレクサ回
路である。

【００７７】さらに、１６，１８，４２，４４，４５及
び４６はアナログ遅延時間同期ループ回路５０ａを、１
７，２１，４３，４４，４５及び４６はアナログ遅延時
間同期ループ回路５１ａをそれぞれ構成している。ま
た、４４〜４６に関してはアナログ遅延時間同期ループ
回路５０ａ及び５１ａで共用している。

【００７８】アナログ入力信号１００はスイッチ回路１
３の一方の入力端子に接続され、スイッチ回路１３の出
力端子はサンプル・ホールド回路４２及び４３の入力端
子に接続される。サンプル・ホールド回路４２及び４３
の出力はアナログ・マルチプレクサ回路４４の２つの入
力端子にそれぞれ接続され、アナログ・マルチプレクサ
回路４４の出力はＡ／Ｄ変換器４５に接続される。

【００７９】Ａ／Ｄ変換器４５のディジタル出力のＭＳ
Ｂはディジタル・デマルチプレクサ回路４６に接続さ
れ、ディジタル・デマルチプレクサ回路４６の２つの出
力はＤ／Ａ変換器１６及び１７に接続される。

【００８０】一方、クロック信号１１０は可変遅延回路
１８、分周回路１９及びＡ／Ｄ変換器４５に入力され可
変遅延回路１８の出力はスイッチ回路１３の他方の入力
端子に接続される。分周回路１９の非反転出力及び反転
出力は遅延回路２０及び可変遅延回路２１に接続され、
遅延回路２０の出力はサンプル・ホールド回路４２のク
ロック入力端子、アナログ・マルチプレクサ回路４４の
セレクト端子及びディジタル・デマルチプレクサ回路４
６のセレクト端子にそれぞれ接続される。また、可変遅
延回路２１の出力はサンプル・ホールド回路４３のクロ
ック入力端子に接続される。さらに、Ｄ／Ａ変換器１６
及び１７の出力は可変遅延回路１８及び２１の制御端子
にそれぞれ接続される。

【００８１】ここで、図６に示す実施例の動作を説明す
る。図６に示す実施例ではサンプル・ホールド回路４２
及び４３はタイム・インターリーブ動作する。サンプル
・ホールド回路４２及び４３はクロック信号１１２及び
１１５により交互に動作する。また、アナログ・マルチ
プレクサ回路４４及びディジタル・デマルチプレクサ回
路４６はクロック信号１１２に同期して選択チャンネル
を切り換える。

【００８２】例えば、サンプル・ホールド回路４２がア
ナログ入力信号１００をホールドすれば、アナログ・マ
ルチプレクサ回路４４及びディジタル・デマルチプレク
サ回路４６は”Ａチャンネル”を選択し、サンプル・ホ
ールド回路４２の出力をＡ／Ｄ変換してそのＭＳＢをＤ
／Ａ変換器１６に出力する。

【００８３】同様に、サンプル・ホールド回路４３がア
ナログ入力信号１００をホールドすれば、アナログ・マ
ルチプレクサ回路４４及びディジタル・デマルチプレク
サ回路４６は”Ｂチャンネル”を選択し、サンプル・ホ
ールド回路４３の出力をＡ／Ｄ変換してそのＭＳＢをＤ
／Ａ変換器１７に出力する。

【００８４】その後の遅延時間の同期に関する動作に関
しては図１に示す実施利と同様であるので説明は省略す
る。但し、この場合はＡ／Ｄ変換器に供給するクロック
信号ではなくタイム・インターリーブ動作するサンプル
・ホールド回路４２及び４３に供給するクロック信号が
同期されることになる。

【００８５】この結果、図６に示す実施例ではＡ／Ｄ変
換器が１つでサンプル・ホールド回路を並列に配置して
タイム・インターリーブ動作させる場合であっても、ア
ナログ遅延時間同期ループ回路５０ａ及び５１ａを設け
てサンプル・ホールド回路４２及び４３に供給されるク
ロック信号を同期させることにより、Ａ／Ｄ変換器が１
つで済むと共に位相誤差の自動調整が可能になる。

【００８６】なお、タイム・インターリーブ動作させる
Ａ／Ｄ変換器が３つ以上の場合であっても、アナログ、
若しくは、ディジタル遅延時間同期ループ回路の数を増
やすことにより対応が可能になる。

【００８７】また、図６に示す実施例において図５に示
すディジタル遅延時間同期ループ回路を適用しても勿論
構わない。

【００８８】

【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。請求項１乃至請
求項３発明によれば、アナログ遅延時間同期ループ回路
及びを設けてＡ／Ｄ変換器に供給されるクロック信号を
同期させることにより、アナログ処理で位相誤差の自動
調整が可能なタイム・インターリーブＡ／Ｄ変換装置が
実現できる。

【００８９】また、請求項４乃至請求項６の発明によれ
ば、ディジタル遅延時間同期ループ回路を設けてＡ／Ｄ
変換器に供給されるクロック信号を同期させることによ
り、ディジタル処理で位相誤差の自動調整が可能なタイ
ム・インターリーブＡ／Ｄ変換装置が実現できる。

【００９０】また、請求項７乃至請求項９の発明によれ
ば、アナログ遅延時間同期ループ回路を設けてサンプル
・ホールド回路に供給されるクロック信号を同期させる
ことにより、Ａ／Ｄ変換器が１つで済むと共に位相誤差
の自動調整が可能になる。

【図面の簡単な説明】

【図１】本発明に係るタイム・インターリーブＡ／Ｄ変
換装置の一実施例を示す構成ブロック図である。

【図２】可変遅延回路の遅延時間が遅延回路の遅延時間
よりも長い場合の動作を説明するタイミング図である。

【図３】可変遅延回路の遅延時間が遅延回路の遅延時間
よりも短い場合の動作を説明するタイミング図である。

【図４】位相誤差調整時後の動作を説明するタイミング
図である。

【図５】本発明に係るタイム・インターリーブＡ／Ｄ変
換装置の他の実施例を示す構成ブロック図である。

【図６】１つのＡ／Ｄ変換器を用いて２つのサンプル・
ホールド回路を並列に配置したタイム・インターリーブ
Ａ／Ｄ変換装置を示す構成ブロック図である。

【図７】従来のタイム・インターリーブＡ／Ｄ変換装置
の一例を示す構成ブロック図である。

【図８】クロック信号のタイミングを示すタイミング図
である。

【図９】位相誤差を補正することが可能な従来のタイム
・インターリーブＡ／Ｄ変換装置の一例を示す構成ブロ
ック図である。

【図１０】クロック信号のタイミングを示すタイミング
図である。

【符号の説明】

１ 高速サンプル・ホールド回路 ２，３，４，５，８，９，１４，１５，４５ Ａ／Ｄ変
換器 ６，７，４２，４３ サンプル・ホールド回路 １０，１９ 分周回路 １１，２０ 遅延回路 １２，１８，１８ａ，２１，２１ａ 可変遅延回路 １３，２４，２５，３１，３２ スイッチ回路 １６，１７ Ｄ／Ａ変換器 １６ａ，１７ａ カウンタ手段 ２２，２９，３６，３９ インバータ回路 ２３，２６，３０，３３ 定電流源 ２７，３４ 容量 ２８，３５ ローパスフィルタ回路 ３７，４０ 可逆カウンタ回路 ３８，４１ ディジタルフィルタ回路 ４４ アナログ・マルチプレクサ回路 ４６ ディジタル・デマルチプレクサ回路 ５０，５０ａ，５１，５１ａ アナログ遅延時間同期ル
ープ回路 ５２，５３ チャージポンプ回路 ５４，５５ ディジタル遅延時間同期ループ回路 １００ アナログ入力信号 １０１，１０２，１０３，１０４，１０５，１０６，１
０７，１０８，１１０，１１１，１１１ａ，１１２，１
１５，１１５ａ クロック信号 １０９ 制御信号 １１３ ディジタル出力のＭＳＢ １１４，１１４ａ 出力信号

Claims (9)

【特許請求の範囲】
1. 【請求項１】複数のＡ／Ｄ変換器を並列に配置してそれ
   ぞれのＡ／Ｄ変換器をタイム・インターリーブ動作させ
   るタイム・インターリーブＡ／Ｄ変換装置において、 第１及び第２のアナログ遅延時間同期ループ回路を設け
   て第１及び第２のＡ／Ｄ変換器に供給されるクロック信
   号を同期させることを特徴とするタイム・インターリー
   ブＡ／Ｄ変換装置。
2. 【請求項２】前記第１及び第２のＡ／Ｄ変換器の最上位
   ビットをアナログ信号に変換する第１及び第２のＤ／Ａ
   変換器と、 前記第１のＡ／Ｄ変換器に供給する第１のクロック信号
   を遅延させる遅延回路と、 前記第２のＡ／Ｄ変換器に供給する第２のクロック信号
   を遅延させる第１の可変遅延回路と、 第２の可変遅延回路と、 前記第１及び第２のＡ／Ｄ変換器の入力信号選択するス
   イッチ回路とを備え、前記スイッチ回路を切り換えて前
   記第２の可変遅延回路から出力される第３のクロック信
   号を入力信号として前記第１及び第２のＡ／Ｄ変換器に
   供給し、前記第１及び第２のＤ／Ａ変換器の出力で前記
   第２及び第１の可変遅延回路の遅延時間を制御して前記
   第１乃至第３のクロック信号を同期させることを特徴と
   する請求項１記載のタイム・インターリーブＡ／Ｄ変換
   装置。
3. 【請求項３】前記Ｄ／Ａ変換器が前記Ａ／Ｄ変換器の最
   上位ビットに基づき容量に電荷を充放電するチャージポ
   ンプ回路と、このチャージポンプ回路の出力に接続され
   たローパスフィルタ回路とから構成されることを特徴と
   する請求項２記載のタイム・インターリーブＡ／Ｄ変換
   装置。
4. 【請求項４】複数のＡ／Ｄ変換器を並列に配置してそれ
   ぞれのＡ／Ｄ変換器をタイム・インターリーブ動作させ
   るタイム・インターリーブＡ／Ｄ変換装置において、 第１及び第２のディジタル遅延時間同期ループ回路を設
   けて第１及び第２のＡ／Ｄ変換器に供給されるクロック
   信号を同期させることを特徴とするタイム・インターリ
   ーブＡ／Ｄ変換装置。
5. 【請求項５】前記第１及び第２のＡ／Ｄ変換器の最上位
   ビットに基づきカウントアップ若しくはカウントダウン
   する第１及び第２のカウンタ手段と、 前記第１のＡ／Ｄ変換器に供給する第１のクロック信号
   を遅延させる遅延回路と、 前記第２のＡ／Ｄ変換器に供給する第２のクロック信号
   を遅延させる第１の可変遅延回路と、 第２の可変遅延回路と、 前記第１及び第２のＡ／Ｄ変換器の入力信号選択するス
   イッチ回路とを備え、前記スイッチ回路を切り換えて前
   記第２の可変遅延回路から出力される第３のクロック信
   号を入力信号として前記第１及び第２のＡ／Ｄ変換器に
   供給し、前記第１及び第２のカウンタ手段の出力で前記
   第２及び第１の可変遅延回路の遅延時間を制御して前記
   第１乃至第３のクロック信号を同期させることを特徴と
   する請求項４記載のタイム・インターリーブＡ／Ｄ変換
   装置。
6. 【請求項６】前記カウンタ手段が前記Ａ／Ｄ変換器の最
   上位ビットに基づきカウントアップ若しくはカウントダ
   ウンする可逆カウンタ回路と、この可逆カウンタ回路の
   出力に接続されたディジタルフィルタ回路とから構成さ
   れることを特徴とする請求項５記載のタイム・インター
   リーブＡ／Ｄ変換装置。
7. 【請求項７】複数のサンプル・ホールド回路を並列に配
   置してそれぞれのサンプル・ホールド回路をタイム・イ
   ンターリーブ動作させるタイム・インターリーブＡ／Ｄ
   変換装置において、 第１及び第２のアナログ遅延時間同期ループ回路を設け
   て第１及び第２のサンプル・ホールド回路に供給される
   クロック信号を同期させることを特徴とするタイム・イ
   ンターリーブＡ／Ｄ変換装置。
8. 【請求項８】入力信号をサンプル・ホールドする前記第
   １及び第２のサンプル・ホールド回路と、 この第１及び第２のサンプル・ホールド回路の出力がマ
   ルチプレクサを介して接続されるＡ／Ｄ変換器と、 デマルチプレクサを介して供給される前記Ａ／Ｄ変換器
   の最上位ビットをアナログ信号に変換する第１及び第２
   のＤ／Ａ変換器と、 前記第１のサンプル・ホールド回路に供給する第１のク
   ロック信号を遅延させる遅延回路と、 前記第２のサンプル・ホールド回路に供給する第２のク
   ロック信号を遅延させる第１の可変遅延回路と、 第２の可変遅延回路と、 前記第１及び第２のサンプル・ホールド回路の入力信号
   選択するスイッチ回路とを備え、前記スイッチ回路を切
   り換えて前記第２の可変遅延回路から出力される第３の
   クロック信号を入力信号として前記第１及び第２のサン
   プル・ホールド回路に供給し、前記第１及び第２のＤ／
   Ａ変換器の出力で前記第２及び第１の可変遅延回路の遅
   延時間を制御して前記第１乃至第３のクロック信号を同
   期させることを特徴とする請求項７記載のタイム・イン
   ターリーブＡ／Ｄ変換装置。
9. 【請求項９】前記Ｄ／Ａ変換器が前記Ａ／Ｄ変換器の最
   上位ビットに基づき容量に電荷を充放電するチャージポ
   ンプ回路と、このチャージポンプ回路の出力に接続され
   たローパスフィルタ回路とから構成されることを特徴と
   する請求項８記載のタイム・インターリーブＡ／Ｄ変換
   装置。