CN104467852A - 一种基于时钟移相技术的多路ad同步方法 - Google Patents

Abstract

本发明提出一种基于时钟移相技术的多路AD同步方法，利用时钟芯片的移相功能，对AD的输出时钟与移相后的参考时钟的相位关系进行检测，并通过重启AD芯片改变AD输出时钟的相位，使得参考时钟信号与AD的输出时钟信号的相位关系能够固定，从而达到提高多路AD时间同步精度的目的。通过本方法可以将多路AD输出时钟信号相位调整到一致，同步精度<20ps(由时钟分配芯片通道间的一致性决定)。

Description

一种基于时钟移相技术的多路AD同步方法

技术领域

本发明属于数字信号处理领域，涉及多路AD的同步数字信号采集处理，具体为一种基于时钟移相技术的多路AD同步方法。

背景技术

在数字信号处理领域，多数要求使用多路AD进行模/数转换，并对多路AD数据进行同步处理。针对目前多通道数字信号采集处理系统，已经实现了多路AD数据采集ps级的同步精度，但是目前的同步方式多采用外加时钟延时芯片的方法(参见文献高速多通道数据采集系统的时钟同步设计《舰船电子对抗》2013年01期)，增加了系统复杂度和硬件成本。上述文献提出的方法主要利用多个时钟延时芯片分别对多路AD芯片的时钟进行独立延时处理，达到同步AD的目的。

发明内容

由于在多通道数字信号采集处理系统中，多路AD的输出时钟(采集时间)虽不同步，但时钟之间的相位关系相对固定，但如何利用AD输出时钟之间固定的相位关系来提高AD的同步精度，目前尚无文献给出详细的方法。为此，本发明提供了一种基于时钟移相技术的的多路AD同步方法，利用多路AD输出时钟之间固定的相位关系，巧妙的解决了多通道数字采集系统中AD同步问题。

为了实现上述目的，本发明利用时钟芯片的移相功能，对AD的输出时钟与移相后的参考时钟的相位关系进行检测，并通过重启AD芯片改变AD输出时钟的相位，使得参考时钟信号与AD的输出时钟信号的相位关系能够固定，从而达到提高多路AD时间同步精度的目的。

本发明的技术方案为：

所述一种基于时钟移相技术的多路AD同步方法，其特征在于：包括以下步骤：

步骤1：通过布线保证n路AD芯片的输入时钟等长，n路AD芯片输入时钟的相位一致；

步骤2：计算移相步进phase＝360°/4/(f_clkin/f_clkout)，移相次数N＝4*(f_clkin/f_clkout)，其中f_clkin为AD芯片输入时钟信号clk_in频率，f_clkout为AD芯片输出时钟信号clk_out频率；

步骤3：选取AD1进行以下操作：

步骤3.1：按照步骤2得到的移相步进和移相次数，借助时钟管理芯片，将AD1输出时钟信号以步进的方式连续移相；每移相一次，用移相时钟信号采集AD1输出信号得到1个码字，完成整个时钟周期的移相后，得到N个码字A₁A₂……A_N；

步骤3.2：对于得到N个码字A₁A₂……A_N，若码字中的0在1之前，且0个数为M₀，1的个数为M₁，M₀+M₁＝N，则得到参考时钟信号与AD1输出时钟信号的相差phase_AD1＝M₀*360°/4/(f_clkin/f_clkout)；若码字中的1在0之前，且0之前的1的个数为MM₁，0个数为MM₀，则得到参考时钟信号与AD1输出时钟信号的相差phase_AD1＝(MM₁+MM₀)*360°/4/(f_clkin/f_clkout)；

步骤4：对于其余n-1个AD芯片分别进行以下操作，完成所有的AD芯片同步：

步骤4.1：按照步骤2得到的移相步进和移相次数，借助时钟管理芯片，将ADi输出时钟信号以步进的方式连续移相，i＝2,3,…,n；每移相一次，用移相时钟信号采集ADi输出信号得到1个码字，完成整个时钟周期的移相后，得到N个码字B₁B₂……B_N；

步骤4.2：对于得到N个码字B₁B₂……B_N，若码字中的0在1之前，且0个数为W₀，1的个数为W₁，W₀+W₁＝N，则得到参考时钟信号与ADi输出时钟信号的相差phase_ADi＝W₀*360°/4/(f_clkin/f_clkout)；若码字中的1在0之前，且0之前的1的个数为WW₁，0个数为WW₀，则得到参考时钟信号与ADi输出时钟信号的相差phase_ADi＝(WW₁+WW₀)*360°/4/(f_clkin/f_clkout)；

步骤4.3：若phase_ADi不等于phase_AD1，则重启芯片ADi，重复步骤4.1和步骤4.2，直至phase_ADi等于phase_AD1。

有益效果

本发明利用时钟芯片的移相功能，对AD的输出时钟与移相后的参考时钟的相位关系进行检测，并通过重启AD芯片改变AD输出时钟的相位，使得参考时钟信号与AD的输出时钟信号的相位关系能够固定，从而达到提高多路AD时间同步精度的目的。通过本方法可以将多路AD输出时钟信号相位调整到一致，同步精度<20ps(由时钟分配芯片通道间的一致性决定)。

附图说明

图1：实现该方法的系统原理框图；

图2：多路AD同步的处理流程框图；

图3：AD1与AD2的输入输出时钟关系；

图4：AD1的移相过程；

图5：AD2的移相过程。

具体实施方式

下面结合具体实施例描述本发明：

本实施例中以两个AD芯片为例。

附图1给出了实现该方法的系统原理框图，系统包括1片FPGA，2片AD芯片和1片时钟管理芯片。

通过布线保证2片AD芯片的输入时钟等长，保证AD芯片输入时钟的相位一致性。所以系统的硬件连接关系见图1，系统工作参数如下：中频信号500MHz；AD1与AD2的输入时钟clk1与clk5频率为1GHz；AD采样后输出2路250MHz的DDR数据，所以AD1与AD2的输出时钟clk2与clk3频率为250MHz；参考时钟clk5频率为250MHz，与AD时钟为同源时钟；参考时钟clk5经过时钟管理芯片移相之后得到移相时钟clk4。

由于AD的输入时钟信号clk_in与输出时钟信号clk_out为M倍频关系，在保证多路AD的输入时钟信号严格等相的条件下，由于AD的输出时钟是输入时钟的分频得到，AD的输出时钟信号会出现M种随机相位。

利用经过移相后AD输出时钟信号对AD输出原始时钟信号进行采样，通过采样得到的码字来计算AD输出的时钟相位。借助时钟管理芯片，将AD输出时钟信号以步进的方式连续移相，再对AD输出的原始时钟信号进行采集。移相的步数N为AD输入时钟与输出时钟分频数的4倍，N＝4*(f_clkin/f_clkout)，f_clkin为AD芯片输入时钟信号clk_in频率，f_clkout为AD芯片输出时钟信号clk_out频率，那么移相的步进phase＝360°/4/(f_clkin/f_clkout)。每移相一次，用移相时钟信号采集AD输出信号得到1个码字An，完成整个时钟周期的移相后，能够得到N个码字A₁A₂……A_N，如果得到的N个码字为

其中M₀+M₁＝N，那么码字中0跳变到1的地方就是AD输出时钟的上升沿位置，1跳变到0的地方就是AD输出时钟的下降沿位置。计算码字中0的个数，就能得到参考时钟信号与AD输出时钟信号的相差phase_AD＝M₀*360°/4/(f_clkin/f_clkout)如果N个码字A₁A₂……A_N中1在前0在后

则phase_AD＝(M₁+M₀)*360°/4/(f_clkin/f_clkout)。

取phase_AD1为参考值，判断phase_ADx是否与phase_AD1相等，若相等表示AD_X的相位与AD₁的相位相同，若不同，则复位AD_X，重复上面的运算，直到phase_ADx与phase_AD1相等，AD_X的相位与AD₁的相位相同。直到所有的AD_x都与AD₁的相位相同，多通道的AD同步操作完成，所有AD的输出时钟相位相同，同时各路AD的输出时钟的上升沿在绝对时间轴上有细微的偏差，主要是由于AD输入时钟的前级时钟分配芯片存在的通道间的不一致性造成，典型值<20ps。

本实施例中，根据系统工作参数，首先计算移相的步数N：N＝4*(f_clkin/f_clkout)＝16，移相步进phase为：phase＝360°/4/(f_clkin/f_clkout)＝22.5°，然后系统上电，AD1与AD2的输入输出时钟关系如图3：

图3中可以看出，clk2和clk3时钟是clk1时钟4分频得到，clk2和clk3的相位相差了180°，在时间上，如果AD数据同时在时钟上升沿输出，那么AD2采到的数据要比AD1采到的数据滞后2ns，AD1与AD2的同步精度为2ns，如果不进行同步处理，2ns的数据采集同步精度不满足系统要求，所以需进行同步处理：

首先，FPGA按照相移的度数phase＝22.5°为步进调整时钟管理芯片输出时钟的相位，使用移相后的时钟锁存AD1输出的时钟信号，得到码字A₁A₂……A₁₆＝1111110000000011，移相过程见图4。

计算AD1输出时钟与参考时钟的相位关系

phase_AD1＝(M₁+M₀)*360°/4/(f_clkin/f_clkout)＝315°。

其次，FPGA按照相移的度数phase＝22.5°为步进调整时钟管理芯片输出时钟的相位，使用移相后的时钟锁存AD2输出的时钟信号，得到码字B1B2……B16＝0000001111111100，移相过程见图5。

计算AD2输出时钟与参考时钟的相位关系

phase_AD2＝M₀*360°/4/(f_clkin/f_clkout)＝135°

然后，重启AD2，重复移相过程并计算AD2输出时钟与参考时钟，直到phase_AD2＝315°。

这样就完成AD1与AD2的同步操作，AD1与AD2转换数据的时间点在同一时刻，偏差为10ps～30ps。

Claims (1)

1.一种基于时钟移相技术的多路AD同步方法，其特征在于：包括以下步骤：

步骤1：通过布线保证n路AD芯片的输入时钟等长，n路AD芯片输入时钟的相位一致；

步骤2：计算移相步进phase＝360°/4/(f_clkin/f_clkout)，移相次数N＝4*(f_clkin/f_clkout)，其中f_clkin为AD芯片输入时钟信号clk_in频率，f_clkout为AD芯片输出时钟信号clk_out频率；

步骤3：选取AD1进行以下操作：

步骤3.1：按照步骤2得到的移相步进和移相次数，借助时钟管理芯片，将AD1输出时钟信号以步进的方式连续移相；每移相一次，用移相时钟信号采集AD1输出信号得到1个码字，完成整个时钟周期的移相后，得到N个码字A₁A₂……A_N；

步骤3.2：对于得到N个码字A₁A₂……A_N，若码字中的0在1之前，且0个数为M₀，1的个数为M₁，M₀+M₁＝N，则得到参考时钟信号与AD1输出时钟信号的相差phase_AD1＝M₀*360°/4/(f_clkin/f_clkout)；若码字中的1在0之前，且0之前的1的个数为MM₁，0个数为MM₀，则得到参考时钟信号与AD1输出时钟信号的相差phase_AD1＝(MM₁+MM₀)*360°/4/(f_clkin/f_clkout)；

步骤4：对于其余n-1个AD芯片分别进行以下操作，完成所有的AD芯片同步：

步骤4.1：按照步骤2得到的移相步进和移相次数，借助时钟管理芯片，将ADi输出时钟信号以步进的方式连续移相，i＝2,3,…,n；每移相一次，用移相时钟信号采集ADi输出信号得到1个码字，完成整个时钟周期的移相后，得到N个码字B₁B₂……B_N；

步骤4.2：对于得到N个码字B₁B₂……B_N，若码字中的0在1之前，且0个数为W₀，1的个数为W₁，W₀+W₁＝N，则得到参考时钟信号与ADi输出时钟信号的相差phase_ADi＝W₀*360°/4/(f_clkin/f_clkout)；若码字中的1在0之前，且0之前的1的个数为WW₁，0个数为WW₀，则得到参考时钟信号与ADi输出时钟信号的相差phase_ADi＝(WW₁+WW₀)*360°/4/(f_clkin/f_clkout)；

步骤4.3：若phase_ADi不等于phase_AD1，则重启芯片ADi，重复步骤4.1和步骤4.2，直至phase_ADi等于phase_AD1。