JP3531103B2 - クロック分配装置 - Google Patents
クロック分配装置Info
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- JP3531103B2 JP3531103B2 JP2000097720A JP2000097720A JP3531103B2 JP 3531103 B2 JP3531103 B2 JP 3531103B2 JP 2000097720 A JP2000097720 A JP 2000097720A JP 2000097720 A JP2000097720 A JP 2000097720A JP 3531103 B2 JP3531103 B2 JP 3531103B2
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Description
【０００１】
【発明の属する技術分野】本発明は、クロック発生盤か
らの複数種類のクロック周波数のクロック信号を複数の
インタフェース盤にそれぞれ分配するクロック分配装置
に関する。
らの複数種類のクロック周波数のクロック信号を複数の
インタフェース盤にそれぞれ分配するクロック分配装置
に関する。
【０００２】
【従来の技術】図７は同期網伝送装置の説明図であり、
６１はクロック発生盤、６２はクロスコネクト部、６３
は伝送路側インタフェース（ＩＦ）盤、６４は中継側イ
ンタフェース（ＩＦ）盤を示す。クロック発生盤６１
は、複数種類のクロック周波数のクロック信号を発生し
て各部に分配するものであり、又クロスコネクト部６２
は、伝送路側インタフェース盤６３と中継側インタフェ
ース盤６４との間の主信号に対するクロスコネクトを行
うものであり、クロック発生盤６１から分配されたクロ
ック信号に同期して処理する構成を有するものである。
６１はクロック発生盤、６２はクロスコネクト部、６３
は伝送路側インタフェース（ＩＦ）盤、６４は中継側イ
ンタフェース（ＩＦ）盤を示す。クロック発生盤６１
は、複数種類のクロック周波数のクロック信号を発生し
て各部に分配するものであり、又クロスコネクト部６２
は、伝送路側インタフェース盤６３と中継側インタフェ
ース盤６４との間の主信号に対するクロスコネクトを行
うものであり、クロック発生盤６１から分配されたクロ
ック信号に同期して処理する構成を有するものである。
【０００３】このような同期網伝送装置に於いて、伝送
路側インタフェース盤６３及び中継側インタフェース盤
６４に於ける主信号の伝送速度が総て同一であれば、１
種類或いは少ない種類のクロック信号をクロック発生盤
６１から供給すれば済むことになるが、多種類の伝送速
度の主信号を取り扱う場合は、それらの伝送速度に対応
した種類のクロック信号が必要となる。
路側インタフェース盤６３及び中継側インタフェース盤
６４に於ける主信号の伝送速度が総て同一であれば、１
種類或いは少ない種類のクロック信号をクロック発生盤
６１から供給すれば済むことになるが、多種類の伝送速
度の主信号を取り扱う場合は、それらの伝送速度に対応
した種類のクロック信号が必要となる。
【０００４】例えば、６４ｋｂｐｓの基本インタフェー
スを多重化し、５０Ｍｂｐｓ或いは１５０Ｍｂｐｓで同
期伝送を行う同期網伝送装置に於いては、例えば、８ｋ
Ｈｚの基本クロック信号を基に、それぞれの伝送速度に
対応した速度のクロック信号を必要とし、クロック発生
盤６１は、それらのクロック信号を発生して分配するこ
とになる。
スを多重化し、５０Ｍｂｐｓ或いは１５０Ｍｂｐｓで同
期伝送を行う同期網伝送装置に於いては、例えば、８ｋ
Ｈｚの基本クロック信号を基に、それぞれの伝送速度に
対応した速度のクロック信号を必要とし、クロック発生
盤６１は、それらのクロック信号を発生して分配するこ
とになる。
【０００５】図８は従来例のクロック発生盤とインタフ
ェース盤との説明図であり、７１はクロック発生盤、７
２はインタフェース盤、７３はバックパネル、７４は外
部入力から例えば基本クロック信号の８ｋＨｚのクロッ
ク信号８ＫＣＬＫを抽出するクロック抽出部、７５〜７
８は位相同期発振器（ＰＬＯ）、７９〜８２はバッファ
（ＢＵＦＦ）、８３は制御／監視部、８４〜８７はバッ
ファ（ＢＵＦＦ）を示す。制御／監視部８３は、クロッ
ク発生盤７１の各部を監視し、異常発生時にアラームを
送出するものである。
ェース盤との説明図であり、７１はクロック発生盤、７
２はインタフェース盤、７３はバックパネル、７４は外
部入力から例えば基本クロック信号の８ｋＨｚのクロッ
ク信号８ＫＣＬＫを抽出するクロック抽出部、７５〜７
８は位相同期発振器（ＰＬＯ）、７９〜８２はバッファ
（ＢＵＦＦ）、８３は制御／監視部、８４〜８７はバッ
ファ（ＢＵＦＦ）を示す。制御／監視部８３は、クロッ
ク発生盤７１の各部を監視し、異常発生時にアラームを
送出するものである。
【０００６】又クロック発生盤７１は、クロック抽出部
７４により外部信号から抽出された例えば８ｋＨｚの基
本クロック信号８ＫＣＬＫを位相同期発振器７５〜７８
に入力し、例えば、位相同期発振器７５はバッファ７９
を介してクロック周波数１０ＭＨｚのクロック信号１０
ＭＣＬＫを送出し、位相同期発振器７６はバッファ８０
を介してクロック周波数５ＭＨｚのクロック信号５ＭＣ
ＬＫを送出し、位相同期発振器７７はバッファ８１を介
してそれぞれクロック周波数８ｋＨｚ，６４ｋＨｚ，２
ＭＨｚ，８ＭＨｚのクロック信号８ＫＣＬＫ，６４ＫＣ
ＬＫ，２ＭＣＬＫ，８ＭＣＬＫを送出し、位相同期発振
器７８はバッファ８２を介してクロック周波数３２０ｋ
Ｈｚのクロック信号３２０ＫＣＬＫとフレームパルスＦ
Ｐとを送出する。それぞれのクロック信号はクロック周
波数８ｋＨｚの基本クロック信号８ＫＣＬＫに位相同期
したものである。
７４により外部信号から抽出された例えば８ｋＨｚの基
本クロック信号８ＫＣＬＫを位相同期発振器７５〜７８
に入力し、例えば、位相同期発振器７５はバッファ７９
を介してクロック周波数１０ＭＨｚのクロック信号１０
ＭＣＬＫを送出し、位相同期発振器７６はバッファ８０
を介してクロック周波数５ＭＨｚのクロック信号５ＭＣ
ＬＫを送出し、位相同期発振器７７はバッファ８１を介
してそれぞれクロック周波数８ｋＨｚ，６４ｋＨｚ，２
ＭＨｚ，８ＭＨｚのクロック信号８ＫＣＬＫ，６４ＫＣ
ＬＫ，２ＭＣＬＫ，８ＭＣＬＫを送出し、位相同期発振
器７８はバッファ８２を介してクロック周波数３２０ｋ
Ｈｚのクロック信号３２０ＫＣＬＫとフレームパルスＦ
Ｐとを送出する。それぞれのクロック信号はクロック周
波数８ｋＨｚの基本クロック信号８ＫＣＬＫに位相同期
したものである。
【０００７】そして、各クロック信号１０ＭＣＬＫ，５
ＭＣＬＫ，８ＭＣＬＫ，２ＭＣＬＫ，６４ＫＣＬＫ，８
ＫＣＬＫ，３２ＫＣＬＫ及びフレームパルスＦＰは、バ
ックパネル７３を介して各インタフェース盤７２に分配
され、インタフェース盤７２はバッファ８４〜８７を介
して内部の同期処理を行う回路部に供給する。
ＭＣＬＫ，８ＭＣＬＫ，２ＭＣＬＫ，６４ＫＣＬＫ，８
ＫＣＬＫ，３２ＫＣＬＫ及びフレームパルスＦＰは、バ
ックパネル７３を介して各インタフェース盤７２に分配
され、インタフェース盤７２はバッファ８４〜８７を介
して内部の同期処理を行う回路部に供給する。
【０００８】
【発明が解決しようとする課題】クロック発生盤７１と
インタフェース盤７２とを接続するバックパネルは、ク
ロック信号線以外の各種の信号線や電源線を有するもの
であり、クロック信号線に誘導ノイズが重畳して、誤動
作が生じる問題がある。又クロック信号の高速化に伴っ
て、ＥＭＣ（Ｅlectro Ｍagnetic Ｃompatibility；電
磁環境適合性）規格を満足させる為のＥＭＩ（Ｅlectro
Ｍagnetic Ｉnterference ；電磁波妨害）対策が必要
である。
インタフェース盤７２とを接続するバックパネルは、ク
ロック信号線以外の各種の信号線や電源線を有するもの
であり、クロック信号線に誘導ノイズが重畳して、誤動
作が生じる問題がある。又クロック信号の高速化に伴っ
て、ＥＭＣ（Ｅlectro Ｍagnetic Ｃompatibility；電
磁環境適合性）規格を満足させる為のＥＭＩ（Ｅlectro
Ｍagnetic Ｉnterference ；電磁波妨害）対策が必要
である。
【０００９】又クロック発生盤７１とインタフェース盤
７２との間の配線距離等に対応して、クロック信号の種
類対応に位相のずれが生じる問題がある。このような位
相のずれと共に、温度変化等に従ってクロック信号の位
相の揺らぎが生じることがあり、それによって、同期外
れ等の問題が生じる。又クロック信号の種類対応の位相
のずれを補正する為に、インタフェース盤７２の実装位
置毎に微調整することが考えられる。しかし、インタフ
ェース盤７２の挿抜毎に行う必要があり、且つ調整作業
が煩雑となる問題がある。
７２との間の配線距離等に対応して、クロック信号の種
類対応に位相のずれが生じる問題がある。このような位
相のずれと共に、温度変化等に従ってクロック信号の位
相の揺らぎが生じることがあり、それによって、同期外
れ等の問題が生じる。又クロック信号の種類対応の位相
のずれを補正する為に、インタフェース盤７２の実装位
置毎に微調整することが考えられる。しかし、インタフ
ェース盤７２の挿抜毎に行う必要があり、且つ調整作業
が煩雑となる問題がある。
【００１０】又複数種類のクロック周波数のクロック信
号の位相を一致させる為に、各クロック信号対応のバッ
ファ８４〜８７と共に、電圧制御発振器を含む位相同期
回路（ＰＬＬ；Ｐhase Ｌocked Ｌoop ）を設けること
が考えられる。しかし、複数種類のクロック周波数のク
ロック信号対応に設けることから、コストアップとなる
問題があり、又インタフェース盤７２が大型化する問題
がある。本発明は、ＥＭＣ規格に適合し、且つ複数種類
のクロック信号の位相を簡単な構成で一致させることを
目的とする。
号の位相を一致させる為に、各クロック信号対応のバッ
ファ８４〜８７と共に、電圧制御発振器を含む位相同期
回路（ＰＬＬ；Ｐhase Ｌocked Ｌoop ）を設けること
が考えられる。しかし、複数種類のクロック周波数のク
ロック信号対応に設けることから、コストアップとなる
問題があり、又インタフェース盤７２が大型化する問題
がある。本発明は、ＥＭＣ規格に適合し、且つ複数種類
のクロック信号の位相を簡単な構成で一致させることを
目的とする。
【００１１】
【課題を解決するための手段】本発明のクロック分配装
置は、（１）クロック発生盤１から複数種類のクロック
周波数のクロック信号をインタフェース盤２に分配する
クロック分配装置であって、クロック発生盤１は、複数
種類のクロック周波数のクロック信号の中の少なくとも
１種類のクロック周波数のクロック信号を基本クロック
信号、例えば、クロック周波数８ｋＨｚのクロック信号
８ＫＣＬＫを基本クロック信号とし、他の種類のクロッ
ク周波数のクロック信号を、それぞれ２倍の周波数の正
弦波クロック信号として、基本クロック信号と共にイン
タフェース盤２に送出する構成を有し、このインタフェ
ース盤２は、基本クロック信号の立上りタイミングに同
期して、正弦波クロック信号をサンプリングし、且つ分
周して、他の種類のクロック周波数のクロック信号に変
換する構成を有するものである。
置は、（１）クロック発生盤１から複数種類のクロック
周波数のクロック信号をインタフェース盤２に分配する
クロック分配装置であって、クロック発生盤１は、複数
種類のクロック周波数のクロック信号の中の少なくとも
１種類のクロック周波数のクロック信号を基本クロック
信号、例えば、クロック周波数８ｋＨｚのクロック信号
８ＫＣＬＫを基本クロック信号とし、他の種類のクロッ
ク周波数のクロック信号を、それぞれ２倍の周波数の正
弦波クロック信号として、基本クロック信号と共にイン
タフェース盤２に送出する構成を有し、このインタフェ
ース盤２は、基本クロック信号の立上りタイミングに同
期して、正弦波クロック信号をサンプリングし、且つ分
周して、他の種類のクロック周波数のクロック信号に変
換する構成を有するものである。
【００１２】又（２）インタフェース盤２は、基本クロ
ック信号の立上りタイミングで正弦波クロック信号をサ
ンプリングするサンプル・ホールド回路と、このサンプ
ル・ホールド回路によるサンプリング値と、正弦波クロ
ック信号とを比較する比較器と、この比較器の比較出力
信号を分周する分周回路とを備えている。
ック信号の立上りタイミングで正弦波クロック信号をサ
ンプリングするサンプル・ホールド回路と、このサンプ
ル・ホールド回路によるサンプリング値と、正弦波クロ
ック信号とを比較する比較器と、この比較器の比較出力
信号を分周する分周回路とを備えている。
【００１３】又（３）インタフェース盤２は、正弦波ク
ロック信号をサンプリングしてディジタル信号に変換す
るＡＤ変換器と、基本クロック信号の立上りタイミング
で、ＡＤ変換器からディジタル信号をラッチするラッチ
回路と、このラッチ回路のラッチ出力信号とＡＤ変換器
からのディジタル信号とを比較する比較回路と、この比
較回路の比較一致信号を加えて４分周する分周回路とを
備えている。
ロック信号をサンプリングしてディジタル信号に変換す
るＡＤ変換器と、基本クロック信号の立上りタイミング
で、ＡＤ変換器からディジタル信号をラッチするラッチ
回路と、このラッチ回路のラッチ出力信号とＡＤ変換器
からのディジタル信号とを比較する比較回路と、この比
較回路の比較一致信号を加えて４分周する分周回路とを
備えている。
【００１４】
【発明の実施の形態】図１は本発明の実施の形態の説明
図であり、１はクロック発生盤、２はインタフェース
盤、３はバックパネル、４は外部入力から例えば基本ク
ロック信号の８ｋＨｚのクロック信号８ＫＣＬＫを抽出
するクロック抽出部、５〜８は位相同期発振器（ＰＬ
Ｏ）、９〜１２はＤＡ変換器（Ｄ／Ａ）、１３はバッフ
ァ（ＢＵＦＦ）、１４〜１７はＡＤ変換部（Ａ／Ｄ）、
１８〜２１は位相調整部、２２はバッファ（ＢＵＦ
Ｆ）、２３は制御／監視部を示す。
図であり、１はクロック発生盤、２はインタフェース
盤、３はバックパネル、４は外部入力から例えば基本ク
ロック信号の８ｋＨｚのクロック信号８ＫＣＬＫを抽出
するクロック抽出部、５〜８は位相同期発振器（ＰＬ
Ｏ）、９〜１２はＤＡ変換器（Ｄ／Ａ）、１３はバッフ
ァ（ＢＵＦＦ）、１４〜１７はＡＤ変換部（Ａ／Ｄ）、
１８〜２１は位相調整部、２２はバッファ（ＢＵＦ
Ｆ）、２３は制御／監視部を示す。
【００１５】クロック発生盤１の制御／監視部２３は、
各部を監視し、異常発生時にアラームを送出するもので
ある。又クロック発生盤１のクロック抽出部４は、外部
からの信号を基に例えばクロック周波数８ｋＨｚの基本
クロック信号８ＫＣＬＫを抽出して、位相同期発振器５
〜８に入力し、この基本クロック信号８ＫＣＬＫに位相
同期した各種のクロック周波数のクロック信号を発生す
る。この場合に、例えば、位相同期発振器７からのクロ
ック周波数８ｋＨｚのクロック信号８ＫＣＬＫを基本ク
ロック信号とし、バッファ１３を介して矩形波クロック
信号のまま分配する。これに対して、他のクロック周波
数のクロック信号はＤＡ変換器９〜１２により正弦波信
号に変換して分配する。なお、この場合、インタフェー
ス盤２で必要とするクロック周波数の２倍の周波数の正
弦波クロック信号として分配するものである。
各部を監視し、異常発生時にアラームを送出するもので
ある。又クロック発生盤１のクロック抽出部４は、外部
からの信号を基に例えばクロック周波数８ｋＨｚの基本
クロック信号８ＫＣＬＫを抽出して、位相同期発振器５
〜８に入力し、この基本クロック信号８ＫＣＬＫに位相
同期した各種のクロック周波数のクロック信号を発生す
る。この場合に、例えば、位相同期発振器７からのクロ
ック周波数８ｋＨｚのクロック信号８ＫＣＬＫを基本ク
ロック信号とし、バッファ１３を介して矩形波クロック
信号のまま分配する。これに対して、他のクロック周波
数のクロック信号はＤＡ変換器９〜１２により正弦波信
号に変換して分配する。なお、この場合、インタフェー
ス盤２で必要とするクロック周波数の２倍の周波数の正
弦波クロック信号として分配するものである。
【００１６】例えば、図７に示す従来例と同様のクロッ
ク信号１０ＭＣＬＫ，５ＭＣＬＫ，８ＭＣＬＫ，２ＭＣ
ＬＫ，６４ＫＣＬＫ，８ＫＣＬＫ，３２０ＫＣＬＫ及び
フレームパルスＦＰを分配する場合、前述のように、基
本クロック信号８ＫＣＬＫのみを、矩形波信号のままバ
ッファ１３を介して送出し、他のクロック周波数のクロ
ック信号は、ＤＡ変換器９〜１２により、インタフェー
ス盤２で必要とするクロック周波数の２倍の周波数の正
弦波信号に変換して分配する。
ク信号１０ＭＣＬＫ，５ＭＣＬＫ，８ＭＣＬＫ，２ＭＣ
ＬＫ，６４ＫＣＬＫ，８ＫＣＬＫ，３２０ＫＣＬＫ及び
フレームパルスＦＰを分配する場合、前述のように、基
本クロック信号８ＫＣＬＫのみを、矩形波信号のままバ
ッファ１３を介して送出し、他のクロック周波数のクロ
ック信号は、ＤＡ変換器９〜１２により、インタフェー
ス盤２で必要とするクロック周波数の２倍の周波数の正
弦波信号に変換して分配する。
【００１７】正弦波信号は、理想的には基本波成分のみ
であり、矩形波信号の場合のような高調波成分を含まな
いものである。従って、クロック周波数の２倍の周波数
の正弦波信号として分配しても、ＥＭＩ対策上の問題は
なくなる。又矩形波信号として伝送する基本クロック信
号８ＫＣＬＫは、比較的クロック周波数が低いことによ
り、ＥＭＩ対策上の問題はない。
であり、矩形波信号の場合のような高調波成分を含まな
いものである。従って、クロック周波数の２倍の周波数
の正弦波信号として分配しても、ＥＭＩ対策上の問題は
なくなる。又矩形波信号として伝送する基本クロック信
号８ＫＣＬＫは、比較的クロック周波数が低いことによ
り、ＥＭＩ対策上の問題はない。
【００１８】又位相同期発振器５〜８を、前述のクロッ
ク信号１０ＭＣＬＫ，５ＭＣＬＫ，８ＭＣＬＫ，２ＭＣ
ＬＫ，６４ＫＣＬＫ，８ＫＣＬＫ，３２０ＫＣＬＫ及び
フレームパルスＦＰの中の基本クロック信号８ＫＣＬＫ
を除く他のクロック信号について、２倍のクロック周波
数として出力する構成とすると、ＤＡ変換器９〜１２
は、矩形波信号（ディジタル信号）を正弦波信号（アナ
ログ信号）に変換する波形変換機能を有する構成とす
る。このような矩形波から正弦波に波形変換する構成
は、既に各種の構成が知られており、それらの構成を適
用することができる。
ク信号１０ＭＣＬＫ，５ＭＣＬＫ，８ＭＣＬＫ，２ＭＣ
ＬＫ，６４ＫＣＬＫ，８ＫＣＬＫ，３２０ＫＣＬＫ及び
フレームパルスＦＰの中の基本クロック信号８ＫＣＬＫ
を除く他のクロック信号について、２倍のクロック周波
数として出力する構成とすると、ＤＡ変換器９〜１２
は、矩形波信号（ディジタル信号）を正弦波信号（アナ
ログ信号）に変換する波形変換機能を有する構成とす
る。このような矩形波から正弦波に波形変換する構成
は、既に各種の構成が知られており、それらの構成を適
用することができる。
【００１９】又位相同期発振器５〜８を、従来例と同様
なクロック周波数のクロック信号を出力する構成とした
場合は、ＤＡ変換器９〜１２に２逓倍機能を持たせて、
基本クロック信号８ＫＣＬＫ以外のクロック信号を２逓
倍して正弦波信号に変換する構成とすることになる。
なクロック周波数のクロック信号を出力する構成とした
場合は、ＤＡ変換器９〜１２に２逓倍機能を持たせて、
基本クロック信号８ＫＣＬＫ以外のクロック信号を２逓
倍して正弦波信号に変換する構成とすることになる。
【００２０】インタフェース盤２は、クロック発生盤１
からバックパネル３を介して分配された正弦波のクロッ
ク信号と、矩形波の基本クロック信号８ＫＣＬＫとを受
信し、基本クロック信号８ＫＣＬＫはバッファ２２を介
して位相調整部１８〜２１に加え、又正弦波のクロック
信号は、ＡＤ変換部１４〜１７に入力し、各ＡＤ変換部
１４〜１７に於いて、位相調整部１８〜２１により基本
クロック信号８ＫＣＬＫの立上り位相に同期し、且つ正
弦波クロック信号（アナログ信号）のクロック信号を２
分周した矩形波クロック信号（ディジタル信号）に変換
して、インタフェース盤２内の各部に供給する。
からバックパネル３を介して分配された正弦波のクロッ
ク信号と、矩形波の基本クロック信号８ＫＣＬＫとを受
信し、基本クロック信号８ＫＣＬＫはバッファ２２を介
して位相調整部１８〜２１に加え、又正弦波のクロック
信号は、ＡＤ変換部１４〜１７に入力し、各ＡＤ変換部
１４〜１７に於いて、位相調整部１８〜２１により基本
クロック信号８ＫＣＬＫの立上り位相に同期し、且つ正
弦波クロック信号（アナログ信号）のクロック信号を２
分周した矩形波クロック信号（ディジタル信号）に変換
して、インタフェース盤２内の各部に供給する。
【００２１】即ち、ＡＤ変換部１４により、クロック周
波数２０ＭＨｚの正弦波クロック信号を、波形変換，２
分周により、クロック周波数１０ＭＨｚの矩形波クロッ
ク信号１０ＭＣＬＫに変換して出力し、同様に、ＡＤ変
換部１５により、クロック周波数１０ＭＨｚの正弦波ク
ロック信号を、クロック周波数５ＭＨｚの矩形波クロッ
ク信号５ＭＣＬＫに変換して出力し、ＡＤ変換部１６に
より、クロック周波数１６ＭＨｚ，４ＭＨｚ，１２８ｋ
Ｈｚの正弦波クロック信号を、クロック周波数８ＭＨ
ｚ，２ＭＨｚ，６４ｋＨｚの矩形波クロック信号８ＭＣ
ＬＫ，２ＭＣＬＫ，６４ＫＣＬＫに変換して出力し、Ａ
Ｄ変換部１７により、クロック周波数６４０ｋＨｚの正
弦波クロック信号を、クロック周波数３２０ｋＨｚの矩
形波クロック信号３２０ＫＣＬＫに変換して出力し、又
正弦波のフレームパルスＦＰを矩形波のフレームパルス
ＦＰに変換して出力し、それぞれ基本クロック信号８Ｋ
ＣＬＫの立上り位相に同期した位相の矩形波のクロック
信号とする。
波数２０ＭＨｚの正弦波クロック信号を、波形変換，２
分周により、クロック周波数１０ＭＨｚの矩形波クロッ
ク信号１０ＭＣＬＫに変換して出力し、同様に、ＡＤ変
換部１５により、クロック周波数１０ＭＨｚの正弦波ク
ロック信号を、クロック周波数５ＭＨｚの矩形波クロッ
ク信号５ＭＣＬＫに変換して出力し、ＡＤ変換部１６に
より、クロック周波数１６ＭＨｚ，４ＭＨｚ，１２８ｋ
Ｈｚの正弦波クロック信号を、クロック周波数８ＭＨ
ｚ，２ＭＨｚ，６４ｋＨｚの矩形波クロック信号８ＭＣ
ＬＫ，２ＭＣＬＫ，６４ＫＣＬＫに変換して出力し、Ａ
Ｄ変換部１７により、クロック周波数６４０ｋＨｚの正
弦波クロック信号を、クロック周波数３２０ｋＨｚの矩
形波クロック信号３２０ＫＣＬＫに変換して出力し、又
正弦波のフレームパルスＦＰを矩形波のフレームパルス
ＦＰに変換して出力し、それぞれ基本クロック信号８Ｋ
ＣＬＫの立上り位相に同期した位相の矩形波のクロック
信号とする。
【００２２】図２は本発明の他の実施の形態の説明図で
あり、３１はクロック発生盤、３２はインタフェース
盤、３３はバックパネル、３４はクロック抽出部、３
５，３６は位相同期発振器（ＰＬＯ）、３７はバッファ
（ＢＵＦＦ）、３８はＡＤ変換部（Ａ／Ｄ）、３９は位
相調整レベル検出部、４０はクロック断検出部を示す。
あり、３１はクロック発生盤、３２はインタフェース
盤、３３はバックパネル、３４はクロック抽出部、３
５，３６は位相同期発振器（ＰＬＯ）、３７はバッファ
（ＢＵＦＦ）、３８はＡＤ変換部（Ａ／Ｄ）、３９は位
相調整レベル検出部、４０はクロック断検出部を示す。
【００２３】クロック発生盤３１のクロック抽出部３４
は、前述のクロック抽出部４と同様に外部からの信号か
ら基本クロック信号８ＫＣＬＫを抽出して、位相同期発
振器３５，３６に入力し、位相同期発振器３５は例えば
２０ＭＨｚの正弦波クロック信号を出力して分配し、位
相同期発振器３６は例えば８ｋＨｚの矩形波クロック信
号を出力し、バッファ３７を介して基本クロック信号８
ＫＣＬＫとして分配する。
は、前述のクロック抽出部４と同様に外部からの信号か
ら基本クロック信号８ＫＣＬＫを抽出して、位相同期発
振器３５，３６に入力し、位相同期発振器３５は例えば
２０ＭＨｚの正弦波クロック信号を出力して分配し、位
相同期発振器３６は例えば８ｋＨｚの矩形波クロック信
号を出力し、バッファ３７を介して基本クロック信号８
ＫＣＬＫとして分配する。
【００２４】インタフェース盤３２に於いては、２０Ｍ
Ｈｚの正弦波クロック信号をＡＤ変換部３８と、位相調
整レベル検出部３９とクロック断検出部４０とに入力
し、位相調整レベル検出部３９に、基本クロック信号８
ＫＣＬＫを入力する。位相調整レベル検出部３９は、基
本クロック信号８ＫＣＬＫの立上りタイミングで、２０
ＭＨｚの正弦波クロック信号をサンプリングし、そのサ
ンプリング値をＡＤ変換部３８に入力する。ＡＤ変換部
３８は、このサンプリング値と正弦波クロック信号とを
比較して矩形波信号に変換し、且つ２分周することによ
り、クロック周波数１０ＭＨｚのクロック信号１０ＭＣ
ＬＫを出力する。
Ｈｚの正弦波クロック信号をＡＤ変換部３８と、位相調
整レベル検出部３９とクロック断検出部４０とに入力
し、位相調整レベル検出部３９に、基本クロック信号８
ＫＣＬＫを入力する。位相調整レベル検出部３９は、基
本クロック信号８ＫＣＬＫの立上りタイミングで、２０
ＭＨｚの正弦波クロック信号をサンプリングし、そのサ
ンプリング値をＡＤ変換部３８に入力する。ＡＤ変換部
３８は、このサンプリング値と正弦波クロック信号とを
比較して矩形波信号に変換し、且つ２分周することによ
り、クロック周波数１０ＭＨｚのクロック信号１０ＭＣ
ＬＫを出力する。
【００２５】又クロック断検出部４０は、２０ＭＨｚの
正弦波信号を検出するフィルタ等に構成することによ
り、クロック発生盤３１からの正弦波クロック信号が断
となると、２０ＭＨｚの正弦波信号を検出できなくなる
ので、レベル検出等によってクロック断のアラーム信号
ＡＬＭを送出する。
正弦波信号を検出するフィルタ等に構成することによ
り、クロック発生盤３１からの正弦波クロック信号が断
となると、２０ＭＨｚの正弦波信号を検出できなくなる
ので、レベル検出等によってクロック断のアラーム信号
ＡＬＭを送出する。
【００２６】図３はＡＤ変換部と位相調整レベル検出部
との説明図であり、位相調整レベル検出部３９を、サン
プリング信号生成部４１とサンプル・ホールド回路４２
とにより構成し、ＡＤ変換部３８を比較器４３と分周回
路４４とにより構成した場合を示す。又各部の信号ａ〜
ｄの一例を、図４の（ａ）〜（ｄ）として示す。
との説明図であり、位相調整レベル検出部３９を、サン
プリング信号生成部４１とサンプル・ホールド回路４２
とにより構成し、ＡＤ変換部３８を比較器４３と分周回
路４４とにより構成した場合を示す。又各部の信号ａ〜
ｄの一例を、図４の（ａ）〜（ｄ）として示す。
【００２７】例えば、２０ＭＨｚの正弦波クロック信号
ａを、図４の（ａ）に示し、クロック周波数８ｋＨｚの
基本クロック信号ｂを、図４の（ｂ）に示すものとする
と、サンプリング信号生成部４１は、基本クロック信号
ｂの立上りのタイミングに於いてサンプリングに必要な
パルス幅のサンプリング信号を形成して、サンプル・ホ
ールド回路４２に入力する。
ａを、図４の（ａ）に示し、クロック周波数８ｋＨｚの
基本クロック信号ｂを、図４の（ｂ）に示すものとする
と、サンプリング信号生成部４１は、基本クロック信号
ｂの立上りのタイミングに於いてサンプリングに必要な
パルス幅のサンプリング信号を形成して、サンプル・ホ
ールド回路４２に入力する。
【００２８】このサンプル・ホールド回路４２に於いて
は、正弦波クロック信号をサンプリング信号によってサ
ンプリングしてホールドする。従って、図４に於けるＳ
ＭＰで示す正弦波クロック信号のサンプリング値がホー
ルドされ、基本クロック信号ｂの立上りタイミング毎に
サンプリング値が更新されてホールドされる。このサン
プリング値を比較器４３の比較基準値とする。比較器４
３は、正弦波クロック信号と比較基準値とを比較し、図
４の（ｃ）の比較出力信号ｃを分周回路４４に入力す
る。この比較出力信号ｃは、正弦波クロック信号の周波
数と同一の周波数を有し、且つデューティ５０％である
保証がないものである。
は、正弦波クロック信号をサンプリング信号によってサ
ンプリングしてホールドする。従って、図４に於けるＳ
ＭＰで示す正弦波クロック信号のサンプリング値がホー
ルドされ、基本クロック信号ｂの立上りタイミング毎に
サンプリング値が更新されてホールドされる。このサン
プリング値を比較器４３の比較基準値とする。比較器４
３は、正弦波クロック信号と比較基準値とを比較し、図
４の（ｃ）の比較出力信号ｃを分周回路４４に入力す
る。この比較出力信号ｃは、正弦波クロック信号の周波
数と同一の周波数を有し、且つデューティ５０％である
保証がないものである。
【００２９】そこで、分周回路４４により２分周する
と、デューティ５０％の矩形波クロック信号ｄとなる。
この状態を図４の（ｄ）に示す。この場合、正弦波クロ
ック信号ａの周波数を２０ＭＨｚとすると、矩形波クロ
ック信号ｄは１０ＭＨｚとなり、基本クロック信号８Ｋ
ＣＬＫの立上り位相に同期化した矩形波のクロック信号
１０ＭＣＬＫを出力することができる。
と、デューティ５０％の矩形波クロック信号ｄとなる。
この状態を図４の（ｄ）に示す。この場合、正弦波クロ
ック信号ａの周波数を２０ＭＨｚとすると、矩形波クロ
ック信号ｄは１０ＭＨｚとなり、基本クロック信号８Ｋ
ＣＬＫの立上り位相に同期化した矩形波のクロック信号
１０ＭＣＬＫを出力することができる。
【００３０】又図１に於ける他のクロック周波数１０Ｍ
Ｈｚ，１６ＭＨｚ，４ＭＨｚ，１２８ｋＨｚ，６４０ｋ
Ｈｚの正弦波クロック信号についても、同様な構成によ
って、それぞれ基本クロック信号８ＫＣＬＫに位相同期
したクロック周波数５ＭＨｚ，８ＭＨｚ，２ＭＨｚ，６
４ｋＨｚ，３２０ｋＨｚの矩形波クロック信号５ＭＣＬ
Ｋ，８ＭＣＬＫ，２ＭＣＬＫ，６４ＫＣＬＫ，３２０Ｋ
ＣＬＫとすることができる。又フレームパルスＦＰにつ
いても同様である。
Ｈｚ，１６ＭＨｚ，４ＭＨｚ，１２８ｋＨｚ，６４０ｋ
Ｈｚの正弦波クロック信号についても、同様な構成によ
って、それぞれ基本クロック信号８ＫＣＬＫに位相同期
したクロック周波数５ＭＨｚ，８ＭＨｚ，２ＭＨｚ，６
４ｋＨｚ，３２０ｋＨｚの矩形波クロック信号５ＭＣＬ
Ｋ，８ＭＣＬＫ，２ＭＣＬＫ，６４ＫＣＬＫ，３２０Ｋ
ＣＬＫとすることができる。又フレームパルスＦＰにつ
いても同様である。
【００３１】図５は本発明の更に他の実施の形態の説明
図であり、５１はＡＤ変換器（Ａ／Ｄ）、５２はラッチ
回路、５３は比較回路、５４は分周回路を示す。又各部
の信号ａ〜ｅの一例を図６の（ａ）〜（ｅ）として示
す。なお、図６の（ｄ）に相当する信号は、分周回路５
４内の分周前の信号を示す。
図であり、５１はＡＤ変換器（Ａ／Ｄ）、５２はラッチ
回路、５３は比較回路、５４は分周回路を示す。又各部
の信号ａ〜ｅの一例を図６の（ａ）〜（ｅ）として示
す。なお、図６の（ｄ）に相当する信号は、分周回路５
４内の分周前の信号を示す。
【００３２】ＡＤ変換器５１に入力される例えばクロッ
ク周波数２０ＭＨｚの正弦波クロック信号ａを図６の
（ａ）に示すものとし、又基本クロック信号８ＫＣＬＭ
の矩形波クロック信号ｂを図６の（ｂ）に示すものとす
ると、ＡＤ変換器５１に於いて正弦波クロック信号ａの
クロック周波数より高い周波数のサンプリング信号でサ
ンプリングしてディジタル信号に変換し、ラッチ回路５
２に入力する。なお、ＡＤ変換器５１から複数のディジ
タル信号が出力されるように図示しているが、時系列的
に順次サンプリングして変換されたディジタル信号を順
次ラッチ回路５２と比較回路５３とに入力する。
ク周波数２０ＭＨｚの正弦波クロック信号ａを図６の
（ａ）に示すものとし、又基本クロック信号８ＫＣＬＭ
の矩形波クロック信号ｂを図６の（ｂ）に示すものとす
ると、ＡＤ変換器５１に於いて正弦波クロック信号ａの
クロック周波数より高い周波数のサンプリング信号でサ
ンプリングしてディジタル信号に変換し、ラッチ回路５
２に入力する。なお、ＡＤ変換器５１から複数のディジ
タル信号が出力されるように図示しているが、時系列的
に順次サンプリングして変換されたディジタル信号を順
次ラッチ回路５２と比較回路５３とに入力する。
【００３３】ラッチ回路５２は、基本クロック信号ｂの
立上りタイミングのＡＤ変換器５１からのディジタル信
号をラッチし、ラッチ出力信号を比較回路５３に入力す
る。このラッチ出力信号は、矩形波クロック信号ｂの立
上りタイミング毎に更新され、次の立上りタイミングま
で保持される。従って、比較回路５３は、矩形波クロッ
ク信号ｂの立上りタイミングに於ける正弦波クロック信
号ａのレベル毎に、パルス信号ｃを、図６の（ｃ）に示
すように出力することになり、このパルス信号ｃを分周
回路５４に入力する。
立上りタイミングのＡＤ変換器５１からのディジタル信
号をラッチし、ラッチ出力信号を比較回路５３に入力す
る。このラッチ出力信号は、矩形波クロック信号ｂの立
上りタイミング毎に更新され、次の立上りタイミングま
で保持される。従って、比較回路５３は、矩形波クロッ
ク信号ｂの立上りタイミングに於ける正弦波クロック信
号ａのレベル毎に、パルス信号ｃを、図６の（ｃ）に示
すように出力することになり、このパルス信号ｃを分周
回路５４に入力する。
【００３４】分周回路５４は、４分周する構成を有し、
例えば、２段のフリップフロップにより構成し、１段目
のフリップフロップに比較回路５３からのパルス信号ｃ
を入力すると、その１段目のフリップフロップの出力信
号は、図６の（ｄ）に示すものとなる。この出力信号
は、デューティ５０％ではないので、２段目のフリップ
フロップに入力する。それによって、２分周されて、図
６の（ｅ）に示すデューティ５０％の矩形波クロック信
号ｅを出力することができる。
例えば、２段のフリップフロップにより構成し、１段目
のフリップフロップに比較回路５３からのパルス信号ｃ
を入力すると、その１段目のフリップフロップの出力信
号は、図６の（ｄ）に示すものとなる。この出力信号
は、デューティ５０％ではないので、２段目のフリップ
フロップに入力する。それによって、２分周されて、図
６の（ｅ）に示すデューティ５０％の矩形波クロック信
号ｅを出力することができる。
【００３５】従って、図１に於けるクロック周波数２０
ＭＨｚ，１０ＭＨｚ，１６ＭＨｚ，４ＭＨｚ，１２８ｋ
Ｈｚ，６４０ｋＨｚの正弦波クロック信号について、そ
れぞれ基本クロック信号８ＫＣＬＫに位相同期したクロ
ック周波数１０ＭＨｚ，５ＭＨｚ，８ＭＨｚ，２ＭＨ
ｚ，６４ｋＨｚ，３２０ｋＨｚの矩形波クロック信号１
０ＭＣＬＫ，５ＭＣＬＫ，８ＭＣＬＫ，２ＭＣＬＫ，６
４ＫＣＬＫ，３２０ＫＣＬＫとして、インタフェース盤
の各部へ供給することができる。
ＭＨｚ，１０ＭＨｚ，１６ＭＨｚ，４ＭＨｚ，１２８ｋ
Ｈｚ，６４０ｋＨｚの正弦波クロック信号について、そ
れぞれ基本クロック信号８ＫＣＬＫに位相同期したクロ
ック周波数１０ＭＨｚ，５ＭＨｚ，８ＭＨｚ，２ＭＨ
ｚ，６４ｋＨｚ，３２０ｋＨｚの矩形波クロック信号１
０ＭＣＬＫ，５ＭＣＬＫ，８ＭＣＬＫ，２ＭＣＬＫ，６
４ＫＣＬＫ，３２０ＫＣＬＫとして、インタフェース盤
の各部へ供給することができる。
【００３６】本発明は、前述の各実施の形態のみに限定
されるものではなく、種々付加変更することができるも
のであり、例えば、クロック発生盤とインタフェース盤
との間をバックパネルの配線を介して接続した場合につ
いて示しているが、クロック発生盤とインタフェース盤
との間をケーブルで接続した構成についても適用できる
ものである。又インタフェース盤は、各種の機能をする
パッケージを総称するものである。又同期網伝送装置の
みでなく、他の装置に於ける複数種類のクロック周波数
のクロック信号を分配する構成に対しても適用可能であ
る。
されるものではなく、種々付加変更することができるも
のであり、例えば、クロック発生盤とインタフェース盤
との間をバックパネルの配線を介して接続した場合につ
いて示しているが、クロック発生盤とインタフェース盤
との間をケーブルで接続した構成についても適用できる
ものである。又インタフェース盤は、各種の機能をする
パッケージを総称するものである。又同期網伝送装置の
みでなく、他の装置に於ける複数種類のクロック周波数
のクロック信号を分配する構成に対しても適用可能であ
る。
【００３７】
【発明の効果】以上説明したように、本発明は、クロッ
ク発生盤１からインタフェース盤２に供給するクロック
信号を、正弦波信号として分配することにより、高調波
ノイズを低減することができるから、ＥＭＩ対策上有利
となる。又少なくとも１種類のクロック周波数の基本ク
ロック信号は、矩形波信号として分配し、インタフェー
ス盤２に於いては、基本クロック信号の立上りタイミン
グに他のクロック周波数のクロック信号の位相を同期化
し、且つ正弦波クロック信号を矩形波クロック信号に変
換して各部に供給することができる。従って、複数のク
ロック周波数対応のクロック信号毎の位相調整等を行う
ことなく、インタフェース盤２内の各クロック信号の位
相を基本クロック信号の立上り位相に同期化することが
できる利点がある。
ク発生盤１からインタフェース盤２に供給するクロック
信号を、正弦波信号として分配することにより、高調波
ノイズを低減することができるから、ＥＭＩ対策上有利
となる。又少なくとも１種類のクロック周波数の基本ク
ロック信号は、矩形波信号として分配し、インタフェー
ス盤２に於いては、基本クロック信号の立上りタイミン
グに他のクロック周波数のクロック信号の位相を同期化
し、且つ正弦波クロック信号を矩形波クロック信号に変
換して各部に供給することができる。従って、複数のク
ロック周波数対応のクロック信号毎の位相調整等を行う
ことなく、インタフェース盤２内の各クロック信号の位
相を基本クロック信号の立上り位相に同期化することが
できる利点がある。
【００３８】又正弦波クロック信号を矩形波クロック信
号に変換する過程で、２分周又は４分周することによ
り、デューティ５０％の所望のクロック周波数のクロッ
ク信号を得ることができ、インタフェース盤２の各部の
動作の安定化を図ることができる利点がある。
号に変換する過程で、２分周又は４分周することによ
り、デューティ５０％の所望のクロック周波数のクロッ
ク信号を得ることができ、インタフェース盤２の各部の
動作の安定化を図ることができる利点がある。
【図１】本発明の実施の形態の説明図である。
【図２】本発明の他の実施の形態の説明図である。
【図３】ＡＤ変換部と位相調整レベル検出部との説明図
である。
である。
【図４】本発明の他の実施の形態の動作説明図である。
【図５】本発明の更に他の実施の形態の説明図である。
【図６】本発明の更に他の実施の形態の動作説明図であ
る。
る。
【図７】同期網伝送装置の説明図である。
【図８】従来例のクロック発生盤とインタフェース盤と
の説明図である。
の説明図である。
１ クロック発生盤
２ インタフェース盤
３ バックパネル
４ クロック抽出部
５〜８ 位相同期発振器（ＰＬＯ）
９〜１２ ＤＡ変換部（Ｄ／Ａ）
１３，２２ バッファ（ＢＵＦＦ）
１４〜１７ ＡＤ変換部（Ａ／Ｄ）
１８〜２１ 位相調整部
２３ 制御／監視部
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 7/00
G06F 1/04
G06F 1/10
H03K 5/15
H03M 1/12
Claims (3)
- 【請求項１】 クロック発生盤から複数種類のクロック
周波数のクロック信号をインタフェース盤に分配するク
ロック分配装置に於いて、 前記クロック発生盤は、複数種類のクロック周波数のク
ロック信号の中の少なくとも１種類のクロック周波数の
クロック信号を基本クロック信号とし、他の種類のクロ
ック周波数のクロック信号を、それぞれ２倍の周波数の
正弦波クロック信号として前記基本クロック信号と共に
前記インタフェース盤に送出する構成を有し、 前記インタフェース盤は、前記基本クロック信号の立上
りタイミングに同期して、前記正弦波クロック信号をサ
ンプリングし、且つ分周して、前記他の種類のクロック
周波数のクロック信号に変換する構成を有することを特
徴とするクロック分配装置。 - 【請求項２】 前記インタフェース盤は、前記基本クロ
ック信号の立上りタイミングで前記正弦波クロック信号
をサンプリングするサンプル・ホールド回路と、該サン
プル・ホールド回路によるサンプリング値と、前記正弦
波クロック信号とを比較する比較器と、該比較器の比較
出力信号を分周する分周回路とを備えたことを特徴とす
る請求項１記載のクロック分配装置。 - 【請求項３】 前記インタフェース盤は、前記正弦波ク
ロック信号をサンプリングしてディジタル信号に変換す
るＡＤ変換器と、前記基本クロック信号の立上りタイミ
ングで前記ＡＤ変換器からディジタル信号をラッチする
ラッチ回路と、該ラッチ回路のラッチ出力信号と前記Ａ
Ｄ変換器からのディジタル信号とを比較する比較回路
と、該比較回路の比較一致信号を加えて４分周する分周
回路とを有することを特徴とする請求項１記載のクロッ
ク分配装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000097720A JP3531103B2 (ja) | 2000-03-31 | 2000-03-31 | クロック分配装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000097720A JP3531103B2 (ja) | 2000-03-31 | 2000-03-31 | クロック分配装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001285265A JP2001285265A (ja) | 2001-10-12 |
| JP3531103B2 true JP3531103B2 (ja) | 2004-05-24 |
Family
ID=18612303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000097720A Expired - Fee Related JP3531103B2 (ja) | 2000-03-31 | 2000-03-31 | クロック分配装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3531103B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104467852A (zh) * | 2014-11-24 | 2015-03-25 | 中国电子科技集团公司第二十九研究所 | 一种基于时钟移相技术的多路ad同步方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100440569B1 (ko) * | 2001-12-20 | 2004-07-21 | 한국전자통신연구원 | 다중 밴드 모뎀의 클럭 분배장치 |
| GB2492389A (en) * | 2011-06-30 | 2013-01-02 | Tomtom Int Bv | Pulse shaping is used to modify a timing signal prior to propagation to reduce electromagnetic radiation |
-
2000
- 2000-03-31 JP JP2000097720A patent/JP3531103B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104467852A (zh) * | 2014-11-24 | 2015-03-25 | 中国电子科技集团公司第二十九研究所 | 一种基于时钟移相技术的多路ad同步方法 |
| CN104467852B (zh) * | 2014-11-24 | 2017-11-03 | 中国电子科技集团公司第二十九研究所 | 一种基于时钟移相技术的多路ad同步方法 |
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|---|---|
| JP2001285265A (ja) | 2001-10-12 |
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