CN107181475B - 用于比较器中的电路 - Google Patents

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Abstract

本文公开了用于比较器中用以捕获第一输入信号与第二输入信号的幅值之间的差的电荷模式电路，该电路包括：尾节点，其被配置为在捕获操作期间接收电荷包；第一节点和第二节点，其能够沿着相应的第一路径和第二路径导电地连接至所述尾节点；以及控制电路，其被配置为在捕获操作期间基于第一输入信号和第二输入信号来控制尾节点与第一节点和第二节点之间的这样的连接，使得根据第一输入信号的幅值与第二输入信号的幅值之间的差将电荷包在第一路径与第二路径之间进行划分。

Description

用于比较器中的电路
技术领域
本发明涉及用于捕获两个输入信号之间的差(例如其幅值之间的差)的电路。例如，这样的幅值可以是在输入电压信号的情况下的电压电平。这样的电路可以用于比较器中。
背景技术
比较器通常将两个电压或电流进行比较，并输出指示两个电压或电流中的哪一个较大(或较小)的信号。比较器，尤其是时钟控制比较器通常用于ADC(模拟至数字转换器)和存储器电路中。
例如，逐次逼近寄存器(SAR)ADC通常在其每个子转换操作中使用比较器。逐次逼近转换可以被认为是由一系列子转换操作组成的转换处理的一个示例。这样的ADC电路(混合信号电路)可以具有特定用途，例如作为在EP-A1-2211468中公开的采样电路中的路径的端部处使用的ADC电路(子ADC单元)。
应当理解，在这样的ADC电路中的比较器(及其电路)的应用仅仅是一个示例应用，并且本文公开的电路通常可以应用于比较器中或者实际上通常可以应用在用于捕获或测量或放大两个输入信号之间的幅值差的电路中。
因此，作为背景，为了探索本发明的电路在ADC电路中的应用，现在将考虑在EP-A1-2211468中公开的采样电路的各方面。
图1是可以应用本发明的模拟至数字电路40的示意图。电路40包括采样器42、作为示例时钟信号发生器的电压控制振荡器(VCO)44、解复用器46、ADC组48、数字单元50和校准单元52。
采样器42被配置为执行四路或四相时间交替，以便通过电流导引将输入电流IIN划分成四个时间交替的采样流A至D。为此，VCO 44是可操作用于输出彼此之间相位差为90°的四个时钟信号(例如，作为四个升余弦信号)的正交VCO。VCO 44可以例如是共享的16GHz正交VCO，以使电路40能够具有64GS/s的总采样率。
如图1所示，流A至流D中的每个包括串联在一起的解复用器46和ADC组48。采样器42以电流模式操作，因此流A至流D实际上是源自(并且一起组成)输入电流IIN的四个时间交替的电流脉冲流，每个流的采样率为总采样率的四分之一。继续64GS/s的示例总采样率，流A至流D中的每个的采样率可以为16GS/s。
作为示例，聚焦于流A，电流脉冲流首先由n路解复用器46解复用。解复用器46是电流导引解复用器，并且其执行与采样器42类似的功能，将流A划分成n个时间交替的流。
从解复用器46输出的n个流传递到包含n个ADC子单元的ADC组48，每个ADC子单元可操作用于将其输入脉冲流转换为数字信号，例如转换为8位数字值。因此，n个数字流从ADC组48传递到数字单元50。
流B、流C和流D与流A类似地操作，因此省略重复描述。如果n＝80，则电路40可以被认为包括在四个ADC组48之间划分的320个ADC子单元。
校准单元52被连接成从数字单元50接收一个或更多个信号，并且基于该信号来确定要施加到采样器42、VCO 44、解复用器46和ADC组48中的一个或更多个的控制信号。
图2是用于理解ADC组48的操作原理的示意图。为了简单起见，仅示出解复用器46的一个输出60，因此示出的ADC电路48仅表示该特定输出所需的ADC电路(子ADC单元)。可以向解复用器46的所有输出提供类似的ADC电路48(子ADC单元)。
ADC电路48通常采用电容150的形式。如图2所示，电容150的值可以是可变的，使得其值可以在校准期间或在初始设置阶段期间被调整。一般来说，电容150用于将来自输出60的电流脉冲转换成电压值VOUT。也就是说，每个脉冲将电容150充电到与所关注的脉冲的面积成比例的电压。这是因为每个电流脉冲中的电荷量由其面积定义(Q＝∫I dt)，并且因为电容150两端的电压由电荷量Q和电容值C定义(V＝Q/C)。
在电容150两端保持针对特定脉冲的电压VOUT，直到电路48被复位开关152复位为止。在保持针对特定脉冲的电压VOUT的同时，可以例如使用采用逐次逼近寄存器(SAR)的ADC电路将该模拟输出值转换为数字输出值。在如可以是针对图1电路的情况(尽管未明确示出)的差分电路的情形下，每个VOUT会具有其互补的VOUT，并且该VOUT对可以一起应用于差分比较器，以使得输出针对该对的单个数字输出。
该操作模式的优点在于：即使在解复用器46中经历延迟，每个脉冲中的电荷仍会到达相关输出，尽管经过稍长的时段。在该情况下，从脉冲产生的电压VOUT保持不受影响。为了说明这一点，在图2中示出了相同电流脉冲的两个示例154和156。第一脉冲154表示经历最小延迟的情况。第二脉冲156表示例如由于电路中的轨道(track)电容而经历一些延迟/扩展的情况。因此，与脉冲154相比，脉冲156在时间上被拉伸。重要的是，两个脉冲154和156的面积基本相同，因此对于两者，输出电压VOUT是相同的。
图3是用于理解图2中的电路48的每个子ADC单元内的SAR-ADC(逐次逼近寄存器-模拟至数字转换)电路的可能应用的示意图。如图3所示，这样的电路可以具有如下形式的子转换操作(阶段/步骤)的循环：复位(R)；采样(S)；1；2；3；4；5；6；7和8。在每个采样子转换操作中，可以将所关注的电流脉冲转换为输出电压VOUT，并且随后可以在接下来的8个SAR子转换操作中将该电压VOUT转变成8比特数字值。然后，下一个复位子转换操作为下一个电流脉冲准备电路。
图4示出了可以与图1和图2的电路一起使用的示例SAR ADC电路，即作为ADC组48的子ADC单元的一部分。主要元件是从图2获取VOUT的S/H电路170、电压比较器180、内部DAC190和SAR 200。比较器180将保持的VOUT与内部DAC 190的输出进行比较，并将比较的结果输出到SAR 200。SAR 200被设计成向内部DAC 190提供近似VOUT的数字码。DAC 190基于来自SAR 200的数字码输入而向比较器提供模拟电压。
将SAR 200初始化，使得其最高有效位(MSB)等于数字1(其他位为数字0)。然后，将该码输入到DAC 190，DAC 190的输出模拟电压被提供给比较器180。如果该模拟电压大于VOUT，则比较器180使SAR 200复位该位；否则，该位保持为1。然后，将下一位设置为1，并且进行相同的过程(子转换操作)，继续该二进制搜索直到SAR 200中的每一位都已被测试为止(这些“测试”分别对应于图3中的子转换操作1至8)。从SAR 200输出的结果数字码是采样电压VOUT的数字近似，并且最终在转换完成时被输出。
显然，每个这样的“测试”包括由比较器执行的比较操作。通常，这样的子转换操作是同步执行的，即每个子转换操作采用由时钟信号调节的相同时间量。这可以意味着每个子转换具有其间执行必要的比较的“比较”时段，并且在其结束时比较的结果被递送到周围电路。然后，该“比较”时段之后可以是“复位”时段，其中比较器准备下一次比较，即下一个子转换操作。这给比较器施加了压力，因为比较器要在给定时间段内始终产生准确的输出，即使在其输入可能在电压电平上非常接近的情况下也如此。比较器的性能影响子ADC单元的总体性能，并且因此也影响图1的整个模拟至数字电路40的总体性能。
期望提供能够实现快速低功率低噪声比较器电路的电路。期望这样的电路具有稳定的性能(例如在变化过程、电压等方面)。这样的电路可以用于比较器中，或者可以用于其他类型的电路中(例如，用于存储器中)。
发明内容
根据本发明第一方面的实施方式，提供了一种用于比较器中用以捕获第一输入信号与第二输入信号的幅值之间的差的电荷模式电路。这样的电路包括：尾节点，其被配置为在捕获操作期间接收电荷包；第一节点和第二节点，其能够沿着相应的第一路径和第二路径导电地连接至所述尾节点；以及控制电路，其被配置为在捕获操作期间基于第一输入信号和第二输入信号来控制在尾节点与第一节点和第二节点之间的这种连接，使得根据第一输入信号与第二输入信号的幅值之间的差将所述电荷包(即，由所述电荷包形成的电流)在所述第一路径与所述第二路径之间进行划分。
这样的电荷包是电荷，即可称为电流脉冲的限定量的电荷的包。这样的电路可以被认为是电荷模式电路，因为它依赖于划分电荷包以及如何划分组成该包的电荷。由于类似的原因，这样的电路还可以被认为是电流模式电路。
电荷包或电流脉冲可以被认为是与在时间和幅值上都受到限制的电流信号对应的、限定的(例如预定的)或限制的或有限的电荷包。这样的电荷包可以由不连续的电流信号或脉冲电流信号产生，即，不连续的电流信号或脉冲电流信号开始、然后停止以限定电荷包。
通过使用这样的限制的电荷包，可能可以限制可沿第一路径和第二路径流动的电荷的量，并且因此限制由该电荷引起的电位差(例如，相对于地)，例如，在寄生电容之上的电位差。另外，当这样的电荷停止流动时，至少可以在其中该电位差可以有效地进行比较的时间段内保持该电位差。因此，电荷模式电路可以用于比较器中。
例如，可以控制(或预定或限定或限制)电荷包的大小，使得这些电位差(形成电荷模式电路的输出信号)的平均值具有限定的(或预定的)值。该值可以位于电荷模式电路的电源(例如VDD)与地(GND)电压电平之间，例如在0.2VDD与0.8VDD之间，或者在0.5VDD与0.8VDD之间，或者在约0.7VDD处。换句话说，该值可以位于相比在允许不受限制的电流流动的情况下这样的电位差在捕获操作中会上升到的值要低的水平，或者可替选地位于相比在允许不受限制的电流流动的情况下这样的电位差在捕获操作中会下降至的值要高的水平。电荷包的大小可以小于在电流的流动不受限制的情况下在捕获操作中流动的电荷的量。
作为另一示例，电荷包的大小可以使得：在捕获操作期间在所述第一节点和第二节点处的电压电平(接近并且)稳定或维持在第一不同值和第二不同值。这些不同值的平均值可以由电荷包的大小来限定。这些值之间的差(例如差的大小)可以取决于第一输入信号与第二输入信号的幅值之间的差。
输入信号可以是幅值为电压电平的电压模式(或简称为电压)信号。输入信号可以是幅值为电流值的电流模式(或电流)信号。输入信号可以是幅值为电荷量的电荷模式信号。第一输入信号和第二输入信号可以是模拟信号。当然，可以将基于电流的信号或基于电荷的信号转换为电压模式信号，并且将这些电压模式信号用作输入信号。
控制电路可以包括沿着路径设置的开关电路，该开关电路被配置为使得尾节点与第一节点和第二节点之间的连接的相对导电性通过第一输入信号和第二输入信号的幅值来控制。这样的开关电路可以包括晶体管，例如MOSFET。
开关电路可以包括第一晶体管和第二晶体管，第一晶体管的沟道形成第一路径的部分并且第二晶体管的沟道形成第二路径的部分。这些晶体管的栅极端子可以通过第一输入信号和第二输入信号来控制，以影响沿着上述路径的电流或电荷的流动。
控制电路可以被配置为使电荷包或电流脉冲被划分，使得其各部分同时沿第一路径和第二路径传递。所述各部分的相对大小可取决于第一输入信号与第二输入信号的幅值之间的差。
电流模式电路可以包括被配置为在捕获操作期间提供电荷包(或电流脉冲)的可控电荷泵或电流源。可控电荷泵或电流源在能够控制提供电荷包的时间以及/或者电荷包的大小的意义上可以是可控的。
可控电荷泵可以被配置为使得电荷包具有预定大小或给定大小。可控电荷泵可以被配置为使得可以例如基于控制信号或参考信号来调节预定大小或给定大小。可控电荷泵可以被连接成使得电荷包在捕获操作期间被递送到尾节点。给定大小或预定大小可以使得：根据第一输入信号与第二输入信号的幅值之间的差，在捕获操作期间在所述第一节点处和所述第二节点处的电压电平稳定在第一不同值和第二不同值。
可控电荷泵可以包括电容器和开关电路，该开关电路可操作用于在捕获操作之前对电容器充电并且在捕获操作期间使电容器放电，以便提供电荷包。可控电荷泵可以以其他方式配置。电荷泵可以被配置为调节电荷包中的电荷量以补偿例如电容或电源电压的改变。
电荷模式电路可以被配置为接收时钟信号(或其他这样的控制信号)并且基于该时钟信号来执行捕获操作。这样，电荷模式电路可以被认为是其操作与时钟信号同步的时钟控制电路。
电荷模式电路可以被配置为：例如与时钟信号同步地执行一系列所述捕获操作。这样的捕获操作可以与复位操作交替进行，在复位操作期间电路被复位(例如从第一节点处和第二节点处的电压电平被恢复为初始值的意义上而言)。因此，电荷模式电路可以被配置为将在第一节点处和第二节点处的电压电平带至或设置为(恰好)在捕获操作或每个捕获操作之前(或开始时)的初始值。
根据本发明第二方面的实施方式，提供了一种包括根据本发明上述第一方面的电荷模式电路的比较器。
这样的比较器可以包括差分输入动态锁存电路或时钟控制锁存电路，例如strongARM锁存电路，锁存电路被连接成从电荷模式电路接收其输入。例如，这些输入可以从电荷模式电路的输出提供，所述输出可以在电荷模式电路的第一节点处和第二节点处提供。例如，这些输入可以连接到电荷模式电路的第一节点和第二节点。
根据本发明第三方面的实施方式，提供了一种模拟至数字转换器电路，包括根据本发明上述第一方面的电荷模式电路，或者根据本发明上述第二方面的比较器。
根据本发明第四方面的实施方式，提供了一种IC芯片，例如倒装芯片，其包括根据本发明上述第一方面的电荷模式电路，或者根据本发明上述第二方面的比较器，或者根据本发明上述第三方面的模拟至数字转换器电路。
根据本发明第五方面的实施方式，提供了一种存储器装置，其包括根据本发明上述第一方面的电荷模式电路，或者根据本发明上述第二方面的比较器，或者根据本发明上述第三方面的模拟至数字转换器电路。
本发明扩展到在范围上与上述装置方面相对应的方法方面。
附图说明
现在将通过示例的方式参考附图，在附图中：
如上所述，图1是可以应用本发明的模拟至数字电路的示意图；
如上所述，图2是用于理解图1的ADC组的ADC单元的操作原理的示意图；
如上所述，图3是用于理解图2的每个子ADC单元内的SAR-ADC电路的可能应用的示意图；
如上所述，图4是可以作为子ADC单元的一部分、与图1和图2的电路一起使用的示例SAR ADC电路的示意图；
图5是先前考虑的示例时钟控制比较器电路的示意图；
图6是用于与图5的电路一起使用的先前考虑的示例时钟控制前置放大器电路的示意图；
图7是实现本发明的时钟控制前置放大器电路的示意图；
图8是用于理解图7的电路的操作的曲线图；以及
图9是实现本发明的时钟控制前置放大器电路的示意图。
具体实施方式
图5是先前考虑的示例时钟控制比较器电路300的示意图。时钟控制比较器电路300可以被称为锁存比较器电路300，并且可以与通常被称为strongARM锁存器的锁存电路进行比较。下面通过所提供的并排且带有注释的曲线图可以更加详细地理解该电路的操作。
电路300包括如图5中那样连接在一起的输入晶体管302和304的差分对、两个交叉耦接的晶体管对306、308、310和312、输出节点314和316、中间节点318、320、第一参考电压源322、尾节点324、时钟控制预充电晶体管326和328、时钟控制“比较”晶体管330和第二参考电压源332。
更具体地，输入晶体管302和304的差分对被连接成使得其栅极端子用作接收输入信号IN和
Figure BDA0001243007380000081
的一对差分输入。这对差分输入是彼此之间要进行比较的两个比较器输入(参见例如图4中针对比较器180的两个输入)。
两个交叉耦接的晶体管对306、308、310、312耦接以形成两个交叉耦接的反相器，其中晶体管306和310形成反相器中的一个并且该反相器的输出连接到输出节点314，以及晶体管308和312形成反相器中的另一个并且该反相器的输出连接到输出节点316。由晶体管306和310形成的反相器连接在中间节点318与第一参考电压源322之间，在该情况下第一参考电压源322为VDD。由晶体管308和312形成的反相器连接在中间节点320与第一参考电压源322之间。反相器的输出在输出节点314和316处提供比较器电路300的输出。
输入晶体管302和304的差分对分别连接在中间节点318与公共尾节点324之间以及在中间节点320与公共尾节点324之间。
预充电(或复位)晶体管326和328分别连接在输出节点314与第一参考电压源322之间以及在输出节点316与第一参考电压源322之间。比较(或再生)晶体管330连接在公共尾节点324与第二参考电压源332之间，在该情况下第二参考电压源332为地(GND)。预充电晶体管326和328以及比较晶体管330被连接成接收时钟信号CLK，在该情况下时钟信号CLK是在逻辑高(VDD)与逻辑低(GND)之间交替的切换的逻辑电平(switched logical signal)(例如方波)信号，如相关曲线图中所示的那样。
晶体管302、304、306、308和330是NMOS MOSFET，并且晶体管310、312、326和328是PMOS MOSFET。
在操作中，该电路与时钟信号CLK同步地在交替的“复位”阶段(当时钟信号CLK为低时)和“再生”阶段(当时钟信号CLK为高时)操作，如根据图5中的曲线图会理解的。再生阶段可以被称为“比较”阶段，或者特别地根据本文稍后公开的电路，其被称为“捕获”阶段。
在时钟信号CLK为低的“复位”阶段，预充电晶体管326和328导通，并将输出节点314和316拉到逻辑高或VDD。此时，比较晶体管330关断，防止电流流过例如中间节点318和320。
一旦时钟信号CLK在再生阶段变为高，则预充电晶体管326和328关断并且比较晶体管330导通。重要的是，如果输入晶体管302和304的输入信号(比较器输入)彼此稍微不同，正如它们不可避免地会不同(如果只是稍微地)那样，则输入晶体管302和304也在不同程度上导通。
当电流开始流动时，输出节点314和316处的电压电平下降，但是因为晶体管302和304不可避免地在不同程度上导通(实际上它们不会达到完全相同的程度)，流经中间节点318和320的不同电流使这些电压中的一个电压相比于另一个电压下降(可能仅稍微)较快。交叉耦接的反相器用于加快(accelerate)和放大该差异(在增大差异的意义上，以增大的速率)，使得在输出节点中的一个输出节点处的电压电平下降至逻辑低或地(GND)，并且在另一个输出节点处的电压电平再次上升到逻辑高或VDD。根据图5中的曲线图，可以理解该操作以及经过公共尾节点324的相关电流流动。
输出节点314和316中的哪一个变为逻辑高以及哪一个变为逻辑低取决于(在理想情况下，在不存在例如噪声的情况下)输入信号IN和
Figure BDA0001243007380000091
中哪一个较大，因此输出信号OUT和
Figure BDA0001243007380000092
的电压电平提供在该再生阶段结束时的比较结果。因此，电路300的准确度取决于当在交叉耦接的反相器加快的情况下输出节点314和316处的电压电平彼此偏离(diverge)时所采取的正确“判定”。
当然，当下一个“复位”阶段开始时，即当时钟信号CLK变低时，预充电晶体管326和328重新导通，并且比较晶体管330重新关断，停止电流的流动(使得没有静态电流)并且再次将输出节点314和316预充电到逻辑高或VDD。
因此，应当理解，时钟控制比较器电路300用于按照每个时钟周期，尤其是在时钟信号CLK为高时的每个再生阶段期间，执行比较操作，该比较操作将此时的输入信号IN和
Figure BDA0001243007380000093
的电压电平进行比较，并且给出输出信号OUT和
Figure BDA0001243007380000094
(理想地)取决于输入信号IN和
Figure BDA0001243007380000095
中的哪一个具有较高的电压电平，输出信号OUT和
Figure BDA0001243007380000096
为逻辑高和逻辑低或逻辑低和逻辑高。
如上所述，该动作由电路300的上半部分中的交叉耦接的反相器支配。基于输入信号IN和
Figure BDA0001243007380000101
之间的差，反相器中的一个反相器会由于在输入处最初流经晶体管302和304的电流之间的差而开始在特定方向上比另一个反相器稍微快地拉动(pull)。这将引起两个反相器加快/放大两侧之间的差，其中两个反相器的输出彼此快速偏离。与CMOS反相器电路类似，电源电流仅在电路处于活动状态时流动。
电路300具有缺点。本发明人具体考虑了期望的高速操作，例如，每个再生阶段仅持续10ps至50ps。他们还考虑了低功率操作，例如VDD为1V甚至更低。挑战在于，对于要作为低噪声贡献者的输入晶体管302和304，其尺寸会相对较大，然而这减慢了其操作(高电容)。
电路300可以被认为具有以下缺点，即：(1)其对共模输入电压敏感；(2)其对器件的VTH的变化敏感，例如关于输入晶体管302和304的VTH；(3)其具有相对较差的噪声性能(许多晶体管造成该噪声，其中这些晶体管较小以便快速切换)；以及(4)其对时钟边沿之后的输入信号IN和
Figure BDA0001243007380000102
的变化敏感。
图6是用于与时钟控制比较器电路300一起使用的先前考虑的示例时钟控制前置放大器电路400的示意图。如针对电路300那样的，下面通过所提供的并排且带有注释的曲线图可以更加详细地理解该电路400的操作。
电路400包括如图6中那样连接在一起的输入晶体管402和404的差分对、公共尾节点406、中间节点408和410、时钟控制晶体管412、414和416、第一参考电压源418和第二参考电压源420。
更具体地，输入晶体管402和404的差分对被连接成使得它们的栅极端子用作接收输入信号IN和
Figure BDA0001243007380000103
的一对差分输入。如前所述，这对差分输入是要彼此进行比较的两个比较器输入(参见例如图4中针对比较器180的两个输入)。然而，将时钟控制前置放大器电路400与时钟控制比较器电路300一起使用，使得(以下提及的)电路400的输出信号OUT和
Figure BDA0001243007380000104
成为电路300中的输入信号IN和
Figure BDA0001243007380000105
输入晶体管402和404分别连接在公共尾节点406与中间节点408之间以及在公共尾节点406与中间节点410之间。时钟控制晶体管412和414分别连接在中间节点408与第二参考电压源420之间以及在中间节点410与第二参考电压源420之间，在该情况下第二参考电压源420为地(GND)。时钟控制晶体管416连接在公共尾节点406与第一参考电压源418之间，在该情况下第一参考电压源418为VDD。电路300与电路400之间的地电平和VDD电平可以相同，但这当然不是必须的。
时钟控制晶体管412、414和416被连接成接收时钟信号
Figure BDA0001243007380000111
即图5中时钟信号CLK的反相。晶体管412和414是NMOS MOSFET，并且晶体管402、404和416是PMOS MOSFET。
如已经提到的，中间节点408和410将输出信号OUT和
Figure BDA0001243007380000112
提供给图5中的晶体管304和302。
在操作中，电路400基于时钟信号
Figure BDA0001243007380000113
而操作，因此为了便于比较，将来自图5的“复位”阶段和“再生”阶段示出在图6的曲线图中。注意，对于输出信号OUT和
Figure BDA0001243007380000114
(VOUT)示出了“理想”情况和“实际”情况两者。“实际”情况对应于电路400，并且稍后将结合图7至图9对“理想”情况进行讨论。
在“复位”阶段中，当时钟信号
Figure BDA0001243007380000115
为高(且时钟信号CLK为低)时，时钟控制晶体管412和414导通，并且时钟控制晶体管416关断。因此，正如CMOS反相器那样，节点408和410处的输出信号OUT和
Figure BDA0001243007380000116
处于逻辑低或地(GND)。在“再生”阶段中，当时钟信号
Figure BDA0001243007380000117
为低时，时钟控制晶体管412和414关断，并且时钟控制晶体管416导通。因此，再次与CMOS反相器一致，节点408和410处的输出信号OUT和
Figure BDA0001243007380000118
都上升到逻辑高或VDD。
输入信号IN和
Figure BDA0001243007380000119
的电压电平控制晶体管402和404的导通程度，并且在再生阶段期间，这控制流经节点408和410的电流，并且因此控制这些节点处的电压电平上升到逻辑高，即上升到相同的电压电平的速度。在图6中的“实际”曲线图中示出了一种示例，其中输出信号
Figure BDA00012430073800001110
相比于输出信号OUT更快地上升到VDD，并且在短时间段内这些输出信号OUT和
Figure BDA00012430073800001111
之间存在相应的电压差ΔVOUT，其示出在最下面的曲线图中。对于前文到的仅仅为10ps-50ps的示例再生阶段，该时段可以例如短至10ps。会理解的是，时钟控制前置放大器电路400可以在图5的电路300的输入端子处(即，在输入信号IN和
Figure BDA00012430073800001112
之间)提供放大的电压差ΔVOUT，即，大于图6的电路400的输入信号IN和
Figure BDA00012430073800001113
之间的电压差，否则(即，在没有电路400的情况下)该电压差被直接提供给电路300。这样的放大提供了一些噪声性能优势，但也有缺点。
现在将进一步探讨这些优点和缺点。
图6的时钟控制前置放大器电路400的优点是其增益具有使包括图5的电路300和图6的电路400的整个电路中的噪声减小的连锁效应(knock-on effect)。例如，在时钟控制前置放大器电路400中的增益3将引起锁存电路300的噪声降低2/3。此外，可以将图6的电路400的输入处的PMOS晶体管402和404制作得较大(低噪声)，而不会减慢再生。
在图6的右手侧的曲线图中示出了与图6的电路相关联的缺点。
在“理想”情况下，当时钟信号
Figure BDA0001243007380000121
变低时，输出信号OUT和
Figure BDA0001243007380000122
将根据输入信号IN和
Figure BDA0001243007380000123
(随着增益)而上升，然后保持其值直到随后的上升时钟边沿为止。然而，因为当时钟信号
Figure BDA0001243007380000124
为低时，最上面的PMOS晶体管416保持导通，所以如上所述的对应于电路400的“实际”情况是输出信号OUT和
Figure BDA0001243007380000125
快速上升到逻辑高或VDD(即，使得它们维持在相同的电压电平处)，其中，该情况的发生速度的一些变化取决于流经最上面的PMOS晶体管416的电流(即，取决于共模电压VCM、输入NMOS晶体管或开关402和404的阈值电压VTH以及最上面的PMOS晶体管416的阈值电压VTH)。在图6中的“实际”曲线图中示出了示例“快速”情况和“慢速”情况。
因此，如图6中的最下面的曲线图所示的放大的ΔVOUT信号(输出信号OUT和
Figure BDA0001243007380000126
之间的差)可以在其指示完全没有差别之前仅在非常短的时间段内(例如10ps)指示差别，其中，该曲线随着输出信号OUT和
Figure BDA0001243007380000127
被拉到逻辑高或VDD的速度而变化。然后，在图5的锁存电路300有时间通过再生而对其作出响应之前，该电压可能已经消失。这还意味着电路400的有效前置放大器增益已经下降，使得其不再减小锁存电路300的噪声。
因此，尽管图6的电路有助于解决上面讨论的缺点(3)和(4)，但是它带来了其自身的缺点(例如缺点(5)：当电路400的ΔVOUT消失时，电路300的输入信号IN和
Figure BDA0001243007380000128
之间的电压差ΔV消失)，并且上面讨论的缺点(1)和(2)仍然存在。
图7是实现本发明的改进的时钟控制前置放大器电路500的示意图。根据下面描述的图8的曲线图可以理解该电路500的操作。会注意到，图8的曲线图类似于图6中所示的“理想”情况。
电路500类似于电路400，因此以相同的方式指示相同的元件，并且省略重复描述。电路500与电路400的不同之处在于，利用具有电荷泵和复位功能的时钟控制单元502代替时钟控制晶体管416。
总体构思是在再生阶段期间计量电荷，然后，基于输入信号IN和
Figure BDA0001243007380000131
在公共尾节点406处对该电荷进行划分，使得在节点408和410处的输出信号OUT和
Figure BDA0001243007380000132
的输出电压会上升到接近给定的“设计的”目标电平，并且不会继续上升到VDD。这在图8中示出，其中输出信号OUT和
Figure BDA0001243007380000133
向VDD上升，但是在中线值的任一侧拉平(level out)，如果输入信号IN和
Figure BDA0001243007380000134
相等，则预期OUT和
Figure BDA0001243007380000135
会在该中线值处持平。通过连接在公共尾节点406和第一参考电压源418(即VDD)之间的单元502示意性地示出时钟控制电荷泵。该单元502还具有在复位阶段中复位在公共尾节点406处的电压的功能。
如图7所示，可以设计单元502的电荷泵方面以递送固定量的电荷2Qin，应该理解，如果该电荷在尾节点处均等地划分，则电荷量Qin会被递送到输出OUT和
Figure BDA0001243007380000136
并在针对锁存电路300的输入的有效寄生电容(CPARASITIC)之上产生电压(VOUT＝QIN/CPARASITIC)。这将对应于上述在中线值处拉平的输出信号OUT和
Figure BDA0001243007380000137
两者。例如，该固定量的电荷2Qin可以被设计为递送中线值VOUT＝大约0.7VDD，或针对图5的锁存电路300的最佳操作的任何最优电压。
自然地，由于输入信号IN和
Figure BDA0001243007380000138
之间的差，电荷2Qin不会在公共尾节点406处均等划分，从而引起ΔVOUT(输出信号OUT和
Figure BDA0001243007380000139
之间的差，如图8所示)。也就是说，输出信号OUT和
Figure BDA00012430073800001310
的电压电平根据输入信号IN和
Figure BDA00012430073800001311
而维持在不同值处。有利地，该ΔVOUT被维持或保持，因为输出信号OUT和
Figure BDA00012430073800001312
不继续上升到VDD，如在图6中的“实际”情况下那样的。此外，因为该电路基于划分电荷而不是基于电流本身来操作，所以其对共模电压VCM和阈值电压VTH不敏感。因此，该电路解决了上述所有缺点(1)至(5)。
图9是对应于图7的电路500的时钟控制前置放大器电路600的示意图。该电路的操作也对应于图8所示的操作。
电路600类似于电路500，因此以相同的方式指示相同的元件，并且省略重复描述。电路600与电路500的不同之处在于其明确示出了时钟控制单元502的示例实现方式。
电路600的时钟控制单元502包括连接在节点604和606之间的电容器Cpump 602。节点604通过“比较”开关608连接到第一参考电压源418“VDD”，并经由“复位”开关(RST)610连接到第二参考电压源420地(或GND)。节点606经由“复位”开关612连接到第一参考电压源418并且经由“比较”开关614连接到公共尾节点406。
“比较”开关被配置为在“再生”(“比较”或“捕获”)阶段期间闭合(导通)并且在“复位”阶段期间断开。相反，“复位”(RST)开关被配置为在“再生”阶段期间断开并且在“复位”阶段期间闭合。可以采用时钟控制NMOS或PMOS晶体管的任何合适的布置来提供这样的“比较”开关和“复位”开关的功能。
在“复位”(RST)阶段期间，电容器(或电容)Cpump 602之上的电压VCAP等于VDD，因为电容器Cpump 602的左手端和右手端分别有效地连接到地420和VDD 418。在“再生”阶段期间，电压VCAP变为VTAIL减VDD，其中VTAIL是公共尾节点406处的电压(在再生阶段结束时)，因为电容器Cpump 602的左手端和右手端分别有效地连接到VDD 418和公共尾节点406。因此，电容器Cpump 602的值可以被设置为获得如前所述的给定电荷2Qin。此外，该值由VDD控制，因此对阈值电压VTH和共模电压VCM较为不敏感。
顺便提及，电容器Cpump 602可以经由“比较”开关608连接到分立的参考电压源VREF(未示出)而不是连接到VDD 418，然后可以调节该分立的参考电压源VREF以消除Cpump、VDD、VTH、VCM和第二级输入电压(即，图5的锁存电路300的电压)的值的变化。
会联想到的是，可以将电路500或600与锁存电路(例如图5的电路300)结合使用以提供比较器。这样的比较器可以在不经受上述问题(1)至(5)的情况下操作，因此被认为是有利的。
这样的比较器可以用于ADC电路中，例如以形成适用于图1的ADC电路40中的子ADC单元。因此，本发明的实施方式扩展到用于捕获如在电路500和600的情况下输入电压信号之间的差的电荷模式电路、比较器电路以及ADC电路。
因此，应当理解，本文所公开的电路可以被描述为用于比较器中的电路、比较器本身或者ADC。本发明的电路可以实现为集成电路，例如在IC芯片(诸如倒装芯片)上的集成电路。本发明扩展到如上所述的集成电路和IC芯片、包括这样的IC芯片的电路板、以及包括这样的电路板的通信网络(例如，因特网光纤网络和无线网络)和这样的网络的网络设备。
在所附权利要求的精神和范围内，根据上述公开内容，本发明可以以许多不同的方式来实现。

Claims (15)

1.一种用于比较器中用以捕获第一输入信号与第二输入信号的幅值之间的差的电荷模式电路，所述电荷模式电路包括：
尾节点，所述尾节点被配置为在捕获操作期间接收电荷包；
第一节点和第二节点，所述第一节点和第二节点能够沿着相应的第一路径和第二路径导电地连接至所述尾节点；以及
控制电路，所述控制电路被配置为在所述捕获操作期间基于所述第一输入信号和所述第二输入信号来控制所述尾节点与所述第一节点和所述第二节点之间的连接，使得根据所述第一输入信号与所述第二输入信号的幅值之间的差将所述电荷包在所述第一路径与所述第二路径之间进行划分，
其中：
所述电荷模式电路包括可控电荷泵，所述可控电荷泵被配置为在所述捕获操作期间提供所述电荷包，
所述可控电荷泵被配置为使得所述电荷包具有给定大小或预定大小，
所述可控电荷泵被配置为控制所述给定大小或预定大小；以及所述给定大小或预定大小使得：根据所述第一输入信号与所述第二输入信号的幅值之间的差，在所述捕获操作期间在所述第一节点和所述第二节点处的电压电平稳定在第一不同值和第二不同值；以及
根据所述第一输入信号与所述第二输入信号的幅值之间的差，所述第一不同值和所述第二不同值彼此在中值的不同侧，所述第一不同值和所述第二不同值之间的差的大小取决于所述第一输入信号与所述第二输入信号的幅值之间的差，如果所述第一输入信号与所述第二输入信号的幅值相等，则在所述捕获操作期间，在所述第一节点和所述第二节点处的电压电平稳定在所述中值处。
2.根据权利要求1所述的电荷模式电路，其中：
所述输入信号是电压模式信号，并且所述幅值是电压电平；或者
所述输入信号是电流模式信号，并且所述幅值是电流值；或者
所述输入信号是电荷模式信号，并且所述幅值是电荷量；或者
所述第一输入信号和所述第二输入信号是模拟信号。
3.根据前述权利要求1或2所述的电荷模式电路，其中，所述控制电路包括沿所述第一路径和所述第二路径设置的开关电路，所述开关电路被配置为使得所述尾节点与所述第一节点和所述第二节点之间的连接的导电性通过所述第一输入信号和所述第二输入信号的幅值来控制。
4.根据权利要求3所述的电荷模式电路，其中，所述开关电路包括第一晶体管和第二晶体管，所述第一晶体管的沟道形成所述第一路径的部分，并且所述第二晶体管的沟道形成所述第二路径的部分，以及其中，所述第一晶体管和所述第二晶体管的栅极端子通过所述第一输入信号和所述第二输入信号来控制。
5.根据前述权利要求1或2所述的电荷模式电路，其中，所述控制电路被配置为使得所述电荷包被划分，以便其各部分同时沿所述第一路径和所述第二路径传递，所述各部分的相对大小取决于所述第一输入信号与所述第二输入信号的幅值之间的差。
6.根据权利要求1所述的电荷模式电路，其中，所述可控电荷泵被连接成使得所述电荷包在所述捕获操作期间被递送至所述尾节点。
7.根据权利要求1、2或6所述的电荷模式电路，其中，所述可控电荷泵包括电容器和开关电路，所述开关电路能够操作用于在所述捕获操作之前对所述电容器充电、并且在所述捕获操作期间使所述电容器放电，以便提供所述电荷包。
8.根据权利要求1、2或6所述的电荷模式电路，其被连接成接收时钟信号，并且被配置为基于所述时钟信号而执行所述捕获操作。
9.一种比较器，包括前述权利要求中任一项所述的电荷模式电路。
10.根据权利要求9所述的比较器，包括差分输入动态锁存电路或时钟控制锁存电路，所述锁存电路被连接成从所述电荷模式电路接收其输入。
11.根据权利要求10所述的比较器，其中，所述锁存电路被连接成从所述电荷模式电路的所述第一节点和所述第二节点接收其输入。
12.一种模拟至数字转换器电路，包括根据权利要求1至8中任一项所述的电荷模式电路，或者根据权利要求9、10或11所述的比较器。
13.一种IC芯片，包括根据权利要求1至8中任一项所述的电荷模式电路，或者根据权利要求9、10或11所述的比较器，或者根据权利要求12所述的模拟至数字转换器电路。
14.根据权利要求13所述的IC芯片，所述IC芯片包括倒装芯片。
15.一种存储器装置，包括根据权利要求1至8中任一项所述的电荷模式电路，或者根据权利要求9、10或11所述的比较器，或者根据权利要求12所述的模拟至数字转换器电路。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3514952B1 (en) 2018-01-19 2022-03-30 Socionext Inc. Comparator circuitry
CN109639276B (zh) * 2018-11-23 2022-12-02 华中科技大学 具有drrz校正功能的双倍时间交织电流舵型dac
KR20210033767A (ko) 2019-09-19 2021-03-29 삼성전자주식회사 아날로그 디지털 변환기 및 아날로그 디지털 변환기의 아날로그 디지털 변환 방법
US11924312B2 (en) 2019-10-30 2024-03-05 Microchip Technology Incorporated EtherCAT controllers
WO2021200415A1 (ja) * 2020-03-30 2021-10-07 ソニーセミコンダクタソリューションズ株式会社 コンパレータ及びアナログ－デジタル変換器
CN113517882B (zh) * 2021-07-21 2024-03-08 北京百瑞互联技术股份有限公司 一种高速低功耗比较电路、转换器和电子设备
TWI806754B (zh) * 2022-08-30 2023-06-21 瑞昱半導體股份有限公司 具有重置機制的放大電路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002163894A (ja) * 2000-11-24 2002-06-07 Nippon Precision Circuits Inc サンプル・ホールド回路およびａ／ｄ変換器
EP1681764A2 (en) * 2000-02-15 2006-07-19 Broadcom Corporation Variable transconductance variable gain amplifier utilizing a degenerated differential pair
CN101320975A (zh) * 2008-06-06 2008-12-10 清华大学 基于时间域的超低功耗比较器

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56126303A (en) * 1980-03-10 1981-10-03 Nippon Telegr & Teleph Corp <Ntt> Dynamic analog amplifier
JPH01175314A (ja) * 1987-12-29 1989-07-11 Nec Corp 入力インバータ回路
JP2859369B2 (ja) * 1990-04-19 1999-02-17 株式会社日立製作所 位相同期用半導体集積回路
EP0718978A1 (en) * 1994-12-23 1996-06-26 STMicroelectronics S.r.l. Differential charge pump
DE69632022D1 (de) * 1996-01-24 2004-05-06 St Microelectronics Srl Spannungspegelregler
TW419901B (en) * 1997-06-27 2001-01-21 Hitachi Ltd Phase-locked ring circuit, data processing device and data process system
WO1999021278A1 (en) * 1997-10-17 1999-04-29 Photobit Corporation Low-voltage comparator with wide input voltage swing
JPH11340760A (ja) * 1998-05-28 1999-12-10 Fuji Film Microdevices Co Ltd 可変利得増幅回路
US6137375A (en) * 1999-05-28 2000-10-24 The Trustees Of Columbia University In The City Of New York Loss control loop circuit for controlling the output voltage of a voltage-controlled oscillator
JP3874733B2 (ja) * 2003-02-28 2007-01-31 富士通株式会社 高速入力信号の受信回路
JP2005182494A (ja) * 2003-12-19 2005-07-07 Mitsubishi Electric Corp 電流増幅回路およびそれを備える液晶表示装置
DE102006015762B4 (de) * 2006-04-04 2013-05-08 Austriamicrosystems Ag Analog/Digital-Wandleranordnung und Verfahren
JP2008092343A (ja) * 2006-10-03 2008-04-17 Omron Corp アナログ信号伝達回路
JP2008167091A (ja) * 2006-12-28 2008-07-17 Matsushita Electric Ind Co Ltd 三角波発生回路およびｐｗｍ変調回路
JP5412639B2 (ja) * 2008-10-31 2014-02-12 国立大学法人東京工業大学 比較器及びアナログデジタル変換器
JP2010147992A (ja) * 2008-12-22 2010-07-01 Toshiba Corp 増幅回路及びａ／ｄ変換器
EP2270985B1 (en) 2009-01-26 2012-10-03 Fujitsu Semiconductor Limited Sampling
JP2010213042A (ja) * 2009-03-11 2010-09-24 Renesas Electronics Corp 増幅回路及びアナログ／デジタル変換回路
JP5942798B2 (ja) * 2012-11-12 2016-06-29 富士通株式会社 比較回路およびａ／ｄ変換回路
CN103441736B (zh) * 2013-08-27 2016-02-10 西北工业大学 Cmos比较器的前置放大器电路
EP2849345B1 (en) 2013-09-12 2020-11-04 Socionext Inc. Circuitry and methods for use in mixed-signal circuitry

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1681764A2 (en) * 2000-02-15 2006-07-19 Broadcom Corporation Variable transconductance variable gain amplifier utilizing a degenerated differential pair
JP2002163894A (ja) * 2000-11-24 2002-06-07 Nippon Precision Circuits Inc サンプル・ホールド回路およびａ／ｄ変換器
CN101320975A (zh) * 2008-06-06 2008-12-10 清华大学 基于时间域的超低功耗比较器

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