JP2008092343A - アナログ信号伝達回路 - Google Patents

Abstract

【課題】ランダムノイズの混入を抑制することができるアナログ信号伝達回路を提供すること
【解決手段】サンプルホールド回路１０は、ＣＭＯＳスイッチ１１と、ホールドコンデンサＣ１と、アンプ１３と、プリチャージ回路１４とから構成され、アンプ１３は、サンプリング期間には動作せず、ホールド期間にのみ動作することで消費電力の低減を図っている。サンプリング期間に、ホールドコンデンサＣ１の第１端子に接続された第１トランジスタＴ１１のゲート直下のチャネル部分の電位を、プリチャージ回路１４によって高電位電源Ｖｄｄの電位で安定化させる。
【選択図】図１

Description

本発明はアナログ信号伝達回路に関し、詳しくはアナログ信号の伝送経路に混入する雑音を低減する技術に関するものである。

従来、アナログ信号をデジタル信号に変換するＡ／Ｄコンバータや撮像装置等には、サンプルホールド回路（以下、Ｓ／Ｈ回路）等のアナログ信号伝達回路が用いられている。Ｓ／Ｈ回路は、例えば特許文献１や図６に示すように構成されている。

図６に示すＳ／Ｈ回路は、ＣＭＯＳスイッチ１１をオンして入力アナログ信号Ａｉｎに対応した電荷をホールドコンデンサＣ１に蓄積し、そのホールドコンデンサＣ１に蓄積した電荷量に応じた出力アナログ信号Ａｏｕｔをアンプ１３から出力する。アンプ１３は差動増幅回路であり、それぞれのゲートに信号が入力される一対の第１及び第２ＭＯＳトランジスタ（以下、単にトランジスタという）Ｔ１１，Ｔ１２と、第１及び第２トランジスタＴ１１，Ｔ１２と高電位電源線との間に接続されカレントミラー接続された第３及び第４トランジスタＴ１３，Ｔ１４とを有する。アンプ１３は、更に、第１及び第２トランジスタＴ１１，Ｔ１２とグランドとの間に接続されて定電流源として動作する第５トランジスタＴ１５とを有している。第１トランジスタＴ１１のゲートはホールドコンデンサＣ１に接続され、第２トランジスタＴ１２のゲートには出力アナログ信号Ａｏｕｔが帰還されており、アンプ１３は入力されるホールドコンデンサＣ１の蓄積電荷量に応じた電位の出力アナログ信号Ａｏｕｔを出力する。

また、アンプ１３は、第１及び第２トランジスタＴ１１，Ｔ１２と第５トランジスタＴ１５との間にスイッチとして動作する第６トランジスタＴ１６が挿入接続されている。第６トランジスタＴ１６は、入力アナログ信号Ａｉｎのサンプリング期間、即ちＣＭＯＳスイッチ１１をオンしている時にオフされ、ホールドコンデンサＣ１に蓄積した電荷に応じた出力アナログ信号Ａｏｕｔを出力する期間にオンされる。第６トランジスタＴ１６をオフすることで、アンプ１３に電流が流れなくなり、アンプ１３における消費電力が低減される。
特開２００２−７４９７７号公報

ところで、第６トランジスタＴ１６がオフされると、アンプ１３内に電流は流れなくなり、第１トランジスタＴ１１のゲート直下のチャネル部分の電位は不定である。
この状態で第６トランジスタＴ１６がオンし、アンプ１３が通常動作に入ると第１トランジスタＴ１１には電流Ｉを流すようにゲート直下のチャネル部分の電位が変化する。このとき、ＣＭＯＳスイッチ１１はオフしているので、ＣＭＯＳスイッチ１１と第１トランジスタＴ１１との間の配線はフローティング状態となり、その配線（ノードｎ０）の電位Ｖ０、つまり第１トランジスタＴ１１のゲート電位は、第１トランジスタＴ１１のゲート直下のチャネル部分の電位の影響を受ける。上記のようにチャネル部分のオンする前の電位は不定であるから、第６トランジスタＴ１６をオンして電流が流れると、ゲート直下のチャネル部分の電位は不定電位からゲートに加わる電圧及び第１トランジスタＴ１１に流れる電流に応じた電位へと変化し、その変化量は一意的に求めることができない。そのため、第１トランジスタＴ１１のゲート電位がランダムに変動し、出力アナログ信号Ａｏｕｔにランダムノイズが混入するという問題があった。

この発明は、ランダムノイズの混入を抑制することを目的とする。

この発明によるアナログ信号伝達回路は、アナログ信号が入力されるサンプリングスイッチと、前記サンプリングスイッチの出力側端子と低電位電源との間に接続されたコンデンサと、前記サンプリングスイッチのオンオフにより前記アナログ信号をサンプリングし、該サンプリングによる前記コンデンサの蓄積電圧を前記差動増幅器にて増幅した信号を出力するアナログ信号伝達回路において、前記差動増幅器は、前記コンデンサの第１端子に接続された第１のトランジスタ及び前記差動増幅器の出力信号が入力される第２のトランジスタとからなる差動入力部と、該差動入力部に電流を流す定電流源と、該定電流源と前記差動入力部との間に接続され制御信号によりオンオフされる作動用スイッチとを有し、前記作動用スイッチのオフ時に、前記差動入力部と前記作動用スイッチとの間の配線を所定電位にプリチャージするプリチャージ回路を備えたものである。

この発明によると、作動用スイッチをオフすることにより、差動増幅器に電流が流れなくなり、差動増幅器における消費電流が低減される。更に、作動用スイッチのオフ時に、プリチャージ回路によって差動増幅器内の差動入力部と作動用スイッチとの間の配線を所定電位にプリチャージする。よって、差動増幅器が動作していないときに、コンデンサの第１端子に接続されている第１のトランジスタの電位が安定するため、コンデンサで保持しているアナログ信号へのランダムノイズの混入を抑制することができる。

この発明の一態様においては、前記差動増幅器は、前記差動入力部と高電位電源との間に接続された一対のトランジスタからなるカレントミラー回路を備え、前記プリチャージ回路は、前記第１のトランジスタと前記カレントミラー回路との間の配線及び前記第２のトランジスタと前記カレントミラー回路との間の配線の少なくとも一方を、所定電位にプリチャージするものである。この一態様によると、差動入力部と作動用スイッチとの間の配線に加えて、第１のトランジスタと前記カレントミラー回路との間の配線及び前記第２のトランジスタと前記カレントミラー回路との間の配線の少なくとも一方がプリチャージされる。そのため、差動入力部と作動用スイッチとの間の配線のみを所定電位にプリチャージするよりも、第１のトランジスタの電位が安定するので、より高い精度でランダムノイズの混入を抑制することができる。

この発明の一態様においては、前記作動用スイッチは前記第１のトランジスタと前記定電流源との間に接続され、ゲートに前記制御信号が入力されるＭＯＳ型トランジスタであり、前記プリチャージ回路は、前記配線と所定電位を供給する配線との間に接続され、ゲートに前記制御信号が入力されるＭＯＳ型トランジスタである。この一態様によると、1つの制御信号により作動用スイッチとプリチャージ回路とを制御することができる。また、作動用スイッチをオフする時にプリチャージ回路を確実に導通状態にして配線をプリチャージすることができる。

この発明の一態様においては、前記作動用スイッチは前記第１のトランジスタと前記定電流源との間に接続され、ゲートに前記制御信号が入力されるＭＯＳ型トランジスタであり、前記プリチャージ回路は、前記制御信号が入力されるインバータ回路と、該インバータ回路の出力端子に接続されたゲートを有し、前記配線と所定電位を供給する配線との間に接続されたＭＯＳ型トランジスタと、から構成されたものである。この一態様によると、1つの制御信号により作動用スイッチとプリチャージ回路とを制御することができる。また、作動用スイッチをオフする時にプリチャージ回路を確実に導通状態にして配線をプリチャージすることができる。

この発明の一態様においては、前記所定電位は高電位電源のレベルである。この一態様によると、別の電源を供給することなくコンデンサに接続されたトランジスタの電位を安定させることができる。

この発明の一態様においては、前記作動用スイッチは、前記サンプリングスイッチと相補的にオンオフされる。この一態様によると、作動用スイッチとサンプリングスイッチは相補的な動作をするため、サンプリングスイッチがオンしているサンプリング期間に作動用スイッチはオフして差動増幅器に電流が流れなくなり、差動増幅器における消費電流が低減される。また、サンプリングスイッチがオフしているホールド期間に作動用スイッチはオンしてコンデンサに蓄積されたアナログ信号を出力する。更に、プリチャージ回路は、作動用スイッチのオフ時に所定の配線をプリチャージし、作動用スイッチのオン時にはプリチャージしない、つまり、アナログ信号のサンプリング期間にプリチャージをして、ホールド期間にプリチャージをしない。そのため、アナログ信号のサンプリング期間からホールド期間に変わる場合に、差動増幅器がコンデンサに与える影響を一定にすることができ、コンデンサで保持しているアナログ信号へのランダムノイズの混入を抑制することができる。

以上記述したように、本発明によれば、消費電力の低減を図りつつ、アナログ信号へのランダムノイズの混入を抑制することができる。

（第一実施形態）
以下、本発明を具体化した一実施形態を図1及び図２に従って説明する。
図１に示すように、本実施形態のサンプルホールド回路（以下、Ｓ／Ｈ回路）１０は、ＣＭＯＳスイッチ１１と、ホールドコンデンサＣ１と、アンプ１３と、プリチャージ回路１４とを備える。ＣＭＯＳスイッチ１１は、並列接続された一対のＰチャネルＭＯＳトランジスタＴ１及びＮチャネルＭＯＳトランジスタＴ２とインバータ回路１２とから構成される。ＮチャネルＭＯＳトランジスタＴ２のゲート及びインバータ回路１２には第１制御信号Ｓ１が入力され、インバータ回路１２は第１制御信号Ｓ１を論理反転した制御信号をＰチャネルＭＯＳトランジスタＴ１のゲートに供給する。

従って、ＣＭＯＳスイッチ１１は、第１制御信号Ｓ１に応答してオンオフする。このＣＭＯＳスイッチ１１の第１端子（入力側端子）には入力アナログ信号Ａｉｎが入力され、第２端子（出力側端子）はアンプ１３に接続されている。

ＣＭＯＳスイッチ１１とアンプ１３の入力端子の間にある配線（以下、ノードｎ０）にはホールドコンデンサＣ１の第１端子が接続され、第２端子が低電位電源（本実施形態ではグランドＧＮＤ）に接続されている。

アンプ１３は、それぞれのゲートに信号が入力される一対の第１及び第２トランジスタＴ１１，Ｔ１２と、カレントミラー接続された第３及び第４トランジスタＴ１３，Ｔ１４と、定電流源として動作する第５トランジスタＴ１５と、スイッチとして動作する第６トランジスタＴ１６とから構成される。第１及び第２トランジスタＴ１１，Ｔ１２は差動入力部を構成し、第６トランジスタＴ１６はスイッチ素子を構成する。

一対の第１及び第２トランジスタＴ１１，Ｔ１２はＮチャネルＭＯＳトランジスタよりなる。第１及び第２トランジスタＴ１１，Ｔ１２のドレインは第３及び第４トランジスタＴ１３，Ｔ１４のドレインに接続され、第１及び第２トランジスタＴ１１，Ｔ１２のソースは互いに接続されている。第１及び第２トランジスタＴ１１，Ｔ１２の間の配線（以下、ノードｎ１）は、第５トランジスタＴ１５に接続されている。

第３及び第４トランジスタＴ１３，Ｔ１４はＰチャネルＭＯＳトランジスタよりなる。第３及び第４トランジスタＴ１３，Ｔ１４のソースは高電位電源Ｖｄｄに接続され、第３及び第４トランジスタＴ１３，Ｔ１４のドレインはそれぞれ第１トランジスタＴ１１及び第２トランジスタＴ１２のドレインに接続されている。第３トランジスタＴ１３のゲート及びドレインは互いに接続され、その第３トランジスタＴ１３のゲートは第４トランジスタＴ１４のゲートに接続されている。即ち、第３トランジスタＴ１３及び第４トランジスタＴ１４はカレントミラー接続されている。

第５トランジスタＴ１５はＮチャネルＭＯＳトランジスタよりなり、第５トランジスタＴ１５のソースはグランドに接続され、第５トランジスタＴ１５のドレインはノードｎ１に接続されている。第５トランジスタＴ１５のゲートにはバイアス電圧ＶＢが供給され、第５トランジスタＴ１５は該バイアス電圧ＶＢによって定電流源として動作する。

第５トランジスタＴ１５とノードｎ１との間には第６トランジスタＴ１６が挿入接続されている。第６トランジスタＴ１６はＮチャネルＭＯＳトランジスタよりなり、第６トランジスタＴ１６のソースは第５トランジスタＴ１５のドレインに接続され、第６トランジスタＴ１６のドレインはノードｎ１に接続されている。第６トランジスタＴ１６のゲートには第２制御信号Ｓ２が入力され、第６トランジスタＴ１６は該第２制御信号Ｓ２に応答してオンオフする。つまり第６トランジスタＴ１６はスイッチとして動作する。

第１トランジスタＴ１１のゲートはホールドコンデンサＣ１に接続されている。そして、第２トランジスタＴ１２と第４トランジスタＴ１４との間の配線（以下、ノードｎ２）から出力アナログ信号Ａｏｕｔが出力される。第２トランジスタＴ１２のゲートには出力アナログ信号Ａｏｕｔが帰還されている。

第１トランジスタＴ１１のソースに接続されたノードｎ１にはプリチャージ回路１４が接続されている。プリチャージ回路１４は、トランジスタＴ２１から構成されている。このトランジスタＴ２１はＰチャネルＭＯＳトランジスタよりなり、トランジスタＴ２１のソースは高電位電源Ｖｄｄに接続され、ドレインはノードｎ１に接続されている。トランジスタＴ２１のゲートには第２制御信号Ｓ２が入力され、トランジスタＴ２１は第２制御信号Ｓ２に応答してオンオフする。従って、プリチャージ回路１４は、第２制御信号Ｓ２に応答して、ノードｎ１と高電位電源Ｖｄｄとの間を接離する。

この第２制御信号Ｓ２はアンプ１３を構成する第６トランジスタＴ１６のゲートにも供給されている。そして、アンプ１３を構成する第６トランジスタＴ１６と、プリチャージ回路１４を構成するトランジスタＴ２１とは互いに導電型が異なるトランジスタである。従って、第６トランジスタＴ１６及びプリチャージ回路１４のトランジスタＴ２１は、第２制御信号Ｓ２に応答して相補的にオンオフする。

上記のように第１制御信号Ｓ１及び第２制御信号Ｓ２が入力されることにより、第６トランジスタＴ１６は、入力アナログ信号Ａｉｎのサンプリング期間、即ちＣＭＯＳスイッチ１１をオンしている時にオフされ、ホールドコンデンサＣ１に蓄積した電荷に応じた出力アナログ信号Ａｏｕｔを出力する期間にオンされる。プリチャージ回路１４のトランジスタＴ２１は、第６トランジスタＴ１６と相補的な動作をするため、ＣＭＯＳスイッチ１１をオンしている時にオンされ、ホールドコンデンサＣ１に蓄積した電荷に応じた出力アナログ信号Ａｏｕｔを出力する期間にオフされるように構成されている。

上記のように構成されたＳ／Ｈ回路１０の動作を説明する。
Ｓ／Ｈ回路１０を構成するＣＭＯＳスイッチ１１は、Ｈレベルの第１制御信号Ｓ１に応答してオンし、Ｌレベルの第１制御信号Ｓ１に応答してオフする。Ｓ／Ｈ回路１０を構成するホールドコンデンサＣ１には、ＣＭＯＳスイッチ１１がオンしているときの入力アナログ信号Ａｉｎに応じた電荷が蓄積され、ＣＭＯＳスイッチ１１がオフするとホールドコンデンサＣ１の第１端子に接続された配線はフローティング状態となりそのホールドコンデンサＣ１に蓄積された電荷が保持される。従って、ＣＭＯＳスイッチ１１がオンしている期間がサンプリング期間であり、ＣＭＯＳスイッチ１１がオフしている期間がホールド期間である。

［サンプリング期間］
この期間、Ｓ／Ｈ回路１０にはＬレベルの第２制御信号Ｓ２が供給される。アンプ１３の第６トランジスタＴ１６は、Ｌレベルの第２制御信号Ｓ２に応答してオフする。従って、アンプ１３に電流が流れなくなり、消費電力が低減される。プリチャージ回路１４は、Ｌレベルの第２制御信号Ｓ２に応答して、アンプ１３のノードｎ１を高電位電源Ｖｄｄに接続する。従って、第１トランジスタＴ１１のソースの電位が安定するため、同第１トランジスタＴ１１のゲート直下のチャネル部分の電位も安定する。

［ホールド期間］
この期間、Ｓ／Ｈ回路１０にはＨレベルの第２制御信号Ｓ２が供給される。プリチャージ回路１４は、Ｈレベルの第２制御信号Ｓ２に応答してアンプ１３のノードｎ１を高電位電源Ｖｄｄから切り離す。アンプ１３の第６トランジスタＴ１６は、Ｈレベルの第２制御信号Ｓ２に応答してオンする。この時、ノードｎ１の電位はプリチャージ回路１４によって安定した高電位電源Ｖｄｄレベルから変化する。従って、第１トランジスタＴ１１のゲート直下のチャネル部分の電位は、安定した一定の電位から変化するため、ランダムノイズが混入することを抑制できる。

［Ｓ／Ｈ回路の応用例］
上記のＳ／Ｈ回路１０は、図２に示すような固体撮像装置に用いられる。固体撮像装置３０は、撮像部３１、制御回路３２、垂直走査回路３３、水平走査回路３４、出力回路３５を含み、Ｓ／Ｈ回路１０は水平走査回路３４内に含まれる。

撮像部３１は、行列配列された複数の画素Ｃａを備えている。尚、説明を簡単にするため、本実施形態では４行４列のマトリックス状に配列された画素Ｃａを備える撮像部３１について説明する。

制御回路３２は、クロック信号Φｏに基づいて、撮像部３１の行を選択する選択信号としての垂直クロック信号Φｖと、撮像部３１の列を選択する選択信号としての水平クロック信号Φｈと、各画素Ｃａ等を駆動するための制御信号を生成する。

垂直走査回路３３は、垂直方向のシフトレジスタと、各画素Ｃａに供給する電圧を制御する電圧制御回路とを含み、撮像部３１の行数に対応する４本の行信号線Ｐ１〜Ｐ４が接続されている。垂直走査回路３３は、垂直クロック信号Φｖに基づいて行信号線Ｐ１〜Ｐ４を順次選択するとともに、電圧制御回路により制御された電圧の駆動信号を選択した行信号線を介して画素Ｃａに供給する。

水平走査回路３４は、撮像部３１の列数に対応する４つのＳ／Ｈ回路１０とシフトレジスタ３６とを含み、各Ｓ／Ｈ回路１０には、撮像部３１の列数に対応する４本の列信号線Ｈ１〜Ｈ４がそれぞれ接続されている。それら行信号線Ｐ１〜Ｐ４と列信号線Ｈ１〜Ｈ４の交点に画素Ｃａが接続されている。

行信号線Ｐ１〜Ｐ４に接続された画素Ｃａは、行信号線Ｐ１〜Ｐ４を介して供給される駆動信号に応答して光電変換信号を列信号線Ｈ１〜Ｈ４に出力する。シフトレジスタ３６は水平クロック信号Φｈに基づいて、各Ｓ／Ｈ回路１０に第1制御信号Ｓ１及び第２制御信号Ｓ２を供給する。列信号線Ｈ１〜Ｈ４のそれぞれに接続されたＳ／Ｈ回路１０は、列信号線Ｈ１〜Ｈ４を介して入力される光電変換信号をそれぞれサンプリングし、両サンプリング信号を出力する。

シフトレジスタ３６は、各Ｓ／Ｈ回路１０から出力される信号を水平クロック信号Φｈに基づいて出力回路３５に転送し、出力回路３５は水平走査回路３４から出力される信号のパルス幅を伸長した出力信号ｏｕｔを生成し出力する。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）アンプ１３を構成する第１トランジスタＴ１１のゲートは入力アナログ信号ＡｉｎをホールドするホールドコンデンサＣ１に接続され、該第１トランジスタＴ１１のソースに接続されたノードｎ１にはプリチャージ回路１４が接続されている。そのため、アンプ１３内の電位が不定になるサンプリング期間においても、プリチャージ回路１４の接続されたノードｎ１の電位は安定し、ホールドコンデンサＣ１の第１端子に接続された第１トランジスタＴ１１のゲート直下のチャネル部分の電位も安定する。従って、サンプリング期間からホールド期間に変化したときに、アンプ１３内の電位が変化しても、ホールドコンデンサＣ１の第１端子に接続された第１トランジスタＴ１１のゲート直下のチャネル部分の電位は、安定した一定の電位から変化するため、ランダムノイズが混入することを抑制できる。

（２）１つの第２制御信号Ｓ２により、第６トランジスタＴ１６とプリチャージ回路１４のトランジスタＴ２１とは相補的に動作するため、アンプ１３に電流が流れないサンプリング期間中、確実に、ノードｎ１をプリチャージすることができる。

（３）プリチャージする電位は高電位電源Ｖｄｄであるため、別の電源を供給することなくホールドコンデンサＣ１の第１端子に接続された第１トランジスタＴ１１のゲート直下のチャネル部分の電位を安定させることができる。

（第二実施形態）
以下、本発明を具体化した第二実施形態を図３に従って説明する。
尚、説明の便宜上、図１と同様の構成については同一の符号を付してその説明を一部省略する。

図３に示すように、本実施の形態のＳ／Ｈ回路は第一実施形態のＳ／Ｈ回路に加えてプリチャージ回路１５，１６を備える。
第１トランジスタＴ１１のドレインに接続されたノードｎ２にはプリチャージ回路１５が接続され、第２トランジスタＴ１２のドレインに接続された配線（以下、ノードｎ３）にはプリチャージ回路１６が接続されている。プリチャージ回路１５はトランジスタＴ２２から構成され、プリチャージ回路１６はトランジスタＴ２３から構成されている。両トランジスタＴ２２，Ｔ２３はＰチャネルＭＯＳトランジスタよりなる。プリチャージ回路１５のトランジスタＴ２２及びプリチャージ回路１６のトランジスタＴ２３のソースは高電位電源Ｖｄｄに接続され、プリチャージ回路１５のトランジスタＴ２２のドレインはノードｎ２に接続され、プリチャージ回路１６のトランジスタＴ２３のドレインはノードｎ３に接続される。プリチャージ回路１５のトランジスタＴ２２のゲート及びプリチャージ回路１６のトランジスタＴ２３のゲートには第２制御信号Ｓ２が入力される。

プリチャージ回路１５のトランジスタＴ２２及びプリチャージ回路１６のトランジスタＴ２３は、第２制御信号Ｓ２に応答してオンオフする。従って、プリチャージ回路１５は、第２制御信号Ｓ２に応答してノードｎ２と高電位電源Ｖｄｄとの間を離接し、プリチャージ回路１６は、第２制御信号Ｓ２に応答してノードｎ３と高電位電源Ｖｄｄとの間を離接する。そして、プリチャージ回路１５のトランジスタＴ２２及びプリチャージ回路１６のトランジスタＴ２３は、プリチャージ回路１４のトランジスタＴ２１と導電型が同じトランジスタである。従って、プリチャージ回路１５,１６はプリチャージ回路１４と同期して動作する。

上記のように構成されたＳ／Ｈ回路４０の動作を説明する。
［サンプリング期間］
この期間、Ｓ／Ｈ回路４０にはＬレベルの第２制御信号Ｓ２が供給される。アンプ１３の第６トランジスタＴ１６は、Ｌレベルの第２制御信号Ｓ２に応答してオフする。従って、アンプ１３に電流が流れなくなり、消費電力が低減される。プリチャージ回路１４は、Ｌレベルの第２制御信号Ｓ２に応答して、アンプ１３のノードｎ１を高電位電源Ｖｄｄに接続する。同様にプリチャージ回路１５はノードｎ２を高電位電源Ｖｄｄに接続し、プリチャージ回路１６はノードｎ３を高電位電源Ｖｄｄに接続する。従って、第１トランジスタＴ１１のソース及びドレインの電位が安定するため、同第１トランジスタＴ１１のゲート直下のチャネル部分の電位も安定する。このとき、ノードｎ３も高電位電源Ｖｄｄに接続されているため、アンプ１３の第１〜第４トランジスタＴ１１，Ｔ１２，Ｔ１３，Ｔ１４間の電位のバランスが保たれる。
［ホールド期間］
この期間、Ｓ／Ｈ回路４０にはＨレベルの第２制御信号Ｓ２が供給される。プリチャージ回路１４は、Ｈレベルの第２制御信号Ｓ２に応答してアンプ１３のノードｎ１を高電位電源Ｖｄｄから切り離す。同様にプリチャージ回路１５はノードｎ２を高電位電源Ｖｄｄから切り離し、プリチャージ回路１６はノードｎ３を高電位電源Ｖｄｄから切り離す。アンプ１３の第６トランジスタＴ１６は、Ｈレベルの第２制御信号Ｓ２に応答してオンする。この時、ノードｎ１の電位はプリチャージ回路１４及びプリチャージ回路１５によって安定した高電位電源Ｖｄｄレベルから変化する。従って、第１トランジスタＴ１１のゲート直下のチャネル部分の電位は、安定した一定の電位から変化するため、ランダムノイズが混入することを抑制できる。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）第一実施形態において安定化させたノードｎ１の電位Ｖ１に加え、更にノードｎ２の電位Ｖ２とノードｎ３の電位Ｖ３を安定化させている。そのため、アンプ１３の消費電力を低減しつつ、更に、高い精度でホールドコンデンサＣ１の第１端子に接続された第１トランジスタＴ１１のゲート直下のチャネル部分の電位を安定させることができるため、入力アナログ信号Ａｉｎにランダムノイズが混入するのを抑制できる。

尚、上記各実施形態は、以下の態様で実施してもよい。
・上記第一実施形態において、ＰチャネルＭＯＳトランジスタによって構成されるプリチャージ回路１４を、ＮチャネルＭＯＳトランジスタとインバータ回路によって構成されるプリチャージ回路１８にしても良い。即ち、図４に示すように、プリチャージ回路１８はトランジスタＴ２４とインバータ回路１７とから構成される。トランジスタＴ２４はＮチャネルＭＯＳトランジスタからなり、トランジスタＴ２４のドレインは高電位電源Ｖｄｄに接続され、ソースはノードｎ１に接続され、インバータ回路１７には第２制御信号Ｓ２が入力される。そして、インバータ回路１７は第２制御信号Ｓ２を論理反転した制御信号をトランジスタＴ２４のゲートに供給する。従って、プリチャージ回路１８はプリチャージ回路１４と同じ動作をする。そのため、アンプ１３の消費電力を低減し、かつ、入力アナログ信号Ａｉｎに混入するランダムノイズを抑制することができる。

・上記第二実施形態において、ＰチャネルＭＯＳトランジスタによって構成されるプリチャージ回路１４，１５及び１６を、ＮチャネルＭＯＳトランジスタとインバータ回路によって構成されるプリチャージ回路１８とＮチャネルＭＯＳトランジスタによって構成されるプリチャージ回路１９，２０にしても良い。即ち、図５に示すように、プリチャージ回路１８はトランジスタＴ２４とインバータ回路１７とから構成され、プリチャージ回路１９をトランジスタＴ２５から構成され、プリチャージ回路２０をトランジスタＴ２６から構成されている。各プリチャージ回路のトランジスタＴ２２、トランジスタＴ２５及びトランジスタＴ２６はＮチャネルＭＯＳトランジスタからなり、各トランジスタのドレインは高電位電源Ｖｄｄに接続される。プリチャージ回路１８のトランジスタＴ２２のソースはノードｎ１に接続され、プリチャージ回路１９のトランジスタＴ２５のソースはノードｎ２に接続され、プリチャージ回路２０のトランジスタＴ２６のソースはノードｎ３に接続されている。従って、プリチャージ回路１８，１９，２０はプリチャージ回路１４，１５，１６と同じ動作をする。そのため、アンプ１３の消費電力を低減しつつ、更に、高い精度で入力アナログ信号Ａｉｎにランダムノイズが混入するのを抑制できる。

・上記各実施形態において、第６トランジスタＴ１６と各プリチャージ回路とを制御する制御信号は、同一ではなく、別々のものであっても良い。
・上記各実施形態において、各プリチャージ回路で安定化させる電位は高電位電源Ｖｄｄレベルに限らず、任意の電位、例えば、高電位電源Ｖｄｄレベルの２分の１でも良い。

・Ｓ／Ｈ回路の応用例は、固体撮像装置に限らず、Ａ／Ｄコンバータでも良い。

第一実施形態のアナログ信号伝達回路の回路図。 固体撮像装置のブロック回路図。 第二実施形態のアナログ信号伝達回路の回路図。 第一実施形態の別のアナログ信号伝達回路の回路図。 第二実施形態の別のアナログ信号伝達回路の回路図。 従来のアナログ信号伝達回路の回路図。

符号の説明

１０…サンプルホールド回路、１１…ＣＭＯＳスイッチ、１３…アンプ、１４，１５，１６，１８，１９，２０…プリチャージ回路、１７…インバータ回路、Ａｉｎ…入力アナログ信号、Ａｏｕｔ…出力アナログ信号、Ｃ１…ホールドコンデンサ、ｎ０，ｎ１，ｎ２，ｎ３…ノード、Ｔ１１，Ｔ１２，Ｔ１３，Ｔ１４，Ｔ１５，Ｔ１６，Ｔ２１，Ｔ２２，Ｔ２３，Ｔ２４，Ｔ２５，Ｔ２６…トランジスタ、Ｖｄｄ…高電位電源。

Claims (6)

1. アナログ信号が入力されるサンプリングスイッチと、
   前記サンプリングスイッチの出力側端子と低電位電源との間に接続されたコンデンサと、
   前記サンプリングスイッチの出力側端子に接続された差動増幅器と、を備え、
   前記サンプリングスイッチのオンオフにより前記アナログ信号をサンプリングし、該サンプリングによる前記コンデンサの蓄積電圧を前記差動増幅器にて増幅した信号を出力するアナログ信号伝達回路において、
   前記差動増幅器は、前記コンデンサの第１端子に接続された第１のトランジスタ及び前記差動増幅器の出力信号が入力される第２のトランジスタとからなる差動入力部と、該差動入力部に電流を流す定電流源と、該定電流源と前記差動入力部との間に接続され制御信号によりオンオフされる作動用スイッチとを有し、
   前記作動用スイッチのオフ時に、前記差動入力部と前記作動用スイッチとの間の配線を所定電位にプリチャージするプリチャージ回路を備えた、
   ことを特徴とするアナログ信号伝達回路。
2. 前記差動増幅器は、前記差動入力部と高電位電源との間に接続された一対のトランジスタからなるカレントミラー回路を備え、
   前記プリチャージ回路は、前記第１のトランジスタと前記カレントミラー回路との間の配線及び前記第２のトランジスタと前記カレントミラー回路との間の配線の少なくとも一方を、所定電位にプリチャージする、
   ことを特徴とする請求項１に記載のアナログ信号伝達回路。
3. 前記作動用スイッチは前記第１のトランジスタと前記定電流源との間に接続され、ゲートに前記制御信号が入力されるＭＯＳ型トランジスタであり、
   前記プリチャージ回路は、前記配線と所定電位を供給する配線との間に接続され、ゲートに前記制御信号が入力されるＭＯＳ型トランジスタである、
   ことを特徴とする請求項１又は２に記載のアナログ信号伝達回路。
4. 前記作動用スイッチは前記第１のトランジスタと前記定電流源との間に接続され、ゲートに前記制御信号が入力されるＭＯＳ型トランジスタであり、
   前記プリチャージ回路は、
   前記制御信号が入力されるインバータ回路と、
   該インバータ回路の出力端子に接続されたゲートを有し、前記配線と所定電位を供給する配線との間に接続されたＭＯＳ型トランジスタと、から構成された、
   ことを特徴とする請求項１又は２に記載のアナログ信号伝達回路。
5. 前記所定電位は高電位電源のレベルであることを特徴とする請求項１〜４のうちいずれか一項に記載のアナログ信号伝達回路。
6. 前記作動用スイッチは、前記サンプリングスイッチと相補的にオンオフされることを特徴とする請求項１〜５のうちいずれか一項に記載のアナログ信号伝達回路。

Images