JP4309543B2 - 固体撮像素子 - Google Patents
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【０００１】
【発明の属する技術分野】
本発明は固体撮像素子に係り、特に、ＭＯＳ（ＣＭＯＳを含む）回路を集積化して構成される固体撮像素子の電流源アレイ部の改良に関する。
【０００２】
【従来の技術】
従来、イメージセンサ（固体撮像素子）のＳ／Ｎを改善するために、イメージセンサ内部で信号を増幅して出力する技術が知られている。
【０００３】
例えば、特公平８−２４３５２号公報に開示されているように、画素から出力された電荷を垂直信号線毎に設けられたアンプ（以下ラインアンプと呼ぶ）により増幅した信号として出力することにより、Ｓ／Ｎを改善し、かつ固定パターンノイズ（ＦＰＮ）を抑圧する方法がある。
【０００４】
以下、この特公平８−２４３５２号公報に開示されているイメージセンサを例にとって従来技術について説明する。
【０００５】
図２は、従来のラインアンプを有するイメージセンサの構成を簡略し、図示したものである。
【０００６】
図２において、参照符号２−１は、フォトダイオードＤ１，Ｄ２，…，ＤｊとスイッチＳ１，Ｓ２，…，Ｓｊより構成される画素を２次元的に配列し構成した画素アレイである。
【０００７】
また、参照符号２−２は、画素アレイ２−１の読み出し行を選択する垂直走査回路である。
【０００８】
また、参照符号２−３は、画素から出力された信号電荷を列並列に信号増幅するラインアンプ列であり、アナログアンプによる複数のアンプ回路２−３−１，２−３−２，…，２−３−ｊを並列に設けて構成されている。
【０００９】
また、参照符号２−４は、ラインアンプ列２−３の各出力を出力信号線２−５に出力するための水平選択スイッチアレイである。
【００１０】
また、参照符号２−６は、水平選択スイッチアレイ２−４を順次選択し走査するための水平走査回路である。
【００１１】
次に、このように構成されるイメージセンサの動作について説明する。
【００１２】
画素アレイ２−１のフォトダイオードＤ１，Ｄ２，…，Ｄｊに蓄積された信号電荷は、走査回路２−２から出力される行選択パルスφROW ｉにより画素アレイ２−１の第ｉ行の画素のスイッチＳ１，Ｓ２，…，Ｓｊがオンされることにより、ラインアンプ列２−３に送られて列並列に増幅される。
【００１３】
その後、水平走査回路２−６が走査パルスφCOL １，φCOL ２，…，φCOL ｊを発生し、水平選択スイッチアレイ２−４を順次オンオフすることにより、選択したラインアンプ列２−３の出力を出力信号線２−５より出力する。
【００１４】
このように画素の垂直水平（ＸＹ）方向のアドレスを選択しながら画素アレイ２ー１の各画素の信号を順次読み出すことによって２次元画像を出力させることができる。
【００１５】
ところで、ラインアンプ列２−３を動作させるためには、バイアス電流を供給する必要がある。
【００１６】
一般的に、このようなＭＯＳアナログ回路において、バイアス電流はＰ型ＭＯＳトランジスタの飽和特性を利用して発生させる。
【００１７】
図２に示したイメージセンサの構成で説明したように、イメージセンサで用いられるラインアンプ列２−３はそれぞれアナログアンプによる複数のアンプ回路２−３−１，２−３−２，…，２−３−ｊを並列に設けて構成されている。
【００１８】
従って、ラインアンプ列２−３を構成する各々のアンプ回路２−３−１，２−３−２，…，２−３−ｊに対して独立にバイアス電流を供給するバイアス電流発生回路が必要となる。
【００１９】
以下、ラインアンプ列２−３を構成する各々のアンプ回路２−３−１，２−３−２，…，２−３−ｊにバイアス電流を供給するために配置されたバイアストランジスタ列を電流源アレイと呼ぶものとする。
【００２０】
以下に従来の固体撮像素子に使われている電流源アレイについて説明する。
【００２１】
図３は、一般的に用いられるバイアス電流源アレイの構成を示している。
【００２２】
図３において、参照符号３−３は、水平画素数分だけあるバイアス用ＭＯＳトランジスタＱ１，Ｑ２，…，Ｑｎで構成される電流源アレイである。
【００２３】
また、参照符号３−１は、電流源アレイ３−３を構成するバイアス用ＭＯＳトランジスタＱ１，Ｑ２，…，Ｑｎの各ソースに電源電圧を供給する電源バス配線である。
【００２４】
また、参照符号３−２は、バイアス用ＭＯＳトランジスタＱ１，Ｑ２，…，Ｑｎの各ゲートにバイアス電圧を供給するバイアス電圧供給配線である。
【００２５】
そして、バイアス用ＭＯＳトランジスタＱ１，Ｑ２，…，Ｑｎの各ドレインからラインアンプ列２−３を構成する各々のアンプ回路２−３−１，２−３−２，…，２−３−ｊに対して独立にバイアス電流を供給するように接続している。
【００２６】
近似的にＭＯＳトランジスタの飽和特性は式（１）で表される。
【００２７】
ＩD ＝α（ＶGS−ＶT ）2 …（１）
ここで、ＩD はバイアス電流、αはデバイスのサイズや易動度による係数、ＶGSはゲ一ト・ソース間電圧、ＶT はしきい電圧である。
【００２８】
ＭＯＳトランジスタの飽和特性において、出力電流は近似的にドレイン電圧によらないため、ゲート・ソース間に一定の電圧を供給することによってＭＯＳトランジスタを飽和領域で動作させてドレインより一定のバイアス電流を発生させることができる。
【００２９】
そして、バイアス用ＭＯＳトランジスタＱ１，Ｑ２，…，Ｑｎで発生させた各々のバイアス電流はそれぞれラインアンプ列２−３を構成するアンプ回路２−３−１，２−３−２，…，２−３−ｊへ供給される。
【００３０】
これによりラインアンプ列２ー３を構成する各々のアンプ回路２−３−１，２−３−２，…，２−３−ｊを独立に動作させることが可能になる。
【００３１】
【発明が解決しようとする課題】
ところが、図３に示した従来のバイアス電流源アレイでは、実際には、以下に示す原因によりバイアス電流の均一性を確保することが難しい。
【００３２】
すなわち、図３に示した従来のバイアス電流源アレイでは、複数のバイアス用ＭＯＳトランジスタＱ１，Ｑ２，…，Ｑｎが同時に並列的に動作するため、その電流を供給するために電源バス配線３−１には、電流が大量に流れる。
【００３３】
ここで、電源バス配線３−１に配線抵抗が存在すると、大量に流れる電流によって電源バス配線３−１に電位勾配が生じ、各々のバイアス用ＭＯＳトランジスタＱ１，Ｑ２，…，Ｑｎの各ソース電極の電圧に不均一性が発生する。
【００３４】
一方、バイアス電圧供給配線３−２には電流が流れないため、バイアス用ＭＯＳトランジスタＱ１，Ｑ２，…，Ｑｎの各ゲート電極の電位は一定に保たれることになる。
【００３５】
その結果、バイアス用ＭＯＳトランジスタＱ１，Ｑ２，…，Ｑｎの各ゲート・ソース間の電位差が変化し、式（１）に従って発生するバイアス電流ＩD が変化する。
【００３６】
この現象によるバイアス電流ＩD の不均一性は、配線のレイアウトにも依存し、例えば、電源バス配線３−１と電源電圧ＡＶＤＤを与える電源端子とをバイアス電流源アレイの両端部で接続する場合では、バイアス電流源アレイの端の電流が大きく、中央部では逆に少なくなってしまう。
【００３７】
このような不均一性を抑圧するためには、電源配線抵抗を十分に小さくする必要性がある。
【００３８】
ところが、昨今の傾向として、特にディジタルスチルカメラ用途などでは固体撮像素子の多画素化の要求が強まっており、画素数を増やすことは同時にアンプ回路の数を増やす必要があるとともに、電源バス配線長が長くなり、電源バス配線内での電源電圧の低下が深刻になる。
【００３９】
そのため、ラインアンプ列２−３に入力されるバイアス電流の不均一性が強くなり、アンプ動作の均一性を得ることが困難になってしまう。
【００４０】
また、基板端子の電圧が、バイアス用ＭＯＳトランジスタＱ１，Ｑ２，…，Ｑｎで独立に取られていた場合、以下の式（２）で表されるしきい電圧の変動ΔＶT が生じる。
【００４１】
ΔＶT ＝β｛（２φB ＋ＶBS）1/2 −（２φB ）1/2 ｝ …（２）
ここで、βは定数、φB はショットキー障壁電圧、ＶBSはバイアス用ＭＯＳトランジスタの基板・ソース端子間電圧である。
【００４２】
そして、しきい電圧ＶT に、式（２）に示すような基板・ソース端子間電圧ＶＢＳに依存した変動が生じると、結果として式（１）から分かるようにバイアス電流ＩD に不均一性を生じてしまう。
【００４３】
本発明は、この点に着目して、電源バスラインの配線抵抗の影響を抑圧し、安定なラインアンプのアンプ動作を可能にする電流源アレイを備えた固体撮像素子を提供することを課題とする。
【００４４】
【課題を解決するための手段】
本発明によると、上記課題を解決するために、
（１） 光電変換が可能な画素を２次元的に配置してなる画素アレイと、
該画素アレイの読み出し行を選択する垂直走査回路と、
該選択された１行分の画素の信号を並列に増幅する、アナログアンプを含む複数の増幅回路と、
該アナログアンプの各々に対応して設けられ、各アナログアンプにバイアス電流を供給するバイアス電流供給用のＭＯＳトランジスタを含む、複数のバイアス電流供給回路と、
該増幅回路の出力を順次選択し走査する走査回路とを有する固体撮像素子において、
該ＭＯＳトランジスタのソース端子は電源電圧供給線に接続され、該ＭＯＳトランジスタの基板端子は該ＭＯＳトランジスタのソース端子に接続され、該ＭＯＳトランジスタのゲート端子は該電源電圧供給線に容量素子を介して接続されるとともにスイッチ素子を介してバイアス電圧供給線に接続されていることを特徴とする固体撮像素子が提供される。
【００４５】
また、本発明によると、上記課題を解決するために、
（２） 前記バイアス電流発生回路の出力電流を切断する手段と、
前記バイアス電流発生回路の出力電流を切断した状態で、前記スイッチ素子をオンして前記バイアス電圧供給線の電圧を前記ＭＯＳトランジスタのゲート端子に記憶させる手段とをさらに有することを特徴とする（１）記載の固体撮像素子が提供される。
【００４６】
また、本発明によると、上記課題を解決するために、
（３） 光電変換が可能な画素を２次元的に配置してなる画素アレイと、
該画素アレイの読み出し行を選択する垂直走査回路と、
該選択された１行分の画素の信号を並列に増幅する、アナログアンプを含む複数の増幅回路と、
該アナログアンプの各々に対応して設けられ、各アナログアンプにバイアス電流を供給するバイアス電流供給用のＭＯＳトランジスタを含む、複数のバイアス電流供給回路と、
該増幅回路の出力を順次選択し走査する走査回路とを有する固体撮像子において、
該ＭＯＳトランジスタのソース端子に電源電圧を供給する電源電圧供給線と、該ＭＯＳトランジスタのゲート端子に第１のスイッチ手段を介してバイアス電圧を供給するバイアス電圧供給線と、
該ＭＯＳトランジスタのゲート端子とソース端子間を接続する容量素子と、
該ＭＯＳトランジスタのドレインより第２のスイッチ手段を介して該アナログアンプにバイアス電流を供給する出力線と、
該第１のスイッチ手段と該第２のスイッチ手段を排他的にオン状態にする手段とをさらに有し、
該ＭＯＳトランジスタの基板端子は該ＭＯＳトランジスタのソース端子に接続されていることを特徴とする固体撮像素子が提供される。
【００４７】
ここで、排他的にオン状態にするとは、第１のスイッチ手段と第２のスイッチ手段とが両方同時にはオン状態にはならないことを意味しており、第１のスイッチ手段と第２のスイッチ手段の片方のみがオン状態になる場合と、両方ともオフ状態になる場合とがあり得る。
【００４８】
【発明の実施の形態】
以下図面を参照して本発明の実施の形態について説明する。
【００４９】
図１は、本発明の一実施の形態による固体撮像素子の電流源アレイの構成を示している。
【００５０】
なお、本発明の一実施の形態による固体撮像素子自体の構成は、図２に示した従来技術による固体撮像素子のそれと同様である。
【００５１】
この発明の一実施の形態による固体撮像素子の電流源アレイは次のように構成されている。
【００５２】
図１において、参照符号１−０は、バイアス電流を発生させる単位回路であり、この単位回路１−０をラインアンプ列２−３のアンプの数だけ並列に設けることによってバイアス電流源アレイを構成する。
【００５３】
そして、この単位回路１−０は、Ｐ型ＭＯＳトランジスタにより構成されたバイアス電流発生トランジスタ１−１−１，１−１−２，…，１−１−ｊと、このバイアス電流発生トランジスタ１−１−１，１−１−２，…，１−１−ｊの各ゲート電極と電源バス配線１−６との間に設けられた容量素子１−２−１，１−２−２，…，１−２−ｊと、前記バイアス電流発生トランジスタ１−１−１，１−１−２，…，１−１−ｊの各ゲート電極とバイアス電圧供給配線１−８との間に設けられたスイッチ素子１−３−１，１−３−２，…，１−３−ｊと、第１のスイッチ制御パルス供給配線１−７へ入力されるパルスを反転するために設けられたインバータ１−４と、前記バイアス電流発生トランジスタ１−１−１，１−１−２，…，１−１−ｊの各ドレイン電極とラインアンプ列２−３の各アンプ回路２−３−１，２−３−２，…，２−３−ｊとの間に設けられたスイッチ素子１−５−１，１−５−２，…，１−５−ｊとから構成されている。
【００５４】
ここで、バイアス電流発生トランジスタ１−１−１，１−１−２，…，１−１−ｊの各基板端子は、それらの各ソース端子に接続されている。
【００５５】
また、スイッチ素子１−３−１，１−３−２，…，１−３−ｊの各制御電極は、スイッチ制御パルス供給配線１−７により共通に接続され、制御パルスφMEM がそれぞれ入力される。
【００５６】
また、スイッチ素子１−５−１，１−５−２，…，１−５−ｊの各制御電極は第２のスイッチ制御パルス供給配線１−９により共通に接続され、φMEM の反転パルスがそれぞれ入力される。
【００５７】
すなわち、それぞれのスイッチ素子１−３−１，１−３−２，…，１−３−ｊと１−５−１，１−５−２，…，１−５−ｊの動作は、オンオフが正反対に動作するように構成されている。
【００５８】
次に、このように構成される電流源アレイの動作を説明する。
【００５９】
まず、φMEM からのパルス電圧をハイレベルにし、スイッチ素子１−３−１，１−３−２，…，１−３−ｊをオンにしてバイアス電圧供給配線１−８に印加された電位ＶREF をバイアス電流発生トランジスタ１−１−１，１−１−２，…，１−１−ｊの各ゲート電極に保持させる。
【００６０】
このとき、スイッチ素子１−５−１，１−５−２，…，１−５−ｊには、インバータ１−４によりφMEM が反転されたパルスが印加されているので、スイッチ素子１−５−１，１−５−２，…，１−５−ｊはオフになっている。
【００６１】
この後、φMEM からのパルス電圧をローレベルにしてスイッチ素子１−５−１，１−５−２，…，１−５−ｊをオンにし、バイアス発生トランジスタ１−１−１，１−１−２，…，１−１−ｊによりラインアンプ列２−３の各アンプ回路２−３−１，２−３−２，…，２−３−ｊにバイアス電流を供給する。
【００６２】
これにより、電源バス配線１−６の配線抵抗により電源電圧ＡＶＤＤが降下しても、この状態ではスイッチ１−３−１，１−３−２，…，１−３−ｊがオフになっているため、電源バス配線１−６の電圧降下は電源バス配線１−６とバイアス電流発生トランジスタ１−１−１，１−１−２，…，１−１−ｊの各ゲート電極との間に設けられた容量１−２−１，１−２−２，…，１−２−ｊを介して、その降下分がバイアス電流発生トランジスタ１−１−１，１−１−２，…，１−１−ｊの各ゲート電極に伝えられる。
【００６３】
また、この状態では、基板電位も基板端子がバイアス電流発生トランジスタ１−１−１，１−１−２，…，１−１−ｊの各ソース端子に接続されていることにより、ソース電位に等しく保たれているので、バイアス電流発生トランジスタ１−１−１，１−１−２，…，１−１−ｊの各ゲート・ソース間電圧は一定に保持される。
【００６４】
これにより、ラインアンプ列２−３の各アンプ回路２−３−１，２−３−２，…，２−３−ｊに供給されるバイアス電流の変化を抑圧することが可能になり、安定したバイアス電流をラインアンプ列２−３に供給し、ラインアンプ列２−３の動作均一性を確保できる。
【００６５】
ちなみに、本実施の形態では、説明の簡単のために、φMEM の反転パルスをインバータ１−４により生成してスイッチ素子１−５−１，１−５−２，…，１−５−ｊに供給することにより、バイアス電圧を記憶するときにバイアス電流を流さない構成となっているが、バイアス電圧の記憶タイミングとバイアス電流を供給するタイミングが重ならない限り、バイアス電圧の記憶タイミングとバイアス電流を供給するタイミングを独立に設定するようにしてもよい。
【００６６】
すなわち、スイッチ素子１−３−ｎとスイッチ素子１−５−ｎとは、排他的にオン状態になる。
【００６７】
ここで、排他的にオン状態にするとは、スイッチ素子１−３−ｎとスイッチ素子１−５−ｎとが両方同時にはオン状態にはならないことを意味している。
【００６８】
すなわち、スイッチ素子１−３−ｎとスイッチ素子１−５−ｎとの片方のみがオン状態になる場合と、両方ともオフ状態になる場合とがあり得る。
【００６９】
また、バイアス電圧を記憶するタイミングとして、例えば、映像信号出力シーケンス中のブランキング期間を利用することにより、映像信号出力に支障を与えずにバイアス電圧を設定することができる。
【００７０】
さらに、自明ではあるが、ＭＯＳトランジスタはＣＭＯＳトランジスタを含むものとし、さらに、本実施の形態による電流源アレイのバイアス電流発生トランジスタに用いるＰ型ＭＯＳトランジスタをＮ型ＭＯＳトランジスタとしても、単に、極性を変更するだけで同様な効果を得ることができる。
【００７１】
そして、上述したような実施の形態で示した本明細書には、特許請求の範囲に示した請求項１乃至３以外にも、以下に付記１乃至２付記として示すような発明が含まれている。
【００７２】
（付記１）光電変換が可能な画素を２次元的に配列してなる画素アレイと、
該画素アレイの読み出す行を選択する垂直走査回路と、
同時に選択された少なくとも一行分の画素の信号を並列に増幅する複数の増幅回路と、
該増幅回路の出力を順次選択し走査する走査回路と、
前記画素の信号を並列に増幅する増幅回路は複数のアナログアンプにより構成されるとともに、該複数のアナログアンプに各々バイアス電流を供給するための複数のバイアス電流発生回路とを有し、
前記バイアス電流発生回路はバイアス電流発生用ＭＯＳトランジスタで構成され、
該バイアス電流発生用ＭＯＳトランジスタのソース端子は電源電圧供給配線に接続され、
該バイアス電流発生用ＭＯＳトランジスタの基板端子は該バイアス電流発生用ＭＯＳトランジスタのソース端子に接続され、
該バイアス電流発生用ＭＯＳトランジスタのゲート端子は前記電源電圧供給配線と容量素子を介して接続されるとともに、スイッチを介してバイアス電圧供給配線に接続されるように構成されたことを特徴とする固体撮像素子。
【００７３】
（付記２）光電変換が可能な画素を２次元的に配列してなる画素アレイと、
該画素アレイの読み出す行を選択する垂直走査回路と、
同時に選択された少なくとも一行分の画素の信号を並列に増幅する複数の増幅回路と、
該増幅回路の出力を順次選択し走査する走査回路とを有し、
前記画素の信号を並列に増幅する増幅回路は複数のアナログアンプにより構成されるとともに、該複数のアナログアンプに各々バイアス電流を供給するための複数のバイアス電流発生回路とを有し、
前記バイアス電流発生回路はバイアス電流発生用ＭＯＳトランジスタで構成され、
該バイアス電流発生用ＭＯＳトランジスタのソース端子は電源電圧供給配線に接続され、
該バイアス電流発生用ＭＯＳトランジスタの基板端子は該バイアス電流発生用ＭＯＳトランジスタのソース端子に接続され、
該バイアス電流発生用ＭＯＳトランジスタのゲート端子は前記電源電圧供給配線と容量素子を介して接続されるとともに、スイッチを介してバイアス電圧供給配線に接続されるように構成され、
前記バイアス電流発生回路の出力電流をカットする手段を有するとともに、前記バイアス電流発生回路の出力電流をカットした状態で前記スイッチをオンし前記バイアス電圧供給配線の電圧を前記ＭＯＳトランジスタのゲート端子に記憶させる手段とを有することを特徴とする固体撮像素子。
【００７４】
これにより、バイアス電流が流れて電源バス配線の電圧が降下しても、該電源バス配線の電圧降下は電源バス配線とバイアス電流発生トランジスタのゲート電極との間に設けられた容量を介して、その降下分がバイアス電流発生トランジスタのゲート電極に伝えられ、基板電位も基板端子がソース端子に接続されてソース電位に等しく保たれているので、パイアス電流発生トランジスタのゲート・ソース間電圧は一定に保持される。
【００７５】
その結果、式（１）に示すＶGS，ＶBSともソース端子の電圧降下の影響がキャンセルされてバイアス電流の変化を抑圧することが可能になり、ラインアンプ列の動作均一性を確保することができる。
【００７６】
【発明の効果】
従って、以上説明したように、本発明によれば、電源バスラインの配線抵抗の影響を抑圧し、安定なラインアンプのアンプ動作を可能にする電流源アレイを備えた固体撮像素子を提供することができる。
【図面の簡単な説明】
【図１】図１は、本発明の一実施の形態による固体撮像素子に用いられる電流源アレイの構成を示す図である。
【図２】図２は、従来のラインアンプを有するイメージセンサを簡略化して示した構成図である。
【図３】図３は、図２のイメージセンサに、一般的に用いられる従来のバイアス電流源アレイを簡略化して示した構成図である。
【符号の説明】
１−０…単位回路、
１−１−１，１−１−２，…，１−１−ｊ…バイアス電流発生トランジスタ、
１−６…電源バス配線、
容量素子…１−２−１，１−２−２，…，１−２−ｊ、
１−８…バイアス電圧供給配線、
スイッチ素子…１−３−１，１−３−２，…，１−３−ｊ、
１−７…第１のスイッチ制御パルス供給配線、
１−４…インバータ、
１−５−１，１−５−２，…，１−５−ｊ…スイッチ素子、
２−１…画素アレイ、
Ｄ１，Ｄ２，…，Ｄｊ…フォトダイオード、
Ｓ１，Ｓ２，…，Ｓｊ…スイッチ、
２−２…垂直走査回路、
２−３…ラインアンプ列、
２−３−１，２−３−２，…，２−３−ｊ…各アンプ回路、
２−４…水平選択スイッチアレイ、
２−５…出力信号線、
２−６…水平走査回路。
【発明の属する技術分野】
本発明は固体撮像素子に係り、特に、ＭＯＳ（ＣＭＯＳを含む）回路を集積化して構成される固体撮像素子の電流源アレイ部の改良に関する。
【０００２】
【従来の技術】
従来、イメージセンサ（固体撮像素子）のＳ／Ｎを改善するために、イメージセンサ内部で信号を増幅して出力する技術が知られている。
【０００３】
例えば、特公平８−２４３５２号公報に開示されているように、画素から出力された電荷を垂直信号線毎に設けられたアンプ（以下ラインアンプと呼ぶ）により増幅した信号として出力することにより、Ｓ／Ｎを改善し、かつ固定パターンノイズ（ＦＰＮ）を抑圧する方法がある。
【０００４】
以下、この特公平８−２４３５２号公報に開示されているイメージセンサを例にとって従来技術について説明する。
【０００５】
図２は、従来のラインアンプを有するイメージセンサの構成を簡略し、図示したものである。
【０００６】
図２において、参照符号２−１は、フォトダイオードＤ１，Ｄ２，…，ＤｊとスイッチＳ１，Ｓ２，…，Ｓｊより構成される画素を２次元的に配列し構成した画素アレイである。
【０００７】
また、参照符号２−２は、画素アレイ２−１の読み出し行を選択する垂直走査回路である。
【０００８】
また、参照符号２−３は、画素から出力された信号電荷を列並列に信号増幅するラインアンプ列であり、アナログアンプによる複数のアンプ回路２−３−１，２−３−２，…，２−３−ｊを並列に設けて構成されている。
【０００９】
また、参照符号２−４は、ラインアンプ列２−３の各出力を出力信号線２−５に出力するための水平選択スイッチアレイである。
【００１０】
また、参照符号２−６は、水平選択スイッチアレイ２−４を順次選択し走査するための水平走査回路である。
【００１１】
次に、このように構成されるイメージセンサの動作について説明する。
【００１２】
画素アレイ２−１のフォトダイオードＤ１，Ｄ２，…，Ｄｊに蓄積された信号電荷は、走査回路２−２から出力される行選択パルスφROW ｉにより画素アレイ２−１の第ｉ行の画素のスイッチＳ１，Ｓ２，…，Ｓｊがオンされることにより、ラインアンプ列２−３に送られて列並列に増幅される。
【００１３】
その後、水平走査回路２−６が走査パルスφCOL １，φCOL ２，…，φCOL ｊを発生し、水平選択スイッチアレイ２−４を順次オンオフすることにより、選択したラインアンプ列２−３の出力を出力信号線２−５より出力する。
【００１４】
このように画素の垂直水平（ＸＹ）方向のアドレスを選択しながら画素アレイ２ー１の各画素の信号を順次読み出すことによって２次元画像を出力させることができる。
【００１５】
ところで、ラインアンプ列２−３を動作させるためには、バイアス電流を供給する必要がある。
【００１６】
一般的に、このようなＭＯＳアナログ回路において、バイアス電流はＰ型ＭＯＳトランジスタの飽和特性を利用して発生させる。
【００１７】
図２に示したイメージセンサの構成で説明したように、イメージセンサで用いられるラインアンプ列２−３はそれぞれアナログアンプによる複数のアンプ回路２−３−１，２−３−２，…，２−３−ｊを並列に設けて構成されている。
【００１８】
従って、ラインアンプ列２−３を構成する各々のアンプ回路２−３−１，２−３−２，…，２−３−ｊに対して独立にバイアス電流を供給するバイアス電流発生回路が必要となる。
【００１９】
以下、ラインアンプ列２−３を構成する各々のアンプ回路２−３−１，２−３−２，…，２−３−ｊにバイアス電流を供給するために配置されたバイアストランジスタ列を電流源アレイと呼ぶものとする。
【００２０】
以下に従来の固体撮像素子に使われている電流源アレイについて説明する。
【００２１】
図３は、一般的に用いられるバイアス電流源アレイの構成を示している。
【００２２】
図３において、参照符号３−３は、水平画素数分だけあるバイアス用ＭＯＳトランジスタＱ１，Ｑ２，…，Ｑｎで構成される電流源アレイである。
【００２３】
また、参照符号３−１は、電流源アレイ３−３を構成するバイアス用ＭＯＳトランジスタＱ１，Ｑ２，…，Ｑｎの各ソースに電源電圧を供給する電源バス配線である。
【００２４】
また、参照符号３−２は、バイアス用ＭＯＳトランジスタＱ１，Ｑ２，…，Ｑｎの各ゲートにバイアス電圧を供給するバイアス電圧供給配線である。
【００２５】
そして、バイアス用ＭＯＳトランジスタＱ１，Ｑ２，…，Ｑｎの各ドレインからラインアンプ列２−３を構成する各々のアンプ回路２−３−１，２−３−２，…，２−３−ｊに対して独立にバイアス電流を供給するように接続している。
【００２６】
近似的にＭＯＳトランジスタの飽和特性は式（１）で表される。
【００２７】
ＩD ＝α（ＶGS−ＶT ）2 …（１）
ここで、ＩD はバイアス電流、αはデバイスのサイズや易動度による係数、ＶGSはゲ一ト・ソース間電圧、ＶT はしきい電圧である。
【００２８】
ＭＯＳトランジスタの飽和特性において、出力電流は近似的にドレイン電圧によらないため、ゲート・ソース間に一定の電圧を供給することによってＭＯＳトランジスタを飽和領域で動作させてドレインより一定のバイアス電流を発生させることができる。
【００２９】
そして、バイアス用ＭＯＳトランジスタＱ１，Ｑ２，…，Ｑｎで発生させた各々のバイアス電流はそれぞれラインアンプ列２−３を構成するアンプ回路２−３−１，２−３−２，…，２−３−ｊへ供給される。
【００３０】
これによりラインアンプ列２ー３を構成する各々のアンプ回路２−３−１，２−３−２，…，２−３−ｊを独立に動作させることが可能になる。
【００３１】
【発明が解決しようとする課題】
ところが、図３に示した従来のバイアス電流源アレイでは、実際には、以下に示す原因によりバイアス電流の均一性を確保することが難しい。
【００３２】
すなわち、図３に示した従来のバイアス電流源アレイでは、複数のバイアス用ＭＯＳトランジスタＱ１，Ｑ２，…，Ｑｎが同時に並列的に動作するため、その電流を供給するために電源バス配線３−１には、電流が大量に流れる。
【００３３】
ここで、電源バス配線３−１に配線抵抗が存在すると、大量に流れる電流によって電源バス配線３−１に電位勾配が生じ、各々のバイアス用ＭＯＳトランジスタＱ１，Ｑ２，…，Ｑｎの各ソース電極の電圧に不均一性が発生する。
【００３４】
一方、バイアス電圧供給配線３−２には電流が流れないため、バイアス用ＭＯＳトランジスタＱ１，Ｑ２，…，Ｑｎの各ゲート電極の電位は一定に保たれることになる。
【００３５】
その結果、バイアス用ＭＯＳトランジスタＱ１，Ｑ２，…，Ｑｎの各ゲート・ソース間の電位差が変化し、式（１）に従って発生するバイアス電流ＩD が変化する。
【００３６】
この現象によるバイアス電流ＩD の不均一性は、配線のレイアウトにも依存し、例えば、電源バス配線３−１と電源電圧ＡＶＤＤを与える電源端子とをバイアス電流源アレイの両端部で接続する場合では、バイアス電流源アレイの端の電流が大きく、中央部では逆に少なくなってしまう。
【００３７】
このような不均一性を抑圧するためには、電源配線抵抗を十分に小さくする必要性がある。
【００３８】
ところが、昨今の傾向として、特にディジタルスチルカメラ用途などでは固体撮像素子の多画素化の要求が強まっており、画素数を増やすことは同時にアンプ回路の数を増やす必要があるとともに、電源バス配線長が長くなり、電源バス配線内での電源電圧の低下が深刻になる。
【００３９】
そのため、ラインアンプ列２−３に入力されるバイアス電流の不均一性が強くなり、アンプ動作の均一性を得ることが困難になってしまう。
【００４０】
また、基板端子の電圧が、バイアス用ＭＯＳトランジスタＱ１，Ｑ２，…，Ｑｎで独立に取られていた場合、以下の式（２）で表されるしきい電圧の変動ΔＶT が生じる。
【００４１】
ΔＶT ＝β｛（２φB ＋ＶBS）1/2 −（２φB ）1/2 ｝ …（２）
ここで、βは定数、φB はショットキー障壁電圧、ＶBSはバイアス用ＭＯＳトランジスタの基板・ソース端子間電圧である。
【００４２】
そして、しきい電圧ＶT に、式（２）に示すような基板・ソース端子間電圧ＶＢＳに依存した変動が生じると、結果として式（１）から分かるようにバイアス電流ＩD に不均一性を生じてしまう。
【００４３】
本発明は、この点に着目して、電源バスラインの配線抵抗の影響を抑圧し、安定なラインアンプのアンプ動作を可能にする電流源アレイを備えた固体撮像素子を提供することを課題とする。
【００４４】
【課題を解決するための手段】
本発明によると、上記課題を解決するために、
（１） 光電変換が可能な画素を２次元的に配置してなる画素アレイと、
該画素アレイの読み出し行を選択する垂直走査回路と、
該選択された１行分の画素の信号を並列に増幅する、アナログアンプを含む複数の増幅回路と、
該アナログアンプの各々に対応して設けられ、各アナログアンプにバイアス電流を供給するバイアス電流供給用のＭＯＳトランジスタを含む、複数のバイアス電流供給回路と、
該増幅回路の出力を順次選択し走査する走査回路とを有する固体撮像素子において、
該ＭＯＳトランジスタのソース端子は電源電圧供給線に接続され、該ＭＯＳトランジスタの基板端子は該ＭＯＳトランジスタのソース端子に接続され、該ＭＯＳトランジスタのゲート端子は該電源電圧供給線に容量素子を介して接続されるとともにスイッチ素子を介してバイアス電圧供給線に接続されていることを特徴とする固体撮像素子が提供される。
【００４５】
また、本発明によると、上記課題を解決するために、
（２） 前記バイアス電流発生回路の出力電流を切断する手段と、
前記バイアス電流発生回路の出力電流を切断した状態で、前記スイッチ素子をオンして前記バイアス電圧供給線の電圧を前記ＭＯＳトランジスタのゲート端子に記憶させる手段とをさらに有することを特徴とする（１）記載の固体撮像素子が提供される。
【００４６】
また、本発明によると、上記課題を解決するために、
（３） 光電変換が可能な画素を２次元的に配置してなる画素アレイと、
該画素アレイの読み出し行を選択する垂直走査回路と、
該選択された１行分の画素の信号を並列に増幅する、アナログアンプを含む複数の増幅回路と、
該アナログアンプの各々に対応して設けられ、各アナログアンプにバイアス電流を供給するバイアス電流供給用のＭＯＳトランジスタを含む、複数のバイアス電流供給回路と、
該増幅回路の出力を順次選択し走査する走査回路とを有する固体撮像子において、
該ＭＯＳトランジスタのソース端子に電源電圧を供給する電源電圧供給線と、該ＭＯＳトランジスタのゲート端子に第１のスイッチ手段を介してバイアス電圧を供給するバイアス電圧供給線と、
該ＭＯＳトランジスタのゲート端子とソース端子間を接続する容量素子と、
該ＭＯＳトランジスタのドレインより第２のスイッチ手段を介して該アナログアンプにバイアス電流を供給する出力線と、
該第１のスイッチ手段と該第２のスイッチ手段を排他的にオン状態にする手段とをさらに有し、
該ＭＯＳトランジスタの基板端子は該ＭＯＳトランジスタのソース端子に接続されていることを特徴とする固体撮像素子が提供される。
【００４７】
ここで、排他的にオン状態にするとは、第１のスイッチ手段と第２のスイッチ手段とが両方同時にはオン状態にはならないことを意味しており、第１のスイッチ手段と第２のスイッチ手段の片方のみがオン状態になる場合と、両方ともオフ状態になる場合とがあり得る。
【００４８】
【発明の実施の形態】
以下図面を参照して本発明の実施の形態について説明する。
【００４９】
図１は、本発明の一実施の形態による固体撮像素子の電流源アレイの構成を示している。
【００５０】
なお、本発明の一実施の形態による固体撮像素子自体の構成は、図２に示した従来技術による固体撮像素子のそれと同様である。
【００５１】
この発明の一実施の形態による固体撮像素子の電流源アレイは次のように構成されている。
【００５２】
図１において、参照符号１−０は、バイアス電流を発生させる単位回路であり、この単位回路１−０をラインアンプ列２−３のアンプの数だけ並列に設けることによってバイアス電流源アレイを構成する。
【００５３】
そして、この単位回路１−０は、Ｐ型ＭＯＳトランジスタにより構成されたバイアス電流発生トランジスタ１−１−１，１−１−２，…，１−１−ｊと、このバイアス電流発生トランジスタ１−１−１，１−１−２，…，１−１−ｊの各ゲート電極と電源バス配線１−６との間に設けられた容量素子１−２−１，１−２−２，…，１−２−ｊと、前記バイアス電流発生トランジスタ１−１−１，１−１−２，…，１−１−ｊの各ゲート電極とバイアス電圧供給配線１−８との間に設けられたスイッチ素子１−３−１，１−３−２，…，１−３−ｊと、第１のスイッチ制御パルス供給配線１−７へ入力されるパルスを反転するために設けられたインバータ１−４と、前記バイアス電流発生トランジスタ１−１−１，１−１−２，…，１−１−ｊの各ドレイン電極とラインアンプ列２−３の各アンプ回路２−３−１，２−３−２，…，２−３−ｊとの間に設けられたスイッチ素子１−５−１，１−５−２，…，１−５−ｊとから構成されている。
【００５４】
ここで、バイアス電流発生トランジスタ１−１−１，１−１−２，…，１−１−ｊの各基板端子は、それらの各ソース端子に接続されている。
【００５５】
また、スイッチ素子１−３−１，１−３−２，…，１−３−ｊの各制御電極は、スイッチ制御パルス供給配線１−７により共通に接続され、制御パルスφMEM がそれぞれ入力される。
【００５６】
また、スイッチ素子１−５−１，１−５−２，…，１−５−ｊの各制御電極は第２のスイッチ制御パルス供給配線１−９により共通に接続され、φMEM の反転パルスがそれぞれ入力される。
【００５７】
すなわち、それぞれのスイッチ素子１−３−１，１−３−２，…，１−３−ｊと１−５−１，１−５−２，…，１−５−ｊの動作は、オンオフが正反対に動作するように構成されている。
【００５８】
次に、このように構成される電流源アレイの動作を説明する。
【００５９】
まず、φMEM からのパルス電圧をハイレベルにし、スイッチ素子１−３−１，１−３−２，…，１−３−ｊをオンにしてバイアス電圧供給配線１−８に印加された電位ＶREF をバイアス電流発生トランジスタ１−１−１，１−１−２，…，１−１−ｊの各ゲート電極に保持させる。
【００６０】
このとき、スイッチ素子１−５−１，１−５−２，…，１−５−ｊには、インバータ１−４によりφMEM が反転されたパルスが印加されているので、スイッチ素子１−５−１，１−５−２，…，１−５−ｊはオフになっている。
【００６１】
この後、φMEM からのパルス電圧をローレベルにしてスイッチ素子１−５−１，１−５−２，…，１−５−ｊをオンにし、バイアス発生トランジスタ１−１−１，１−１−２，…，１−１−ｊによりラインアンプ列２−３の各アンプ回路２−３−１，２−３−２，…，２−３−ｊにバイアス電流を供給する。
【００６２】
これにより、電源バス配線１−６の配線抵抗により電源電圧ＡＶＤＤが降下しても、この状態ではスイッチ１−３−１，１−３−２，…，１−３−ｊがオフになっているため、電源バス配線１−６の電圧降下は電源バス配線１−６とバイアス電流発生トランジスタ１−１−１，１−１−２，…，１−１−ｊの各ゲート電極との間に設けられた容量１−２−１，１−２−２，…，１−２−ｊを介して、その降下分がバイアス電流発生トランジスタ１−１−１，１−１−２，…，１−１−ｊの各ゲート電極に伝えられる。
【００６３】
また、この状態では、基板電位も基板端子がバイアス電流発生トランジスタ１−１−１，１−１−２，…，１−１−ｊの各ソース端子に接続されていることにより、ソース電位に等しく保たれているので、バイアス電流発生トランジスタ１−１−１，１−１−２，…，１−１−ｊの各ゲート・ソース間電圧は一定に保持される。
【００６４】
これにより、ラインアンプ列２−３の各アンプ回路２−３−１，２−３−２，…，２−３−ｊに供給されるバイアス電流の変化を抑圧することが可能になり、安定したバイアス電流をラインアンプ列２−３に供給し、ラインアンプ列２−３の動作均一性を確保できる。
【００６５】
ちなみに、本実施の形態では、説明の簡単のために、φMEM の反転パルスをインバータ１−４により生成してスイッチ素子１−５−１，１−５−２，…，１−５−ｊに供給することにより、バイアス電圧を記憶するときにバイアス電流を流さない構成となっているが、バイアス電圧の記憶タイミングとバイアス電流を供給するタイミングが重ならない限り、バイアス電圧の記憶タイミングとバイアス電流を供給するタイミングを独立に設定するようにしてもよい。
【００６６】
すなわち、スイッチ素子１−３−ｎとスイッチ素子１−５−ｎとは、排他的にオン状態になる。
【００６７】
ここで、排他的にオン状態にするとは、スイッチ素子１−３−ｎとスイッチ素子１−５−ｎとが両方同時にはオン状態にはならないことを意味している。
【００６８】
すなわち、スイッチ素子１−３−ｎとスイッチ素子１−５−ｎとの片方のみがオン状態になる場合と、両方ともオフ状態になる場合とがあり得る。
【００６９】
また、バイアス電圧を記憶するタイミングとして、例えば、映像信号出力シーケンス中のブランキング期間を利用することにより、映像信号出力に支障を与えずにバイアス電圧を設定することができる。
【００７０】
さらに、自明ではあるが、ＭＯＳトランジスタはＣＭＯＳトランジスタを含むものとし、さらに、本実施の形態による電流源アレイのバイアス電流発生トランジスタに用いるＰ型ＭＯＳトランジスタをＮ型ＭＯＳトランジスタとしても、単に、極性を変更するだけで同様な効果を得ることができる。
【００７１】
そして、上述したような実施の形態で示した本明細書には、特許請求の範囲に示した請求項１乃至３以外にも、以下に付記１乃至２付記として示すような発明が含まれている。
【００７２】
（付記１）光電変換が可能な画素を２次元的に配列してなる画素アレイと、
該画素アレイの読み出す行を選択する垂直走査回路と、
同時に選択された少なくとも一行分の画素の信号を並列に増幅する複数の増幅回路と、
該増幅回路の出力を順次選択し走査する走査回路と、
前記画素の信号を並列に増幅する増幅回路は複数のアナログアンプにより構成されるとともに、該複数のアナログアンプに各々バイアス電流を供給するための複数のバイアス電流発生回路とを有し、
前記バイアス電流発生回路はバイアス電流発生用ＭＯＳトランジスタで構成され、
該バイアス電流発生用ＭＯＳトランジスタのソース端子は電源電圧供給配線に接続され、
該バイアス電流発生用ＭＯＳトランジスタの基板端子は該バイアス電流発生用ＭＯＳトランジスタのソース端子に接続され、
該バイアス電流発生用ＭＯＳトランジスタのゲート端子は前記電源電圧供給配線と容量素子を介して接続されるとともに、スイッチを介してバイアス電圧供給配線に接続されるように構成されたことを特徴とする固体撮像素子。
【００７３】
（付記２）光電変換が可能な画素を２次元的に配列してなる画素アレイと、
該画素アレイの読み出す行を選択する垂直走査回路と、
同時に選択された少なくとも一行分の画素の信号を並列に増幅する複数の増幅回路と、
該増幅回路の出力を順次選択し走査する走査回路とを有し、
前記画素の信号を並列に増幅する増幅回路は複数のアナログアンプにより構成されるとともに、該複数のアナログアンプに各々バイアス電流を供給するための複数のバイアス電流発生回路とを有し、
前記バイアス電流発生回路はバイアス電流発生用ＭＯＳトランジスタで構成され、
該バイアス電流発生用ＭＯＳトランジスタのソース端子は電源電圧供給配線に接続され、
該バイアス電流発生用ＭＯＳトランジスタの基板端子は該バイアス電流発生用ＭＯＳトランジスタのソース端子に接続され、
該バイアス電流発生用ＭＯＳトランジスタのゲート端子は前記電源電圧供給配線と容量素子を介して接続されるとともに、スイッチを介してバイアス電圧供給配線に接続されるように構成され、
前記バイアス電流発生回路の出力電流をカットする手段を有するとともに、前記バイアス電流発生回路の出力電流をカットした状態で前記スイッチをオンし前記バイアス電圧供給配線の電圧を前記ＭＯＳトランジスタのゲート端子に記憶させる手段とを有することを特徴とする固体撮像素子。
【００７４】
これにより、バイアス電流が流れて電源バス配線の電圧が降下しても、該電源バス配線の電圧降下は電源バス配線とバイアス電流発生トランジスタのゲート電極との間に設けられた容量を介して、その降下分がバイアス電流発生トランジスタのゲート電極に伝えられ、基板電位も基板端子がソース端子に接続されてソース電位に等しく保たれているので、パイアス電流発生トランジスタのゲート・ソース間電圧は一定に保持される。
【００７５】
その結果、式（１）に示すＶGS，ＶBSともソース端子の電圧降下の影響がキャンセルされてバイアス電流の変化を抑圧することが可能になり、ラインアンプ列の動作均一性を確保することができる。
【００７６】
【発明の効果】
従って、以上説明したように、本発明によれば、電源バスラインの配線抵抗の影響を抑圧し、安定なラインアンプのアンプ動作を可能にする電流源アレイを備えた固体撮像素子を提供することができる。
【図面の簡単な説明】
【図１】図１は、本発明の一実施の形態による固体撮像素子に用いられる電流源アレイの構成を示す図である。
【図２】図２は、従来のラインアンプを有するイメージセンサを簡略化して示した構成図である。
【図３】図３は、図２のイメージセンサに、一般的に用いられる従来のバイアス電流源アレイを簡略化して示した構成図である。
【符号の説明】
１−０…単位回路、
１−１−１，１−１−２，…，１−１−ｊ…バイアス電流発生トランジスタ、
１−６…電源バス配線、
容量素子…１−２−１，１−２−２，…，１−２−ｊ、
１−８…バイアス電圧供給配線、
スイッチ素子…１−３−１，１−３−２，…，１−３−ｊ、
１−７…第１のスイッチ制御パルス供給配線、
１−４…インバータ、
１−５−１，１−５−２，…，１−５−ｊ…スイッチ素子、
２−１…画素アレイ、
Ｄ１，Ｄ２，…，Ｄｊ…フォトダイオード、
Ｓ１，Ｓ２，…，Ｓｊ…スイッチ、
２−２…垂直走査回路、
２−３…ラインアンプ列、
２−３−１，２−３−２，…，２−３−ｊ…各アンプ回路、
２−４…水平選択スイッチアレイ、
２−５…出力信号線、
２−６…水平走査回路。
Claims (3)
- 光電変換が可能な画素を２次元的に配置してなる画素アレイと、
該画素アレイの読み出し行を選択する垂直走査回路と、
該選択された１行分の画素の信号を並列に増幅する、アナログアンプを含む複数の増幅回路と、
該アナログアンプの各々に対応して設けられ、各アナログアンプにバイアス電流を供給するバイアス電流供給用のＭＯＳトランジスタを含む、複数のバイアス電流供給回路と、
該増幅回路の出力を順次選択し走査する走査回路とを有する固体撮像素子において、
該ＭＯＳトランジスタのソース端子は電源電圧供給線に接続され、該ＭＯＳトランジスタの基板端子は該ＭＯＳトランジスタのソース端子に接続され、該ＭＯＳトランジスタのゲート端子は該電源電圧供給線に容量素子を介して接続されるとともにスイッチ素子を介してバイアス電圧供給線に接続されていることを特徴とする固体撮像素子。 - 前記バイアス電流発生回路の出力電流を切断する手段と、
前記バイアス電流発生回路の出力電流を切断した状態で、前記スイッチ素子をオンして前記バイアス電圧供給線の電圧を前記ＭＯＳトランジスタのゲート端子に記憶させる手段とをさらに有することを特徴とする請求項１記載の固体撮像素子。 - 光電変換が可能な画素を２次元的に配置してなる画素アレイと、
該画素アレイの読み出し行を選択する垂直走査回路と、
該選択された１行分の画素の信号を並列に増幅する、アナログアンプを含む複数の増幅回路と、
該アナログアンプの各々に対応して設けられ、各アナログアンプにバイアス電流を供給するバイアス電流供給用のＭＯＳトランジスタを含む、複数のバイアス電流供給回路と、
該増幅回路の出力を順次選択し走査する走査回路とを有する固体撮像子において、
該ＭＯＳトランジスタのソース端子に電源電圧を供給する電源電圧供給線と、
該ＭＯＳトランジスタのゲート端子に第１のスイッチ手段を介してバイアス電圧を供給するバイアス電圧供給線と、
該ＭＯＳトランジスタのゲート端子とソース端子間を接続する容量素子と、
該ＭＯＳトランジスタのドレインより第２のスイッチ手段を介して該アナログアンプにバイアス電流を供給する出力線と、
該第１のスイッチ手段と該第２のスイッチ手段を排他的にオン状態にする手段とをさらに有し、
該ＭＯＳトランジスタの基板端子は該ＭＯＳトランジスタのソース端子に接続されていることを特徴とする固体撮像素子。
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