JP6900715B2 - コンパレータで用いる回路 - Google Patents

Description

本発明は、２つの入力信号間の差分、例えばその強度の間の差分を捕捉するのに有用な回路に関する。かかる強度は、例えば、入力電圧信号の場合には電圧レベルであってもよい。かかる回路はコンパレータにおいて有用であり得る。

コンパレータは一般的に２つの電圧又は電流を比較して、その２つのうちどちらが大きいか（又は小さいか）示す信号を出力する。コンパレータは、特にクロックを供給されるコンパレータは、一般的に、ＡＤＣ（アナログ・デジタルコンバータ）とメモリ回路で用いられる。

例えば、逐次近似レジスタ（ＳＡＲ）ＡＤＣは、一般的に、サブ変換動作（ｓｕｂ−ｃｏｎｖｅｒｓｉｏｎ ｏｐｅｒａｔｉｏｎｓ）のそれぞれでコンパレータを用いる。逐次近似変換は、一連のサブ変換動作よりなる変換プロセスの一例と考えられかかるＡＤＣ回路（ミクスト信号回路）は、例えば、特許文献１に開示されたサンプリング回路においてパスの終端で用いるＡＤＣ回路（サブＡＤＣユニット）として、具体的な使用方法がある。

言うまでもなく、かかるＡＤＣ回路におけるコンパレータ（及びその回路）の利用は単なる一アプリケーション例であり、ここに開示される回路はコンパレータ一般に適用してもよく、実際、一般に２つの入力信号間の強度の差分を捕捉又は測定又は増幅する回路に適用してもよい。

背景として、ＡＤＣ回路における本発明の回路の適用を説明するため、特許文献１に開示されたサンプリング回路の態様をここで検討する。

図１は、アナログ・デジタル回路４０の模式図であり、本発明が適用され得るものである。回路４０は、サンプラ４２、クロック信号ジェネレータの一例としての電圧制御オシレータ（ＶＣＯ）４４、デマルチプレクサ４６、ＡＤＣバンク４８、デジタルユニット５０及び校正ユニット５２を有する。

サンプラ４２は、４つの時間インターリービングされたサンプルストリームＡないしＤに電流ステアリングすることにより、入力電流Ｉ_ＩＮを分割するため、四重または四段階時間インターリービングを行うように構成されている。この目的のため、ＶＣＯ４４は、例えば、互いに９０°位相がずれた４つのクロック信号を、例えば４つのレイズド余弦信号として出力するように動作可能な直交ＶＣＯである。ＶＣＯ４４は、例えば、シェアード１６ＧＨｚ直交ＶＣＯであってもよく、回路４０の総サンプルレートを６４ＧＳ／ｓにする。

各ストリームＡないしＤは、図１に示したように直列に接続されたデマルチプレクサ４６とＡＤＣバンク４８とを有する。サンプラ４２は、電流モードで動作し、したがってストリームＡないしＤは、入力電流Ｉ_ＩＮから生じる（入力電流Ｉ_ＩＮをなす）有効な４つの時間インターリービングされた電流パルスのストリームである。各ストリームは総サンプルレートの１／４のサンプルレートを有する。総サンプルレートが６４ＧＳ／ｓの例を続けると、各ストリームＡないしＤのサンプルレートは１６ＧＳ／ｓである。

例としてストリームＡにフォーカスするが、電流パルスのストリームは、まず、ｎ重（ｎ−ｗａｙ）デマルチプレクサ４６によりデマルチプレクスされる。デマルチプレクサ４６は電流ステアリングデマルチプレクサであり、これはサンプラ４２と同様の機能を果たし、ストリームＡをｎ個の時間インターリービングされたストリームに分割する。

デマルチプレクサ４６から出力されたｎ本のストリームは、ＡＤＣバンク４８におくられる。ＡＤＣバンク４８はｎ個のＡＤＣサブユニットを含み、各サブユニットは入来パルスストリームをデジタル信号に、例えば、８ビットデジタル値に変換する。したがって、ｎ本のデジタルストリームはＡＤＣバンク４８からデジタルユニット５０に行く。

ストリームＢ、Ｃ及びＤは、ストリームＡと同様であり、説明は省略する。ｎ＝８０であれば、回路４０は、４つのＡＤＣバンク４８に分かれた３２０個のＡＤＣサブユニットを有すると考え得る。

校正ユニット５２は、デジタルユニット５０から一以上の信号を受け取るように接続され、その信号に基づいて、サンプラ４２、ＶＣＯ４４、デマルチプレクサ４６及びＡＤＣバンク４８のうち一以上に印加される制御信号を決定する。

図２は、ＡＤＣバンク４８の動作原理を理解するのに有用な模式図である。単純化のため、デマルチプレクサ４６の出力６０を１つだけ示し、図示したＡＤＣ回路４８はその出力に必要なＡＤＣ回路（サブＡＤＣユニット（ｓｕｂ−ＡＤＣ ｕｎｉｔ））のみである。同様なＡＤＣ回路４８（サブＡＤＣユニット）がデマルチプレクサ４６のすべての出力に設けられても良い。

ＡＤＣ回路４８は一般的にはキャパシタンス１５０の形式である。図２に示したように、キャパシタンス１５０は値が可変であり、その値は校正時又は初期設定段階時に調節可能である。一般的に、キャパシタンス１５０は、出力６０からの電流パルスを電圧値Ｖ_ＯＵＴに変換するのに利用される。すなわち、各パルスは、キャパシタンス１５０を、パルスの面積に比例する電圧まで電荷する。これは、各電流パルスの電荷量はその面積（Ｑ＝∫Ｉｄｔ）により決まり、キャパシタンス１５０の両端の電圧はその電荷量Ｑとキャパシタンス値Ｃにより決まる（Ｖ＝Ｑ／Ｃ）からである。

あるパルスの電圧Ｖ_ＯＵＴは、回路４８がリセットスイッチ１５２によりリセットされるまで、キャパシタンス１５０の両端に保持される。あるパルスの電圧Ｖ_ＯＵＴが保持されている間に、例えば逐次近似レジスタ（ＳＡＲ）を備えたＡＤＣ回路を用いて、このアナログ出力値をデジタル出力値に変換できる。差動回路の場合、明示的には図示していないが、図１の回路がそうであるが、各Ｖ_ＯＵＴは相補的Ｖ_ＯＵＴを有し、そのペアが差動コンパレータに印加され、そのペアに対する１つのデジタル出力が出力される。

この動作モードの利点は、デマルチプレクサ４６で遅延が生じても、各パルスの電荷は、少し長い時間がかかるが、関連出力に到達することである。その場合、パルスにより生じる電圧Ｖ_ＯＵＴは影響されない。この点を例示するため、同じ電流パルスの２つの例１５４と１５６を図２に示す。第１のパルス１５４は最小の遅延が生じた場合を表す。第２のパルス１５６は、例えば、回路中の線路キャパシタンス（ｔｒａｃｋ ｃａｐａｃｉｔａｎｃｅ）により、幾分かの遅延／拡散が生じた場合を表す。結果として、パルス１５６はパルス１５４と比較して、時間的に伸びている。重要なことは、２つのパルス１５４と１５６の面積がほぼ等しく、両方の場合で出力電圧Ｖ_ＯＵＴが等しいことである。

図３は、図６の回路４８の各サブＡＤＣユニット中のＳＡＲ−ＡＤＣ（逐次近似レジスタ−アナログ・デジタル変換）回路の適用可能性を理解するのに有用な模式図である。かかる回路は、図３に示したように、Ｒｅｓｅｔ（Ｒ）、Ｓａｍｐｌｅ（Ｓ）、１、２、３、４、５、６、７及び８という形式のサブ変換動作（段階／ステップ）のサイクルを有し得る。各サンプルサブ変換動作において、電流パルスは、出力電圧Ｖ_ＯＵＴに変換されてもよく、その後、その電圧Ｖ_ＯＵＴは、続く８つのＳＡＲサブ変換動作で、８ビットデジタル値にされる。次のリセット（Ｒｅｓｅｔ）サブ変換動作は、回路を、次の電流パルスに対して準備する。

図４は、図１と図２の回路で利用されても良い、すなわち、ＡＤＣバンク４８のサブＡＤＣユニットの一部として利用されても良いＳＡＲ−ＡＤＣ回路の例を表す。主な要素は、図２からＶ_ＯＵＴをキャプチャするＳ／Ｈ回路１７０、電圧コンパレータ１８０、内部ＤＡＣ１９０及びＳＡＲ２００である。コンパレータ１８０は、保持されたＶ_ＯＵＴを、内部ＤＡＣ１９０の出力と比較し、比較結果をＳＡＲ２００に出力する。ＳＡＲ２００は、デジタルコード近似したＶ_ＯＵＴを内部ＤＡＣ１９０に供給するように設計されている。ＤＡＣ１９０は、ＳＡＲ２００からのデジタルコード入力に基づいて、コンパレータにアナログ電圧を供給する。

ＳＡＲ２００は、そのＭＳＢがデジタル１（他のビットはデジタル０）となるように初期化される。このコードはＤＡＣ１９０に入力される。その出力アナログ電圧はコンパレータ１８０に供給される。このアナログ電圧がＶ_ＯＵＴより大きいとき、コンパレータ１８０はＳＡＲ２００がこのビットをリセットするようにする。そうでなければ、ビットは１とされる。次いで、次のビットが１に設定され、同じ手順（サブ変換動作）が行われ、ＳＡＲ２００中のすべてのビットがテストされるまで、このバイナリサーチが続く（これらの「テスト」は、図３のサブ変換動作１ないし８にそれぞれ対応する）。ＳＡＲ２００からのデジタルコード出力は、サンプル電圧Ｖ_ＯＵＴのデジタル近似であり、変換が完了すると、最終的に出力される。

言うまでもなく、かかる「テスト」はそれぞれ、コンパレータにより行われる比較動作を含む。一般的には、かかるサブ変換動作は、同期して実行され、すなわち各サブ変換動作はクロック信号により調節（ｒｅｇｕｌａｔｅｄ）され同じ時間かかる。これは、各サブ変換が「比較」期間を有し、その間に必要な比較が実行され、その終わりに比較結果が周辺回路に配信されることを意味する。この「比較」期間の次に「リセット」期間が来て、この期間にコンパレータが次の比較、すなわち次のサブ変換動作のための準備をする。これは、コンパレータに、入力が電圧レベルにおいて非常に近くても、与えられた時間内に常に正しい出力をするプレッシャを与える。コンパレータの性能は、サブＡＤＣの、それゆえ、図１のアナログ・デジタル回路４０全体の性能全体に影響する。

ＥＰ−Ａ１−２２１１４６８

望ましくは、高速の低パワー、低ノイズコンパレータ回路を実施できるようにする回路を提供することである。望ましくは、かかる回路が（例えば、可変のプロセス、電圧などにわたり）一貫した性能を有することである。かかる回路は、コンパレータで用いるものであってもよく、他のタイプの回路（例えば、メモリ）で用いるものであってもよい。

本発明の第１の態様の一実施形態により、第１と第２の入力信号の強度の間の差分をキャプチャするコンパレータにおいて用いる電荷モード回路がここに開示される。かかる回路は、キャプチャ動作中に、電荷パケットを受け取るように構成されたテールノードと、それぞれ第１と第２のパスに沿って前記テールノードに導電的に接続可能な第１と第２のノードと、前記キャプチャ動作中、前記第１と第２の入力信号の強度間の差分に応じて、前記電荷パケット（すなわち、前記電荷パケットにより構成される電流）が前記第１と第２のパスに分割されるように、前記第１と第２の入力信号に基づいて、前記テールノードと前記第１及び第２のノードとの間の接続を制御するように構成された制御回路と、を有する。

かかるチャージパケットは電荷のパケット、すなわち電流パルスと読んでもよい所定量の電荷である。かかる回路は、電荷パケットの分割すること、及びそのパケットを形成する電荷がどう分割されるかによるという点で、電荷モード回路であると考えても良い。かかる回路は、同様の理由で電流モード回路であるとも考えて良い。

電荷パケット又は電流パルスは、時間的及び強度的に限定された電流信号に対する、確定された（例えば、所定の）又は境界を有する又は限定された電荷のパケットと考えてもよい。かかる電荷のパケットは、不連続な又はパルス状の電流信号、すなわち、始まり、その後停止して、電荷パケットを確定する結果として生じる。

かかる境界を有する電荷のパケットを用いることにより、第１と第２のパスをどれだけの電荷が流れるか、例えば、寄生キャパシタンスにかかる、その電荷により生じる（例えば、グラウンドに対する）電位差を制限してもよい。さらに、かかる電荷が流れなくなると、電位差は、少なくともそれらが有用に比較され得る時間にわたって保持され得る。このように、電荷モード回路はコンパレータで用いてもよい。

例えば、電荷パケットのサイズは、かかる電位差の平均（電荷モード回路の出力信号を形成する）が定義された（または所定の）値を有するように制御されてもよい（または予め定められているか、または限定されている）。その値は、チャージモード回路の供給（例えばＶ_ＤＤ）電圧レベルとグラウンド（ＧＮＤ）電圧レベルとの間、例えば０．２ないし０．８Ｖ_ＤＤの間、または０．５ないし０．８Ｖ_ＤＤの間、または約０．７Ｖ_ＤＤであってもよい。言い換えれば、その値は、無制限の電流が流れることが許されている場合には、かかる電位差がキャプチャ動作において上昇する値よりも低いレベルにあるか、あるいはかかる電位差は、無制限の電流が流れることが許されていれば、キャプチャ動作中に落ちる値よりも高いレベルにある。電荷パケットのサイズは、電流の流れが制限されない場合、キャプチャ動作において流れる電荷の量より小さくてもよい。

別の一例として、電荷パケットのサイズは、前記第１および第２のノードにおける電圧レベルが、キャプチャ動作の間に第１および第２の異なる値（に近づき、その値）で安定化または安定するようなものであってもよい。これらの異なる値の平均は、電荷パケットのサイズによって確定されてもよい。これらの値間の差（例えば、差の大きさ）は、第１および第２の入力信号の大きさの差に依存してもよい。

入力信号は、大きさが電圧レベルである電圧モード（または単に電圧）信号であってもよい。入力信号は、大きさが電流値である電流モード（または電流）信号であってもよい。入力信号は、大きさが電荷量である電荷モード信号であってもよい。前記第１と第２の入力信号はアナログ信号であってもよい。もちろん、電流または電荷に基づく信号は、電圧モードの信号に変換されてもよく、これらの電圧モードの信号を入力信号として使用してもよい。

上記制御回路は前記パスに沿って設けられたスイッチング回路を有してもよく、前記スイッチング回路は、前記テールノードと前記第１及び第２のノードとの間の接続の導通が前記第１と第２の入力信号の大きさにより制御されるように構成されている。かかるスイッチング回路は、ＭＯＳＦＥＴのようなトランジスタを含むことができる。

スイッチング回路は、そのチャネルが第１のパスの一部を形成する第１のトランジスタと、そのチャネルが第２のパスの一部を形成する第２のトランジスタとを含むことができる。これらのトランジスタのゲート端子は、第１および第２の入力信号によって制御され、これらのパスに沿った電流または電荷の流れに影響を及ぼしてもよい。

制御回路は、電荷パケットまたは電流パルスが、その一部が第１および第２のパスに沿って同時に通過するように分割されるように、構成されてもよい。それらの部分の相対的なサイズは、第１および第２の入力信号の大きさの差に依存してもよい。

電流モード回路は、キャプチャ動作の間に電荷パケット（または電流パルス）を供給するように構成された制御可能な電荷ポンプまたは電流源を含むことができる。制御可能な電荷ポンプまたは電流源は、電荷パケットが供給されるとき、及び／又は電荷パケットのサイズを制御することができるという意味で制御可能であり得る。

制御可能な電荷ポンプは、電荷パケットが所定の又は所与のサイズを有するように構成されてもよい。制御可能な電荷ポンプは、例えば、制御信号または基準信号に基づいて、所定のまたは所与のサイズを調整することができるように構成してもよい。制御可能な電荷ポンプは、電荷パケットがキャプチャ動作中にテールノードに供給されるように接続することができる。所与のまたは所定のサイズは、第１および第２のノードにおける電圧レベルが、第１および第２の入力信号の大きさの差に応じて、キャプチャ動作中に第１および第２の異なる値に安定するものであってもよい。

制御可能な電荷ポンプは、キャプチャ動作に先立ってキャパシタを充電し、キャプチャ動作中にキャパシタを放電して電荷パケットを提供するように動作可能なキャパシタおよびスイッチング回路を含むことができる。制御可能なチャージポンプは、他の方法で構成することができる。電荷ポンプは、電荷パケット内の電荷量を調整して、例えば、キャパシタンスまたは電源電圧の変化を補償してもよい。

電荷モード回路は、クロック信号（または他のそのような制御信号）を受け取り、クロック信号に基づいてキャプチャ動作を実行するように構成されてもよい。このように、電荷モード回路は、その動作がクロック信号に同期したクロック回路とみなすことができる。

電荷モード回路は、例えばクロック信号に同期した一連の前記キャプチャ動作を実行するように構成することができる。かかるキャプチャ動作は、回路がリセットされる（例えば、第１および第２ノードの電圧レベルが初期値になるという意味の）リセット動作と交互に行われてもよい。したがって、電荷モード回路は、第１および第２のノードにおける電圧レベルを、そのキャプチャ動作または各キャプチャ動作の（直）前に（または開始のために）初期値にする又は設定するように構成されてもよい。

本発明の第２の態様の一実施形態によると、本発明の第１の態様の記した電荷モード回路を有するコンパレータが提供される。

かかるコンパレータは、ｓｔｒｏｎｇＡＲＭラッチ回路などの差動入力ダイナミック又はクロックを供給されたラッチ回路を含んでもよく、ラッチ回路はその入力を電荷モード回路から受け取ってもよい。例えば、これらの入力は、電荷モード回路の出力から提供されてもよく、その出力は、電荷モード回路の第１と第２のノードに供給されてもよい。例えば、これらの入力は、電荷モード回路の第１と第２のノードに接続されてもよい。

本発明の第３の態様の一実施形態によると、アナログ・デジタルコンバータ回路が提供され、該回路は、前述の本発明の第１の態様による電荷モード回路、又は本発明の第２の態様によるコンパレータを含む。

本発明の第４の態様の一実施形態によると、
本発明の第１の態様による電荷モード回路、又は本発明の第２の態様によるコンパレータ、又は本発明の第３の態様によるアナログ・デジタルコンバータ回路を有する、フリップチップなどのＩＣチップを提供する。

本発明の第５の態様の一実施形態によると、
本発明の第１の態様による電荷モード回路、又は本発明の第２の態様によるコンパレータ、又は本発明の第３の態様によるアナログ・デジタルコンバータ回路を有する、メモリデバイスを提供する。

本発明は、装置の態様に対応する範囲の方法の態様に及ぶ。

ここで、例として添付した図面を参照する。
上記の通り、アナログ・デジタル回路の模式図であり、本発明が適用され得るものである。 上記の通り、図１のＡＤＣバンクのＡＤＣユニットの動作原理を理解するのに有用な模式図である。 上記の通り、図２の各サブＡＤＣユニット中のＳＡＲ−ＡＤＣ回路の適用を理解するのに有用な模式図である。 上記の通り、サブＡＤＣユニットの一部として、図１及び図２の回路と共に利用してもよいＳＡＲ−ＡＤＣ回路の例を示す模式図である。 先に検討した、クロックを供給されたコンパレータ回路の例を示す模式図である。 図５の回路と用いる、先に検討した、クロックを供給された前置増幅回路の例を示す模式図である。 本発明を実施するクロックを供給された前置増幅回路を示す模式図である。 図７の回路の動作を理解するのに有用なグラフである。 本発明を実施するクロックを供給された前置増幅回路を示す模式図である。

図５は、先に検討した、クロックを供給されたコンパレータ回路３００を示す模式図である。クロックを供給されたコンパレータ回路３００は、ラッチされたコンパレータ回路３００と呼ばれても良く、ｓｔｒｏｎｇＡＲＭラッチとして一般に知られているラッチ回路と比較される。この回路の動作は、提供され、以下に詳しく説明するグラフにより理解できる。

回路９００は、入力トランジスタ３０２と３０４の差動ペア、トランジスタ３０６、３０８、３１０及び３１２の２つのクロスカップルされたペア、出力ノード３１４と３１６、中間ノード３１８、３２０、第１の基準電圧源３２２、テールノード３２４、クロックを供給されたプリチャージトランジスタ３２６と３２８、クロックを供給された「比較」トランジスタ３３０、第２の基準電圧源３３２を有し、これらは図５のように接続されている。

より具体的に、入力トランジスタ３０２と３０４の作動ペアは、そのゲート端子が入力信号ＩＮと／ＩＮを受け取る差動入力のペアとして機能するように接続されている。これらは、互いに比較される２つのコンパレータ入力である（例えば、図４のコンパレータ１８０の２つの入力を参照）。

トランジスタ３０６，３０８，３１０，３１２の２つのクロスカップルされたペアは、２つのクロスカップルされたインバータを構成するように結合され、トランジスタ３０６と３１０が、出力が出力ノード３１４に接続された一方のインバータを構成し、トランジスタ３０８と３１２が、出力が出力ノード３１６に接続された他方のインバータを構成する。トランジスタ３０６と３１０により構成されるインバータは、中間ノード３１８と第１の基準電圧源３２２（この場合はＶ_ＤＤ）との間に接続されている。トランジスタ３０８と３１２により構成されるインバータは、中間ノード３２０と第１の基準電圧源３２２との間に接続されている。インバータの出力は、出力ノード３１４と３１６において、コンパレータ回路３００の出力を提供する。

入力トランジスタ３０２と３０４の作動ペアは、中間ノード３１８及び３２０と、共通テールノード３２４との間にそれぞれ接続される。

プリ電荷（すなわちリセット）トランジスタ３２６と３２８は、それぞれ、出力ノード３１４及び３１６と、第１の基準電圧源３２２との間に接続されている。比較（すなわち再生）トランジスタ３３０は、共通テールノード３２４と第２の基準電圧源３３２（この場合はグラウンド（ＧＮＤ））との間に接続される。プリ電荷トランジスタ３２６と３２８及び比較トランジスタ３３０は、クロック信号ＣＬＫを受け取るように接続されている。クロック信号ＣＬＫは、この場合、関連するグラフに示したように、論理ハイ（Ｖ_ＤＤ）と論理ロー（ＧＮＤ）との間で交替する、スイッチングされた論理レベル（例えば、方形波）信号である。

トランジスタ３０２，３０４，３０６，３０８及び３３０はＮＭＯＳ ＭＯＳＦＥＴであり、トランジスタ３１０，３１２，３２６及び３２８はＰＭＯＳ ＭＯＳＦＥＴである。

動作中、この回路は、図５に示したグラフから分かるように、クロック信号ＣＬＫに同期して、（クロック信号ＣＬＫがローの時）「リセット」と（クロック信号ＣＬＫがハイの時）「再生」で交互に動作する。再生段階は、「比較」又は、特に後で開示する回路を考慮して、「キャプチャ」段階と呼ばれてもよい。

「リセット」段階において、クロック信号ＣＬＫがローである時、プリ電荷トランジスタ３２６と３２８はオンであり、出力ノード３１４と３１６を論理ハイすなわちＶ_ＤＤにプルする。この時、比較トランジスタ３３０はオフであり、電流が例えば中間ノード３１８と３２０を通って流れないようにする。

クロック信号ＣＬＫがハイになり再生段階になるとすぐに、プリ電荷トランジスタ３２６と３２８がオフになり、比較トランジスタ３３０はオンになる。重要なことには、入力トランジスタ３０２と３０４も、その入力信号（コンパレータ入力）が互いに少し違うと、異なる程度でオンである。（少しだけなら）必ずオンになるからである。

電流が流れ始めると、出力ノード３１４と３１６の電圧レベルは下がる。しかし、トランジスタ３０２と３０４は異なる程度で必ずオンになるので（実際には、まったく同じ程度でオンにはならない）、中間ノード３１８と３２０を通って流れる異なる電流により、一方の電圧は他方より速く（おそらく、少しだけ）低下する。クロスカップルされたインバータは、この差分を加速及び増幅するように（増加するレートで、この差分を増大するという意味で）機能し、一方の出力ノードにおける電圧レベルを論理ローすなわちグラウンド（ＧＮＤ）に低下させ、他方の出力の電圧レベルを論理ハイすなわちＶ_ＤＤに再び上昇させる。この動作、及び共通テールノード３２４を通る関連する電流は、図５のグラフから分かる。

出力ノード３１４と３１６とのどちらが論理ハイになり、どちらが論理ローになるかは、（例えばノイズがない理想的な場合には）入力信号ＩＮと／ＩＮとのどちらが大きいかにより、出力信号ＯＵＴと／ＯＵＴの電圧レベルが、再生段階の終わりに比較結果を提供する。回路３００の精度は、出力ノード３１４と３１６における電圧レベルがクロスカップルされたインバータの加速の下に分岐する時にされる正しい「決定」に依存する。

もちろん、次の「リセット」段階が始まる時、すなわちクロック信号ＣＬＫがローになる時、プリ電荷トランジスタ３２６と３２８はオンに戻り、比較トランジスタ３３０はオフに戻り、（静電流が無いように）電流を止め、出力ノード３１４と３１６を再び論理ハイすなわちＶ_ＤＤにプリチャージする。

それゆえ、言うまでもなく、クロックを供給されたコンパレータ回路３００は、クロックサイクルごとの比較演算を行う。特に、クロック信号ＣＬＫがハイである各再生段階中に行う。比較動作は、その時に入力信号ＩＮと／ＩＮとの電圧レベルを比較し、入力信号ＩＮと／ＩＮとのどちらが高い電圧レベルを有するかに応じて、論理ハイと論理ロー、又はその逆である出力信号ＯＵＴと／ＯＵＴを与える。

上記の通り、この動作は、回路３００の上半分のクロスカップルされたインバータにより支配されている。入力信号ＩＮと／ＩＮとの間の差分に基づき、入力においてトランジスタ３０２と３０４を最初に流れる電流間の差分のため、一方のインバータは他方より少し早く、ある方向への同期引き込み（ｐｕｌｌｉｎｇ ｉｎ）を開始する。これにより、２つのインバータは、両側の間の差分を加速／増幅させ、その出力は急速に分岐する。ＣＭＯＳインバータ回路のように、供給電流は回路がアクティブな時にだけ流れる。

回路３００には欠点がある。発明者は、特に動作を高速にして、例えば各再生段階を１０ないし５０ｐｓしかかからないようにすることを考えた。また、発明者は、動作を低電圧にし、例えばＶ_ＤＤを１Ｖ以下にすることを考えた。問題は、入力トランジスタ３０２と３０４は、低ノイズに寄与するようにするには、比較的大きくすればよいが、しかしこれでは（キャパシタンスが大きくなり）動作が遅くなる。

回路３００には次の欠点があると考えられるかも知れない。すなわち：（１）コモンモード入力電圧に敏感であり、（２）例えば、デバイスＶ_ＴＨの変化に敏感であり（入力トランジスタ３０２と３０４について）、（３）比較的ノイズ性能がよくなく（多くのトランジスタがノイズに寄与し、それらのトランジスタはスイッチングを速くするため、小型化されている）、（４）クロックエッジの後の入力信号ＩＮと／ＩＮの変化に敏感である。

図６は、クロックを供給されたコンパレータ回路３００と用いる、先に検討した、クロックを供給された前置増幅回路４００の例を示す模式図である。この回路４００の動作は、回路３００として提供され、以下に詳しく説明するグラフにより理解できる。

回路４００は、入力トランジスタ４０２と４０４の差動ペア、共通テールノード４０６、中間ノード４０８と４１０、クロックを供給されたトランジスタ４１２、４１４及び４１６、第１の基準電圧源４１８及び第２の基準電圧源４２０を有し、これらは図６に示すように接続されている。

より具体的に、入力トランジスタ４０２と４０４の作動ペアは、そのゲート端子が入力信号ＩＮと／ＩＮを受け取る差動入力のペアとして機能するように接続されている。前述のように、これらは、互いに比較される２つのコンパレータ入力である（例えば、図４のコンパレータ１８０の２つの入力を参照）。しかし、クロックを供給された前置増幅回路４００は、クロックを供給されたコンパレータ回路３００とともに用いられ、（後述する）回路４００の出力信号ＯＵＴと／ＯＵＴが回路３００の入力信号ＩＮと／ＩＮになるようにする。

入力トランジスタ４０２と４０４は、共通テールノード４０６と中間ノード４０８及び４１０との間にそれぞれ接続されている。クロックを供給されたトランジスタ４１２と４１４はそれぞれ、中間ノード４０８及び４１０と第２の基準電圧源４２０、この場合にはグラウンド（ＧＮＤ）との間に接続される。クロックを供給されたトランジスタ４１６は、共通テールノード４０６と第１の基準電圧源４１８、この場合にはＶ_ＤＤとの間に接続される。回路３００と４００との間のグラウンドとＶ_ＤＤレベルは、同じであるが、これはもちろん必須ではない。

クロックを供給されたトランジスタ４１２、４１４及び４１６は、クロック信号／ＣＬＫ、すなわち図５のクロック信号ＣＬＫの反対を受け取るように接続されている。トランジスタ４１２と４１４はＮＭＯＳ ＭＯＳＦＥＴであり、トランジスタ４０２、４０４及び４１６はＰＭＯＳ ＭＯＳＦＥＴである。

中間ノード４０８と４１０は、前述の通り、図５のトランジスタ３０４と３０２に出力信号ＯＵＴと／ＯＵＴを提供する。

動作中、回路４００はクロック信号／ＣＬＫに基づき動作する。それゆえ、比較を容易にするため、図５の「リセット」及び「再生」段階を、図６のグラフに示す。「理想」及び「実際」の両方の場合を、出力信号ＯＵＴと／ＯＵＴ（Ｖ_ＯＵＴ）について示す。「実際」の場合は、回路４００に対応し、「理想」の場合は図７ないし９を参照して後で説明する。

「リセット」段階では、クロック信号／ＣＬＫがハイであり（クロック信号ＣＬＫがロー）であるとき、クロックを供給されたトランジスタ４１２と４１４はオフであり、クロックを供給されたトランジスタ４１６はオンである。このように、ＣＭＯＳインバータのように、ノード４０８と４１０における出力信号ＯＵＴと／ＯＵＴは、論理ローすなわちグラウンド（ＧＮＤ）である。「再生」段階では、クロック信号／ＣＬＫがローであるとき、クロックを供給されたトランジスタ４１２と４１４はオフであり、クロックを供給されたトランジスタ４１６はオンである。このように、再びＣＭＯＳインバータと同様に、ノード４０８と４１０における出力信号ＯＵＴと／ＯＵＴは、両方とも論理ハイすなわちＶ_ＤＤに上昇する。

入力信号ＩＮと／ＩＮの電圧レベルは、トランジスタ４０２と４０４がオンである程度を制御し、再生段階中、これはノード４０８と４１０を流れる電流を制御し、その結果、それらのノードにおける電圧レベルがどのくらい速く論理ハイになるか、すなわち同じ電圧レベルまで上昇するか制御する。一例を図６の「実際」グラフに示した。出力信号／ＯＵＴは出力信号ＯＵＴより速くＶ_ＤＤに上昇し、一番下のグラフに示した、短い時間に出力信号ＯＵＴと／ＯＵＴの間の対応する電圧差ΔＶ_ＯＵＴがある。この期間は例えば、前述の１０−５０ｐｓの再生段階の例では、１０ｐｓくらい短い。言うまでもなく、クロックを供給された前置増幅回路４００は、図５の回路３００の入力端子に（すなわち、入力信号ＩＮと／ＩＮの間に）、増幅された電圧差ΔＶ_ＯＵＴを提供できる。これは、そうでなければ回路３００に直接（すなわち、回路４００がなければ）提供されたであろう、図６の回路４００の入力信号ＩＮと／ＩＮの間の電圧差より大きい。この増幅により、ノイズ性能が少しよくなるが、欠点もある。

利点と欠点とをここでさらに説明する。

図６のクロックを供給された前置増幅回路４００の利点は、その利得が、図５の回路３００と図６の回路４００を含む回路全体におけるノイズリダクションのノックオン効果（ｋｎｏｃｋ−ｏｎ ｅｆｆｅｃｔ）を有することである。例えば、クロックを供給された前置増幅回路４００における利得３（ａ ｇａｉｎ ｏｆ ３）により、３倍（ａ ｆａｃｔｏｒ ｏｆ ３）の、ラッチ回路３００のノイズリダクションにつながる。また、図６回路４００の入力にあるＰＭＯＳトランジスタ４０２と４０４は、再生を送らせることなく大きく（ローノイズ化）できる。

図６の回路に関連する欠点を、図６の右側のグラフに示す。

「理想」の場合に、出力信号ＯＵＴと／ＯＵＴは、クロック信号／ＣＬＫがローになると、（利得を有し）入力信号ＩＮと／ＩＮに応じて上昇し、その後のクロックの立ち上がりエッジまで値を維持する。しかし、クロック信号／ＣＬＫがローのとき、一番上のＰＭＯＳトランジスタ４１６はオンのままなので、前述のように、回路４００に対応する「実際」の場合は、出力信号ＯＵＴと／ＯＵＴが論理ハイすなわちＶ_ＤＤに素早く上昇する（すなわち、同じ電圧レベルになるように）。これがどのくらい早く生じるかのバリエーションは一番上のＰＭＯＳトランジスタ４１６を流れる電流に依存する（すなわち、コモンモード電圧Ｖ_ＣＭと、入力ＮＭＯＳトランジスタ又はスイッチ４０２及び４０４の閾値電圧Ｖ_ＴＨと、一番上のＰＭＯＳトランジスタ４１６の閾値電圧Ｖ_ＴＨとに依存する）。「速い」場合と「遅い」場合の例を図６の「実際」グラフに示す。

このように、図６の一番下のグラフに示した、増幅されたΔＶ_ＯＵＴ信号（出力信号ＯＵＴと／ＯＵＴとの差分）は、差がまったくなくなる前の、非常に短時間（例えば、１０ｐｓ）だけの差分を示す。そのプロファイルは、出力信号ＯＵＴと／ＯＵＴがどのくらい速く論理ハイすなわちＶ_ＤＤに引き上げられるかにより変わる。この電圧は、図５のラッチ回路３００が、再生によりそれに応答する時間を持つ前に消えてしまうかも知れない。またこれは、回路４００の有効前置増幅利得が、ラッチ回路３００のノイズをこれ以上低減しないところまで低下したことを意味する。

このように、図６の回路は上記の欠点（３）と（４）の解消の役に立つが、それ自体の欠点があり（例えば、回路４００のΔＶ_ＯＵＴがなくなると、回路３００の入力信号ＩＮと／ＩＮとの間の電圧差ΔＶがなくなるとの欠点（５））が生じ、上記の欠点（１）と（２）も残る。

図７は、本発明を実施する、改良された、クロックを供給された前置増幅回路５００を示す模式図である。この回路５００の動作は後で説明する図８のグラフから理解できる。留意点として、図８のグラフは図６に示した「理想」の場合と類似している。

回路５００は回路４００と類似しており、同様の要素は同様に示し、重複する説明は省略する。回路５００の回路４００との相違点は、クロックを供給されたトランジスタ４１６が、電荷ポンプとリセット機能を有する、クロックを供給されたユニット５０２で置き換えられた点にある。

大まかなアイデアは、再生段階において電荷を測定し、入力信号ＩＮと／ＩＮとに基づいて共通テールノード４０６において分離して、ノード４０８と４１０における出力信号ＯＵＴと／ＯＵＴの出力電圧が、「設計上の」目標レベルの近くまで上昇し、Ｖ_ＤＤまでは上昇し続けないようにすることである。これは図８に示され、出力信号ＯＵＴと／ＯＵＴがＶ_ＤＤに向けて上昇するが、中間（ｍｉｄｌｉｎｅ）値のどちらかの側で安定（ｌｅｖｅｌ ｏｕｔ）している。中間値では、入力信号ＩＮと／ＩＮが等しければ、両方が安定すると期待される。クロックを供給された電荷ポンプが、共通テールノード４０６と第１の基準電圧源４１８、すなわちＶ_ＤＤとの間に接続されたユニット５０２により模式的に示されている。このユニット５０２は、リセット段階において共通テールノード４０６の電圧をリセットする機能を有する。

図７に示すように、一定量の電荷２Ｑ_ｉｎを供給（ｄｅｌｉｖｅｒ）するユニット５０２の電荷ポンプの側面を設計することが可能である。この電荷がテールノードで等しく分離されれば、電荷量Ｑ_ｉｎが出力ＯＵＴと／ＯＵＴとに供給され、ラッチ回路３００への入力の有効寄生容量（Ｃ_{ＰＡＲＡＳＩＴＩＣ}）に電圧（Ｖ_ＯＵＴ＝Ｑ_ｉｎ／Ｃ_{ＰＡＲＡＳＩＴＩＣ}）を生成する。これは、前述の中間値で安定する出力信号ＯＵＴと／ＯＵＴの両方に対応するだろう。この一定電荷量２Ｑ_ｉｎは、例えば、中間値Ｖ_ＯＵＴ＝約０．７Ｖ_ＤＤを供給（ｄｅｌｉｖｅｒ）するように設計してもよく、図５のラッチ位階路３００の動作を最も良くするのに最適などんな電圧を供給するように設計してもよい。

当然、入力信号ＩＮと／ＩＮとの間に差があるので、電荷２Ｑ_ｉｎは共通テールノード４０６において等しく分割されず、ΔＶ_ＯＵＴ（図８に示した出力信号ＯＵＴと／ＯＵＴとの間の差）が生じるだろう。すなわち、出力信号ＯＵＴと／ＯＵＴとの電圧レベルは、入力信号ＩＮと／ＩＮとに応じて異なる値に落ち着く。有利にも、このΔＶ_ＯＵＴは維持される。出力信号ＯＵＴと／ＯＵＴとが、図６の「実際」の場合のように、Ｖ_ＤＤまで上昇し続けないからである。また、回路は、電流自体ではなく分割される電荷に基づいて動作するので、コモンモード電圧Ｖ_ＣＭと閾値電圧Ｖ_ＴＨには敏感ではない。そのため、この回路は上記の欠点（１）から（５）をすべて解決する。

図９は、図７の回路５００に対応する、クロックを供給された前置増幅回路６００を示す模式図である。この回路の動作は、図８に示したものと対応する。

回路６００は回路５００と類似しており、同様の要素は同様に示し、重複する説明は省略する。回路６００の回路５００との相違点は、クロックを供給されたユニット５０２の実装例が明示的に示されている点にある。

回路６００のクロックを供給されたユニット５０２は、ノード６０４と６０６の間に接続されたＣ_ＰＵＭＰ６０２を有する。ノード６０４は、「比較」スイッチ６０８を介して第１の基準電圧源４１８「Ｖ_ＤＤ」に接続され、「リセット」スイッチ（ＲＳＴ）６１０を介して第２の基準電圧源４２０「ＧＮＤ（グラウンド）」に接続されている。ノード６０６は、「リセット」スイッチ６１２を介して第１の基準電圧源４１８に接続され、「比較」スイッチ６１４を介して共通テールノード４０６に接続されている。

「比較」スイッチは、「再生」（「比較」または「キャプチャ」）段階中にクローズ（導通）され、「リセット」段階中にオープンされる。反対に、「リセット」（ＲＳＴ）スイッチは、「再生」段階中にオープンとされ、「リセット」段階中にクローズとされる。クロックを供給されたＮＭＯＳ又はＰＭＯＳトランジスタの任意の好適な構成を用いて、かかる「比較」及び「リセット」スイッチの機能を提供できる。

「リセット」（ＲＳＴ）段階中、キャパシタ（すなわちキャパシタンス）Ｃ_ＰＵＭＰ６０２にかかる電圧Ｖ_ＣＡＰはＶ_ＤＤに等しい。キャパシタＣ_ＰＵＭＰ６０２の左右の端はそれぞれグラウンド４２０とＶ_ＤＤ４１８に有効に接続されているからである。「再生」段階中、電圧Ｖ_ＣＡＰはＶ_ＴＡＩＬマイナスＶ_ＤＤとなる。ここで、Ｖ_ＴＡＩＬは（再生段階の終わりにおける）共通テールノード４０６の電圧である。キャパシタＣ_ＰＵＭＰ６０２の左右端はそれぞれＶ_ＤＤ４１８と共通テールノード４０６とに有効に接続されているからである。キャパシタＣ_ＰＵＭＰ６０２の値は、前述のように、ある電荷２Ｑ_ｉｎとなるように設定され得る。また、この値はＶ_ＤＤにより決まり、閾値電圧Ｖ_ＴＨとコモンモード電圧Ｖ_ＣＭへの敏感性が低下する。

ちなみに、キャパシタＣ_ＰＵＭＰ６０２は、「比較」スイッチ６０８を介して、Ｖ_ＤＤ４１８ではなく、別の基準電圧源Ｖ_ＲＥＦ（図示せず）に接続されていてもよく、その別の基準電圧源Ｖ_ＲＥＦが、Ｃ_ＰＵＭＰ、Ｖ_ＤＤ、Ｖ_ＴＨ、Ｖ_ＣＭの値及び第２段階の入力電圧（すなわち、図５のラッチ回路３００のもの）のバリエーションを無くすように調整されてもよい。

前述の通り、回路５００又は６００は、図５の回路３００などのラッチ回路と共に用いてコンパレータを提供することができる。かかるコンパレータは、上記の問題（１）から（５）に煩わされることなく動作し、有利であると考えられる。

かかるコンパレータは、ＡＤＣ回路において利用して、例えば図１のＡＤＣ回路４０において用いるのに適したサブＡＤＣユニットを構成してもよい。したがって、本発明の実施形態は、回路５００と６００の場合の入力電圧信号間の差分をキャプチャするチャージモード回路に、コンパレータ回路に、及びＡＤＣ回路に広がる。

それゆえ、言うまでもなく、ここに開示の回路は、コンパレータに用いる回路として、コンパレータ自体として、又はＡＤＣとして、説明することもできる。本発明の回路は、例えば、フリップチップなどのＩＣ上の、集積回路として実装してもよい。本発明は、上記の通り、集積回路及びＩＣチップ、かかるＩＣチップを含む回路基板、及びかかる回路基板を含む通信ネットワーク（例えば、インターネット光ファイバネットワークや無線ネットワーク）、及びかかるネットワークのネットワーク機器に広がる。

本発明は、添付した請求項の精神と範囲において、上記開示を考慮して多くの異なる方法で実施することができる。

４００ 回路
４０２、４０４ 入力トランジスタ
４０６ 共通テールノード
４０８、４１０ 中間ノード
４１２、４１４ トランジスタ
４１６ ＰＭＯＳトランジスタ
５００ 回路
５０２ ユニット

Claims (13)

1. 第１と第２の入力信号の強度の間の差分をキャプチャするコンパレータにおいて用いるチャージモード回路であって、
   キャプチャ動作中に、チャージパケットを受け取るように構成されたテールノードと、
   それぞれ第１と第２のパスに沿って前記テールノードに導電的に接続可能な第１と第２のノードと、
   前記キャプチャ動作中、前記第１と第２の入力信号の強度間の差分に応じて、前記チャージパケットが前記第１と第２のパスに分割されるように、前記第１と第２の入力信号に基づいて、前記テールノードと前記第１及び第２のノードとの間の接続を制御するように構成された制御回路と、
   を有し、
   前記チャージモード回路は、前記キャプチャ動作中に、前記チャージパケットを提供するように構成された制御可能チャージポンプを有し、
   前記制御可能チャージポンプは、前記チャージパケットが所定のサイズを有するように構成され、
   前記制御可能チャージポンプは前記所定のサイズを制御するように構成され、前記所定のサイズは、前記第１と第２のノードにおける電圧レベルが、前記キャプチャ動作中に、前記第１と第２の入力信号の大きさの間の差に応じて、第１と第２の異なる値に安定するようになっており、
   前記第１と第２の異なる値は、前記第１と第２の入力信号の大きさの間の差に応じて、互いに中間値の異なる側にあり、前記第１と第２の異なる値の差の大きさは、前記第１と第２の入力信号の大きさの間の差に依存し、前記第１と第２の入力信号の大きさが等しいとき、前記キャプチャ動作中に、前記第１と第２のノードにおける電圧レベルは前記中間値に安定する、
   チャージモード回路。
2. 前記入力信号は電圧モード信号であり、前記強度は電圧レベルである、又は
   前記入力信号は電流モード信号であり、前記強度は電流値である、又は
   前記入力信号はチャージモード信号であり、前記強度は電荷量である、又は
   前記第１と第２の入力信号はアナログ信号である、
   請求項１に記載のチャージモード回路。
3. 上記制御回路は前記パスに沿って設けられたスイッチング回路を有し、前記スイッチング回路は、前記テールノードと前記第１及び第２のノードとの間の接続の導通が前記第１と第２の入力信号の大きさにより制御されるように構成されている、
   請求項１又は２に記載のチャージモード回路。
4. 前記スイッチング回路は、チャネルが前記第１のパスの一部を構成する第１のトランジスタと、チャネルが前記第２のパスの一部を構成する第２のトランジスタとを有し、これらのトランジスタのゲートは前記第１と第２の入力信号により制御される、
   請求項３に記載のチャージモード回路。
5. 前記制御回路は、前記チャージパケットを、前記チャージパケットの一部が前記第１と第２のパスにそって同時に通るように分割されるように構成され、前記一部の相対的サイズが前記第１と第２の入力信号の大きさの間の差に依存する、請求項１ないし４いずれか一項に記載のチャージモード回路。
6. 前記制御可能チャージポンプは、前記チャージパケットが前記キャプチャ動作中に前記テールノードに供給されるように接続される、請求項１ないし５いずれか一項に記載のチャージモード回路。
7. 前記制御可能チャージポンプは、キャパシタと、前記キャプチャ動作前に前記キャパシタに充電させ、前記キャプチャ動作中に前記チャージパケットを提供するように前記キャパシタを放電させるように動作可能なスイッチング回路とを有する、
   請求項１ないし６いずれか一項に記載のチャージモード回路。
8. クロック信号を受けとるように接続され、前記クロック信号に基づいてキャプチャ動作を実行するように構成される、請求項１ないし７いずれか一項に記載のチャージモード回路。
9. 請求項１ないし８いずれか一項に記載のチャージモード回路を有するコンパレータ。
10. ｓｔｒｏｎｇＡＲＭラッチ回路などの差動入力ダイナミック又はクロックを供給されたラッチ回路を有し、前記ラッチ回路は前記チャージモード回路から、任意的に前記チャージモード回路の第１と第２のノードから、入力を受け取るように接続される、請求項９に記載のコンパレータ。
11. 請求項１ないし８いずれか一項に記載のチャージモード回路、又は請求項９又は１０に記載のコンパレータを有する、アナログ・デジタルコンバータ回路。
12. 請求項１ないし８いずれか一項に記載のチャージモード回路、又は請求項９又は１０に記載のコンパレータ、又は請求項１１に記載のアナログ・デジタルコンバータ回路を有する、フリップチップなどのＩＣチップ。
13. 請求項１ないし８いずれか一項に記載のモードチャージモード回路、又は請求項９又は１０に記載のコンパレータ、又は請求項１１に記載のアナログ・デジタルコンバータ回路を有する、メモリデバイス。

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