CN110061724B - 比较器电路 - Google Patents

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Abstract

提供了一种用于比较器中用以在由时钟信号定义的一系列捕获操作中捕获第一比较器输入信号的幅值与第二比较器输入信号的幅值之间的差的比较器电路。该电路包括：偏置电流源，被配置成提供独立于时钟信号流动的偏置电流；尾节点，被连接成接收偏置电流；第一节点和第二节点，能够沿着相应的第一路径和第二路径导电地连接至尾节点；以及开关电路，被配置成在每个捕获操作期间基于第一比较器输入信号和第二比较器输入信号来控制在尾节点与第一节点之间以及尾节点与第二节点之间的连接，其中：开关电路包括形成第一路径的一部分的第一晶体管和第三晶体管以及形成第二路径的一部分的第二晶体管和第四晶体管。

Description

比较器电路
技术领域
本发明涉及用于捕获两个输入信号之间的差(例如其幅值之间的差)的比较器电路。例如，在输入电压信号的情况下，这样的幅值可以是电压电平。这样的电路可以用于比较器中。
背景技术
比较器通常将两个电压或电流进行比较，并输出指示两个电压或电流中的哪一个较大(或较小)的信号。比较器，尤其是时钟控制比较器通常用于ADC(模拟至数字转换器)和存储器电路中。
例如，逐次逼近寄存器(SAR)ADC通常在其每个子转换操作中使用比较器。逐次逼近转换可以被认为是由一系列子转换操作组成的转换处理的一个示例。这样的ADC电路(混合信号电路)可以具有特定用途，例如作为在EP-A1-2211468中公开的采样电路中的路径的端部处使用的ADC电路(子ADC单元)。
应当理解，在这样的ADC电路中的比较器(及其电路)的应用仅仅是一个示例应用，并且本文公开的电路通常可以应用于比较器中或者实际上通常可以应用在用于捕获或测量或放大两个输入信号之间的幅值差的电路中。
因此，作为背景，为了探索本发明的电路在ADC电路中的一个潜在应用，现在将考虑在EP-A1-2211468中公开的采样电路的各方面。
图1是可以应用本发明的模拟至数字电路40的示意图。电路40包括采样器42、作为示例时钟信号发生器的压控振荡器(VCO)44、解复用器46、ADC组48、数字单元50和校准单元52。
采样器42被配置成执行四路或四相时间交替，以便通过电流导引将输入电流IIN分成四个时间交替的采样流A至D。为此，VCO 44是可操作成输出彼此之间相位差为90°的四个时钟信号(例如，作为四个升余弦信号)的正交VCO。VCO 44可以例如是共享的16GHz正交VCO，以使电路40能够具有64GS/s的总采样速率。
流A至流D中的每个包括串联在一起的解复用器46和ADC组48，如图1所示。采样器42以电流模式操作，因此流A至流D实际上是源自(并且一起组成)输入电流IIN的四个时间交替的电流脉冲流，每个流的采样速率为总采样速率的四分之一。继续64GS/s的示例总采样速率，流A至流D中的每个的采样速率可以为16GS/s。
作为示例，聚焦于流A，电流脉冲流首先由n路解复用器46解复用。解复用器46是电流导引解复用器，并且其执行与采样器42类似的功能，将流A分成n个时间交替的流。
从解复用器46输出的n个流传递到包含n个ADC子单元的ADC组48，每个ADC子单元可操作成将其输入脉冲流转换为数字信号，例如转换为8位数字值。因此，n个数字流从ADC组48传递到数字单元50。
流B、流C和流D与流A类似地操作，因此省略重复描述。如果n＝80，则电路40可以被认为包括在四个ADC组48之间分开的320个ADC子单元。
校准单元52被连接成从数字单元50接收一个或更多个信号，并且基于该信号来确定要施加到采样器42、VCO 44、解复用器46和ADC组48中的一个或更多个的控制信号。
图2是用于理解ADC组48的操作原理的示意图。为了简单起见，仅示出解复用器46的一个输出60，因此示出的ADC电路48仅表示该特定输出所需的ADC电路(子ADC单元)。可以为解复用器46的所有输出提供类似的ADC电路48(子ADC单元)。
ADC电路48通常采用电容150的形式。如图2所示，电容150的值可以是可变的，使得电容150的值可以在校准期间或在初始设置阶段期间被调整。一般来说，电容150用于将来自输出60的电流脉冲转换成电压值VOUT。也就是说，每个脉冲将电容150充电到与所关注的脉冲的面积成比例的电压。这是因为每个电流脉冲中的电荷量由其面积定义(Q＝∫I dt)，并且因为电容150两端的电压由电荷量Q和电容值C定义(V＝Q/C)。
在电容150两端保持针对特定脉冲的电压VOUT，直到电路48被复位开关152复位为止。在保持针对特定脉冲的电压VOUT的同时，可以例如利用采用逐次逼近寄存器(SAR)的ADC电路将该模拟输出值转换为数字输出值。在差分电路的情形下，如可以是针对图1电路的情况(尽管未明确示出)，每个VOUT会具有其互补的VOUT，并且该VOUT对可以一起应用于差分比较器，使得输出针对该对的单个数字输出。
该操作模式的优点在于：即使在解复用器46中经历延迟，每个脉冲中的电荷仍会到达相关输出，尽管经过稍长的时段。在该情况下，从脉冲产生的电压VOUT保持不受影响。为了说明这一点，在图2中示出了相同电流脉冲的两个示例154和156。第一脉冲154表示经历最小延迟的情况。第二脉冲156表示例如由于电路中的走线电容而经历一些延迟/扩展的情况。因此，与脉冲154相比，脉冲156在时间上被拉伸。重要的是，两个脉冲154和156的面积基本相同，因此对于两者，输出电压VOUT是相同的。
图3是用于理解图1中的电路48的每个子ADC单元内的SAR-ADC(逐次逼近寄存器-模拟至数字转换)电路的可能应用的示意图。这样的电路可以具有如下形式的子转换操作(阶段/步骤)的循环：复位(R)；采样(S)；1；2；3；4；5；6；7和8，如图3所示。在每个采样子转换操作中，可以将所关注的电流脉冲转换为输出电压VOUT，并且随后可以在接下来的8个SAR子转换操作中将该电压VOUT转变成8位数字值。然后，下一个复位子转换操作为下一个电流脉冲准备电路。
图4呈现出可以与图1和图2的电路一起使用的示例SAR ADC电路，即作为ADC组48的子ADC单元的一部分。主要元件是从图2获取VOUT的S/H电路170、电压比较器180、内部DAC190和SAR 200。比较器180将保持的VOUT与内部DAC 190的输出进行比较，并将比较的结果输出到SAR 200。SAR 200被设计成向内部DAC 190提供逼近VOUT的数字码。DAC 190基于来自SAR 200的数字码输入而向比较器提供模拟电压。
将SAR 200初始化，使得其MSB等于数字1(其他位为数字0)。然后，将该码输入到DAC 190，DAC 190的输出模拟电压被提供至比较器180。如果该模拟电压大于VOUT，则比较器180使SAR 200复位该位；否则，该位保持为1。然后，将下一位设置为1，并且进行相同的过程(子转换操作)，继续该二进制搜索直到SAR 200中的每一位都已被测试为止(这些“测试”分别对应于图3中的子转换操作1至8)。从SAR200输出的结果数字码是采样电压VOUT的数字近似，并且最终在转换完成时被输出。
显然，每个这样的“测试”包括由比较器执行的比较操作。通常，这样的子转换操作是同步执行的，即每个子转换操作采用由时钟信号调节的相同时间量。这可以意味着每个子转换具有其间执行必要的比较的“比较”时段，并且在其结束时比较的结果被递送到周围电路。然后，该“比较”时段之后可以是“复位”时段，其中比较器准备下一次比较，即下一个子转换操作。这给比较器施加了压力，因为比较器要在给定时间段内始终产生准确的输出，即使在其输入可能在电压电平上非常接近的情况下也如此。比较器的性能影响子ADC单元的总体性能，并且因此也影响图1的整个模拟至数字电路40的总体性能。
当然，子转换操作可以替代地异步执行，即，每个单独的连续子转换操作由前面的子转换操作结束触发。在这种情况下，子转换操作可以被认为是由异步时钟信号控制，但是对于以给定的比较时段完成的子转换操作1至8的整个序列可能存在压力，该比较时段本身与同步时钟信号同步。
期望提供能够实现快速低功率低噪声比较器电路的电路。期望这样的电路具有稳定的性能(例如在变化过程、电压等方面)。这样的电路可以用于比较器中，或者可以用于其他类型的电路中(例如，用于存储器中)。
发明内容
根据本发明的第一方面的实施方式，提供了一种用于比较器中用以在由时钟信号定义的一系列捕获操作中捕获第一比较器输入信号的幅值与第二比较器输入信号的幅值之间的差的比较器电路。该电路包括：偏置电流源，其被配置成提供独立于时钟信号流动的偏置电流；尾节点，被连接成接收偏置电流；第一节点和第二节点，其能够沿着相应的第一路径和第二路径导电地连接至尾节点；以及开关电路，其被配置成在每个捕获操作期间基于第一比较器输入信号和第二比较器输入信号来控制在尾节点与第一节点之间以及尾节点与第二节点之间的连接，使得根据第一比较器输入信号的幅值与第二比较器输入信号的幅值之间的差将所述偏置电流在所述第一路径与所述第二路径之间进行划分，其中：开关电路包括第一晶体管和第二晶体管，第一晶体管的沟道形成第一路径的一部分，并且第二晶体管的沟道形成第二路径的一部分；第一晶体管和第二晶体管的栅极端子或基极端子分别由第一比较器输入信号和第二比较器输入信号控制，使得尾节点与第一节点之间以及尾节点与第二节点之间的连接的导通由第一比较器输入信号的幅值和第二比较器输入信号的幅值控制；开关电路还包括第三晶体管和第四晶体管，第三晶体管的沟道形成第一路径的一部分，并且第四晶体管的沟道形成第二路径的一部分；第三晶体管和第四晶体管分别沿第一晶体管与第一节点之间以及第二晶体管与第二节点之间的相应路径设置；并且第三晶体管和第四晶体管是非时钟控制晶体管，第三晶体管和第四晶体管的栅极端子或基极端子由也独立于时钟信号的栅极偏置信号或基极偏置信号控制。
如本文稍后更详细地说明的，通过有效地屏蔽第一晶体管和第二晶体管(以及因此第一比较器输入信号和第二比较器输入信号)与时钟控制电路，噪声性能得到改善。具体地，偏置电流源被配置成提供独立于时钟信号流动的偏置电流，并且第三晶体管和第四晶体管由也独立于时钟信号的栅极偏置信号或基极偏置信号控制。偏置电流可以是非时钟控制、恒定或DC偏置电流。每个栅极偏置信号或基极偏置信号可以是非时钟控制、恒定或DC偏置信号。
第一晶体管和第二晶体管可以分别沿着第三晶体管与尾节点之间以及第四晶体管与尾节点之间的它们的相应的路径设置。第一晶体管和第二晶体管可以分别沿着第三晶体管与尾节点之间以及第四晶体管与尾节点之间的它们的相应的路径直接连接。优选地，沿着第三晶体管与尾节点之间的第一路径以及第四晶体管与尾节点之间的第二路径没有时钟控制电路，并且在尾节点和偏置电流源之间没有时钟控制电路。沿着第三晶体管与尾节点之间的第一路径以及第四晶体管与尾节点之间的第二路径的或者尾节点与偏置电流源之间的任何电路优选地是非时钟控制电路。
栅极偏置信号或基极偏置信号被配置成使第三晶体管和第四晶体管用作共源共栅晶体管。
开关电路可以包括时钟控制的开关，所述时钟控制的开关可操作成基于时钟信号在捕获操作之间将第一节点和第二节点连接至参考电压源(例如，地)，以便使这些节点处的电压电平达到预捕获状态。
时钟控制的开关可以包括：第五晶体管和第六晶体管，第五晶体管的沟道形成第一路径的一部分，并且第六晶体管的沟道形成第二路径的一部分，其中第五晶体管连接在第一节点与参考电压源之间，并且第六晶体管连接在第二节点与参考电压源之间。
第一电容可以连接在第一节点与参考电压源之间，并且第二电容可以连接在第二节点与参考电压源之间。这些电容可以执行噪声过滤功能或噪声平滑功能。
比较器电路可以包括均具有缓冲器输入端子和缓冲器输出端子的第一增益级缓冲器和第二增益级缓冲器。缓冲器输入端子可以分别连接至第一节点和第二节点。第一增益级缓冲器和第二增益级缓冲器可以可操作成基于分别在它们各自的缓冲器输入端子处从相应的第一节点和第二节点接收的第一缓冲器输入信号和第二缓冲器输入信号，在它们各自的缓冲器输出端子处输出第一缓冲器输出信号和第二缓冲器输出信号。
第一增益级缓冲器和第二增益级缓冲器可以是CMOS反相器。第一增益级缓冲器和第二增益级缓冲器可以是非时钟控制缓冲器。就如本文稍后所述的整体噪声性能而言，这种缓冲器可能是有利的。
比较器电路可以包括第一可控电阻和第二可控电阻，其中，第一可控电阻连接在第一节点与参考电压源之间，并且第二可控电阻连接在第二节点与参考电压源之间。第一可控电阻和第二可控电阻可以被配置成在每个捕获操作期间分别限制第一节点和第二节点处的电压电平变化。
可控电阻可以均连接成由所述缓冲器输出信号控制。可控电阻可以均实现为晶体管。
比较器电路可以包括差分输入动态锁存电路或时钟控制锁存电路，例如strongARM锁存电路或缓冲的RS锁存电路，锁存电路连接成分别从第一增益级缓冲器的输出节点和第二增益级缓冲器的输出节点或者分别从第一节点和第二节点接收其锁存输入信号并且输出一个或更多个相应的输出信号作为比较结果输出信号。
比较器输入信号可以是电压模式信号并且幅值可以是电压电平。比较器输入信号可以是电流模式信号并且幅值可以是电流值。比较器输入信号可以是电荷模式信号并且幅值可以是电荷量。比较器输入信号可以是模拟信号。
根据本发明第二方面的实施方式，提供了一种包括根据本发明的上述第一方面的比较器电路的比较器。
根据本发明的第三方面的实施方式，提供了一种比较结果相关电路，包括：本发明的上述第一方面的比较器电路；以及控制电路，被配置成基于一个或更多个比较结果输出信号或者基于在第一节点和第二节点处生成的两个信号之一来控制偏置电流源的偏置电流。
这种比较结果相关电路可以是SAR ADC电路。控制电路可以被配置成基于根据一个或更多个比较结果输出信号产生的数字输出的错误率和/或基于比较器电路生成一个或更多个比较结果输出信号花费多长时间来控制偏置电流源的偏置电流。
根据本发明的第四方面的实施方式，提供了模拟至数字转换器电路，其包括本发明的上述第一方面的比较器电路，或本发明的上述第二方面的比较器，或本发明的上述第三方面的比较结果相关电路。
根据本发明的第五方面的实施方式，提供了一种IC芯片，例如倒装芯片，其包括本发明的上述第一方面的比较器电路，或本发明的上述第二方面的比较器，或本发明的上述第三方面的比较结果相关电路，或本发明的上述第四方面的模拟至数字转换器电路。
本发明扩展到相应适合于装置(例如电路)方面的方法和计算机程序(例如控制)方面。
附图说明
现在将通过示例的方式参考附图，其中：
以上考虑的图1是先前考虑的模拟至数字电路的示意图；
以上考虑的图2是用于理解图1的ADC组的操作原理的示意图；
以上考虑的图3是用于理解图1电路的每个子ADC单元中SAR-ADC电路的可能应用的示意图；
以上考虑的图4呈现出可以与图1和图2的电路一起使用的示例SAR ADC电路；
图5是先前考虑的示例时钟控制比较器电路的示意图；
图6是用于与图5电路一起使用的先前考虑的示例时钟控制前置放大器电路的示意图；
图7是比较器第一级的示意图，它可以是或形成体现本发明的比较器电路的一部分；
图8呈现出可控电阻和增益级缓冲电路，它们可以一起连接在图7的比较器第一级的输出节点中的每个输出节点处，以用作比较器第二级；
图9是可以用作比较器第三级的时钟控制比较器电路的示意图；
图10是体现本发明的整个比较器的示意图；
图11是体现本发明的整个ADC电路的示意图；以及
图12是体现本发明的集成电路的示意图。
具体实施方式
图5是先前考虑的示例时钟控制比较器电路300的示意图。时钟控制比较器电路300可以被称为锁存比较器电路300，并且可以与通常被称为strongARM锁存器的锁存电路进行比较。下面通过所提供的并排且带有注释的曲线图可以更加详细地理解该电路的操作。
电路300包括如图5中那样连接在一起的输入晶体管302和304的差分对、两个交叉耦接的晶体管对306、308、310和312、输出节点314和316、中间节点318、320、第一参考电压源322、尾节点324、时钟控制预充电晶体管326和328、时钟控制“比较”晶体管330和第二参考电压源332。
更具体地，输入晶体管302和304的差分对被连接成使得其栅极端子用作接收输入信号IN和的一对差分输入。这对差分输入是彼此之间要进行比较的两个比较器输入(参见例如图4中针对比较器180的两个输入)。
两个交叉耦接的晶体管对306、308、310、312耦接以形成两个交叉耦接的反相器，其中晶体管306和310形成反相器中的一个并且该反相器的输出连接至输出节点314，以及晶体管308和312形成反相器中的另一个并且该反相器的输出连接至输出节点316。由晶体管306和310形成的反相器连接在中间节点318与第一参考电压源322之间，在该情况下第一参考电压源322为VDD。由晶体管308和312形成的反相器连接在中间节点320与第一参考电压源322之间。反相器的输出在输出节点314和316处提供比较器电路300的输出。
输入晶体管302和304的差分对分别连接在中间节点318与公共尾节点324之间以及在中间节点320与公共尾节点324之间。
预充电(或复位)晶体管326和328分别连接在输出节点314与第一参考电压源322之间以及在输出节点316与第一参考电压源322之间。比较(或再生)晶体管330连接在公共尾节点324与第二参考电压源332之间，在该情况下第二参考电压源332为地(GND)。预充电晶体管326和328以及比较晶体管330被连接成接收时钟信号CLK，在该情况下时钟信号CLK是在逻辑高(VDD)与逻辑低(GND)之间交替的切换的逻辑电平(switched logical level)(例如方波)信号，如相关曲线图中所示的那样。
晶体管302、304、306、308和330是NMOS MOSFET，并且晶体管310、312、326和328是PMOS MOSFET。
在操作中，该电路与时钟信号CLK同步地在交替的“复位”阶段(当时钟信号CLK为低时)和“再生”阶段(当时钟信号CLK为高时)操作，如根据图5中的曲线图会理解的。再生阶段可以被称为“比较”阶段，或者特别地根据本文稍后公开的电路，其被称为“捕获”阶段或操作。
在时钟信号CLK为低的“复位”阶段，预充电晶体管326和328导通，并将输出节点314和316拉到逻辑高或VDD。此时，比较晶体管330截止，防止电流流过例如中间节点318和320。
一旦时钟信号CLK在再生阶段变为高，则预充电晶体管326和328截止并且比较晶体管330导通。重要的是，如果输入晶体管302和304的输入信号(比较器输入)彼此稍微不同，正如它们不可避免地会不同(如果只是稍微地)那样，则输入晶体管302和304也在不同程度上导通。
当电流开始流动时，输出节点314和316处的电压电平下降，但是因为晶体管302和304不可避免地在不同程度上导通(实际上它们不会达到完全相同的程度)，流经中间节点318和320的不同电流使这些电压中的一个电压相比于另一个电压下降(可能仅稍微)较快。交叉耦接的反相器用于加快(accelerate)和放大该差异(在增大差异的意义上，以增大的速率)，使得在输出节点中的一个输出节点处的电压电平下降至逻辑低或地(GND)，并且在另一个输出节点处的电压电平再次上升到逻辑高或VDD。根据图5中的曲线图，可以理解该操作以及经过公共尾节点324的相关电流流动。
输出节点314和316中的哪一个变为逻辑高以及哪一个变为逻辑低取决于(在理想情况下，在不存在例如噪声的情况下)输入信号IN和中哪一个较大，因此输出信号OUT和的电压电平提供在该再生阶段结束时的比较结果。因此，电路300的准确度取决于当在交叉耦接的反相器加快的情况下输出节点314和316处的电压电平彼此偏离(diverge)时所采取的正确“判定”。
当然，当下一个“复位”阶段开始时，即当时钟信号CLK变低时，预充电晶体管326和328重新导通，并且比较晶体管330重新截止，停止电流的流动(使得没有静态电流)并且再次将输出节点314和316预充电到逻辑高或VDD。
因此，应当理解，时钟控制比较器电路300用于按照每个时钟周期，尤其是在时钟信号CLK为高时的每个再生阶段期间，执行比较操作，该比较操作将此时的输入信号IN和的电压电平进行比较，并且给出输出信号OUT和/>(理想地)取决于输入信号IN和中的哪一个具有较高的电压电平，输出信号OUT和/>为逻辑高和逻辑低或逻辑低和逻辑高。
如上所述，该动作由电路300的上半部分中的交叉耦接的反相器支配。基于输入信号IN和之间的差，反相器中的一个反相器会由于在输入处最初流经晶体管302和304的电流之间的差而开始在特定方向上比另一个反相器稍微快地拉动(pull)。这将引起两个反相器加快/放大两侧之间的差，其中两个反相器的输出彼此快速偏离。与CMOS反相器电路类似，电源电流仅在电路处于活动状态时流动。
图6是用于与时钟控制比较器电路300一起使用的先前考虑的示例时钟控制前置放大器电路400的示意图。如针对电路300那样的，下面通过所提供的并排且带有注释的曲线图可以更加详细地理解该电路400的操作。
电路400包括如图6中那样连接在一起的输入晶体管402和404的差分对、公共尾节点406、中间节点408和410、时钟控制晶体管412、414和416、第一参考电压源418和第二参考电压源420。
更具体地，输入晶体管402和404的差分对被连接成使得其栅极端子用作接收输入信号IN和的一对差分输入。如前所述，这对差分输入是要彼此进行比较的两个比较器输入(参见例如图4中针对比较器180的两个输入)。然而，将时钟控制前置放大器电路400与时钟控制比较器电路300一起使用，使得(以下提及的)电路400的输出信号OUT和/>成为电路300中的输入信号IN和/>
输入晶体管402和404分别连接在公共尾节点406与中间节点408之间以及在公共尾节点406与中间节点410之间。时钟控制晶体管412和414分别连接在中间节点408与第二参考电压源420之间以及在中间节点410与第二参考电压源420之间，在该情况下第二参考电压源420为地(GND)。时钟控制晶体管416连接在公共尾节点406与第一参考电压源418之间，在该情况下第一参考电压源418为VDD。电路300与电路400之间的地电平和VDD电平可以相同，但这当然不是必须的。
时钟控制晶体管412、414和416被连接成接收时钟信号即图5中时钟信号CLK的反相。晶体管412和414是NMOS MOSFET，并且晶体管402、404和416是PMOS MOSFET。
如已经提到的，中间节点408和410将输出信号OUT和提供给图5中的晶体管304和302。
在操作中，电路400基于时钟信号而操作，因此为了便于比较，将来自图5的“复位”阶段和“再生”阶段示出在图6的曲线图中。
在“复位”阶段中，当时钟信号为高(且时钟信号CLK为低)时，时钟控制晶体管412和414导通，并且时钟控制晶体管416截止。因此，正如CMOS反相器那样，节点408和410处的输出信号OUT和/>处于逻辑低或地(GND)。在“再生”阶段中，当时钟信号/>为低时，时钟控制晶体管412和414截止，并且时钟控制晶体管416导通。因此，再次与CMOS反相器一致，给定足够的时间(这里为了便于理解而假设)，节点408和410处的输出信号OUT和/>都上升到逻辑高或VDD。
输入信号IN和的电压电平控制晶体管402和404的导通程度，并且在再生阶段期间，这控制流经节点408和410的电流，并且因此控制这些节点处的电压电平上升到逻辑高即上升到相同的电压电平的速度。在图6中的VOUT曲线图中示出了一种示例，其中输出信号/>相比于输出信号OUT更快地上升到VDD，并且在短时间段内这些输出信号OUT和/>之间存在相应的电压差ΔVOUT，其示出在最下面的曲线图中。示出了示例性理想比较器判定点，即，其中VOUT最大，但是应当理解，实际判定通常在ΔVOUT有用的指示时段期间在电路300的操作下发生。会理解的是，时钟控制前置放大器电路400可以在图5的电路300的输入端子处(即，在输入信号IN和/>之间)提供放大的电压差ΔVOUT，即，大于图6的电路400的输入信号IN和/>之间的电压差，否则(即，在没有电路400的情况下)该电压差被直接提供给电路300。该放大提供了一些噪声性能益处，但发明人已经发现了缺点。
当将图6的电路400与图7中的电路进行比较时，这些缺点将变得明显。
图7是比较器第一级500的示意图，它可以是或形成体现本发明的比较器电路的一部分。
如图7所示，比较器第一级500是时钟控制电路，并且包括连接在一起的差分对输入晶体管502和504、一对共源共栅晶体管506和508、一对输出节点510和512、一对时钟控制晶体管514和516、输出电容器518和520、尾节点524、电流源526、第一参考电压源(VDD)528和第二参考电压源(GND)530。更具体地，输入晶体管502和504的差分对被连接成使得其栅极端子用作接收输入信号IN和的一对差分输入。如前所述，这对差分输入是要彼此进行比较的两个比较器输入(参见例如图4中针对比较器180的两个输入)。然而，电路500例如用于稍后讨论的图9的时钟控制比较器电路690(其类似于图5的电路300)，使得电路500的输出信号OUT和/>(下面提到)通过将结合图8讨论的其他电路变为电路690的输入信号LIN和(下文中将称为LIN和/>)。
输入晶体管502和504分别连接在公共尾节点524与输出节点510以及在公共尾节点524与输出节点512之间，但分别通过共源共栅晶体管506和508连接。晶体管506和508在其栅极端子处连接至稳定的非时钟控制或DC偏置信号，使得它们用作共源共栅晶体管。在这种情况下，晶体管是PMOS晶体管，并且它们的栅极端子连接至第二电压参考源(GND)530。时钟控制晶体管514和516分别连接在输出节点510与第二参考电压源530之间以及在输出节点512与第二参考电压源530之间，在该情况下第二参考电压源530为地(GND)。电流源526连接在公共尾节点524与第一参考电压源528之间，在该情况下第一参考电压源528为VDD。电路300与电路500之间的地电平和VDD电平可以相同，但这也不是必须的。
电流源526是非时钟控制电流源，被配置成使稳定的或DC偏置电流Ibias流入尾节点524。电流源526被示为由控制信号CONTROL控制，但是这不是必需的，并且电流源526可以在没有这样的控制信号的情况下被配置成输出固定的偏置电流Ibias。在控制信号CONTROL的情况下，电流源526可以被配置成根据控制信号CONTROL改变偏置电流Ibias的幅值，以便有效地调谐电路500的操作。在那种情况下，电流源526可以实现为IDAC(电流DAC)。
输出电容器518和520分别连接在输出节点510与地(GND)之间和输出节点512与地(GND)之间。它们可以作为特定的(分立的/单独的)部件提供，或者它们可以分别有效地代表在输出节点510和512处存在的寄生电容。
时钟控制晶体管514和516被连接成接收同一时钟信号即图5中时钟信号CLK的反相。晶体管514和516是NMOS MOSFET，并且晶体管502、504、506和508是PMOS MOSFET。
输出(或中间节点510和512)将输出信号OUT和提供至第二比较器级600的电路，稍后将结合图8对此进行讨论。
在操作中，电路500基于时钟信号而操作，因此为了便于比较，可以认为将来自图5的“复位”阶段和“再生”阶段也适用于此。
在“复位”阶段中，当时钟信号为高(且时钟信号CLK为低)时，时钟控制晶体管514和516导通。因此，节点510和512处的输出信号OUT和/>被拉至逻辑低或接地(GND)，从而使输出电容器518和520放电。在“再生”阶段中，当时钟信号/>为低时，时钟控制晶体管514和516截止。因此，在两个电流路径中的偏置电流的流动下，节点510和512处的输出信号OUT和/>都向上升至逻辑高或VDD，从而有效地对输出电容器518和520充电。
输入信号IN和的电压电平控制晶体管502和504的导通程度，并且在再生阶段期间，这控制流经输出节点510和512的电流，并且因此控制这些节点处的电压电平上升到逻辑高的速度。例如，参见图6中的VOUT曲线图，其中输出信号/>比输出信号OUT上升得较快，并且在这些输出信号OUT和/>之间例如，在最下面的曲线图中指示的示例理想比较器判定点处存在相应的电压差ΔVOUT。应当理解，时钟控制电路500可以在输出节点510和512处提供放大的电压差ΔVOUT(非常类似于电路400的节点408和410之间)，即，大于电路500的输入信号IN和/>之间的电压差。该放大提供了一些如图6所示的噪声性能益处，但是也有优于图6中的电路400的优点。
现在将探索这些优点(并因此也与图6的电路400相关的缺点)。
在图6的电路400中，就到晶体管402和404的电流路径(在晶体管402和404处接收输入信号IN和)而言，中间节点408和410(其中产生输出信号OUT和/>)直接相邻。此外，就到晶体管402和404的电流路径而言，时钟控制晶体管412、414和416也相邻。因此，在图6的电路400中，可能存在输入参考噪声相对较高的问题。数据相关的回踢噪声以及时钟回踢噪声限制了ADC的总有效位数(ENOB)分辨率。此处的因素还是电路400和300之间的有限增益，稍后将结合图8对其进行说明。
相比之下，在图7的电路500中，就电流路径而言，没有与晶体管502和504直接相邻的时钟控制电路，在晶体管502和504处接收输入信号IN和具体地，就电流路径而言，在晶体管502和504的一侧上的尾节点524接收稳定(非时钟控制)偏置电流Ibias，并且就电流路径而言，在晶体管502和504的另一侧上的共源共栅晶体管506和508屏蔽晶体管502和504两者与时钟控制晶体管514和516以及与节点510和512连接的电路相关的任何回踢效应(例如，通过图8的电路讨论的电路300)。因此，这种基于共源共栅的第一级降低了数据相关的回踢噪声，并且与非时钟控制的偏置电流Ibias一起减少了对输入的时钟馈通。与图8电路一起，输入具有非常低的热输入相关噪声、低回踢和低时钟馈通。该电路也是相对低功率的电路，并且可以通过用作如上所述的电流源526的可选IDAC进行数字配置。还要注意，输出电容器518和520用作噪声的低通滤波器。
现在参考图8、图9和图10。
图8呈现出可控电阻550和增益级缓冲电路600，它们一起可以在比较器第一级500的输出节点510和512中每个处连接作为比较器第二级。
图9是作为比较器第三级的时钟控制比较器电路690的示意图。图10是整个比较器700(其可以与图4中的比较器180等同)的示意图，示出了经由比较器第二级连接至比较器第三级的比较器第一级500，其可以基于图9的时钟控制比较器电路690来理解。
首先参见图9，可以理解，除了省略了晶体管302、304和330并且在节点318和320处提供输入LIN和之外，时钟控制比较器电路690与时钟控制比较器电路300相同。因此，将根据图5理解关于交叉耦合的反相器(晶体管306、308、310、312)和时钟控制晶体管326、328的一般操作。如何获得输入LIN和/>将变得明显。
其次参见图10，为了帮助跟踪比较器700两端的信号，比较器第一级500的输入信号IN和分别被称为CIN和/>(比较器IN)，并且比较器第一级500的输出信号OUT和分别称为COUT和/>这些输出信号COUT和/>分别成为各组缓冲电路600的输入信号BIN和/>(缓冲器IN)。缓冲电路组600的相应输出信号分别称为BOUT和/>(缓冲器OUT)，并且这些信号变为比较器第三级690的输入信号LIN和/>(锁存电流IN)。然后，比较器第三级690的输出信号OUT和/>(对应于图5中的OUT和/>)分别称为DOUT和(数字或数据OUT)。
然后返回图8，每组缓冲电路600实际上是CMOS反相器，其包括连接在VDD 670和GND675之间的反相器布置中的PMOS晶体管620和NMOS晶体管640，使得反相器(缓冲器)输入接收BIN或并且输出BOUT或/>明确示出米勒电容CM 660(但是是等效电容而不是增加的部件)；这有助于在图7中的节点510和512处经历的电容(即，除了输出电容518和520之外)。
图8中还示出了可控电阻550，每组缓冲电路600提供可控电阻550。以缓冲电路组600中的一个为例，可控电阻550连接在其输入端子680(实际上是节点510和512之一)和地(GND)675之间。
在这种布置中，可控电阻被实现为PMOS晶体管560，PMOS晶体管560的栅极端子被连接成由缓冲电路600的输出端子682处的输出信号BOUT或控制。因此，当比较器第一级500的再生阶段(比较操作)中输入端子680处的电压电平上升时，输出端子682处的电压电平在反相器600的作用下下降，从而使得PMOS晶体管560导通。这将可控电阻550的有效电阻从无穷大(即，当晶体管560截止时)降低到晶体管560的导通电阻(即，当导通时)。这具有限制输入端子680处的电压电平可以上升多高的效果。回顾图7，这对应于限制输出节点510和512处的电压电平可以上升多高，从而确保保持作为共源共栅晶体管的晶体管506和508的操作，有助于以上讨论的回踢噪声降低。可控电阻550用于防止比较器第一级500进入饱和模式(具体地，共源共栅晶体管506和508)，这将引起噪声降低。可控电阻550可以被认为是非线性电阻元件。
缓冲级600的相对高的增益还有助于减少从比较器第三级690到输入信号CIN和的数据相关的噪声回踢。
从图10中可以明显看出，如上所述，两组缓冲电路600的输出信号BOUT和被提供为比较器第三级690的输入信号LIN和/>一起参见图7、图8和图9，当时钟信号CLK在“复位”阶段为低时，晶体管326和328导通，并且信号DOUT和/>保持高电平。因为晶体管514和516也导通，LIN和/>也高而没有电流流动。当时钟信号CLK在“再生”阶段为高时，晶体管326和328截止，并且信号DOUT和/>最初从高电平下降，然后在交叉耦合的反相器的作用下被拉向相反的方向，随着LIN和/>电压开始下降(晶体管514和516截止)，不同的电流在LIN和/>处流动(基于CIN和/CIN之间的差异)。在这方面，LIN和/>可以被认为是电流输入。
考虑到比较器第二级550、600，比较器第一级500被认为提供非常低的输入参考噪声(热和闪烁)，同时在布局面积、输入电容、速度和功耗之间提供适当的折衷，也是通过使用非时钟控制恒定电流偏置实现非常低的数据相关的回踢噪声以及时钟回踢。速度、功率和输入噪声可以通过可编程恒定电流偏置(Ibias)例如通过控制信号CONTROL并且将电流源526实现为如上所讨论的IDAC来调节，无论输入共模电压如何都提供独立的行为(例如，归因于SAR电容器阵列，其中以这种方式提供整个SAR ADC的输入信号)。
图11是用于理解可以如何产生和控制控制信号CONTROL的示意图，并且是整个ADC电路800的示意图，为了便于理解，其可以等同于图4的电路。
ADC电路800包括输入信号控制电路820、比较器700、SAR逻辑电路840和控制电路860。
输入信号控制电路820被配置成基于模拟输入信号和从SAR逻辑电路840接收的ADJUST信号将输入信号CIN和提供至比较器700。SAR逻辑电路840被配置成从比较器700接收输出信号DOUT和/>并产生ADJUST信号以使输入信号控制电路820在一系列逐次逼近操作中调整CIN和/>直到SAR逻辑电路达到整体ADC结果例如代表模拟输入的8位数字输出(数据)值为止。
因此，比较器700可以等同于图4中的比较器180，输入信号控制电路820可以等同于图4中的DAC 190，并且SAR逻辑电路840可以等同于图4中的SAR单元200。
SAR逻辑电路840可操作以监测整个模拟至数字转换过程，例如符号错误率和/或达到ADC结果所花费的时间(例如，相对于时钟信号诸如前面提到的时钟信号CLK)或产生DOUT和输出信号即达到转换结束(EOC)状态的每个逐次逼近操作所花费的时间。基于此，SAR逻辑电路840产生指示信号INDICATOR，控制电路860使用该指示信号INDICATOR来调整CONTROL信号和Ibias的值。Ibias的值影响比较器700的性能，因此也影响整个ADC电路800的性能，因此通过控制Ibias的值，也可以控制性能。电路840和/或860可以以硬件和/或作为执行计算机程序的处理器来实现。
图12是体现本发明的集成电路900的示意图。集成电路900包括ADC电路800，其本身包括比较器700。应当理解，本文公开的电路可以描述为ADC。本发明的电路可以实现为集成电路，例如在IC芯片(诸如倒装芯片)上的集成电路。因此，集成电路900可以是IC芯片。本发明扩展到如上所述的集成电路和IC芯片、包括这样的IC芯片的电路板、以及包括这样的电路板的通信网络(例如，因特网光纤网络和无线网络)和这样的网络的网络设备。
在任何上述方面中，各种方法特征可以以硬件实现，或者作为在一个或更多个处理器上运行的软件模块实现。一个方面的特征可以应用于任何其他方面。本发明还提供了用于执行本文所述的任何方法的计算机程序或计算机程序产品、以及其上存储有用于执行本文所述的任何方法的程序的计算机可读介质。体现本发明的计算机程序可以存储在计算机可读介质上，或者其可以是例如信号的形式，例如从因特网网站提供的可下载数据信号，或者其可以是任何其他形式。
通常，本文公开的晶体管可以实现为MOSFET或FET(如图所示)或BJT。因此将理解本公开内容。
在所附权利要求的精神和范围内，根据上述公开内容，本发明可以以许多不同的方式来实现。

Claims (15)

1.一种用于比较器中用以在由时钟信号定义的一系列捕获操作中捕获第一比较器输入信号的幅值与第二比较器输入信号的幅值之间的差的比较器电路，包括：
偏置电流源，被配置成提供独立于所述时钟信号流动的偏置电流；
尾节点，被连接成接收所述偏置电流；
第一节点和第二节点，能够沿着相应的第一路径和第二路径导电地连接至所述尾节点；以及
开关电路，被配置成在每个捕获操作期间基于所述第一比较器输入信号和所述第二比较器输入信号来控制所述尾节点与所述第一节点之间以及所述尾节点与所述第二节点之间的连接，使得根据所述第一比较器输入信号的幅值与所述第二比较器输入信号的幅值之间的差将所述偏置电流在所述第一路径与所述第二路径之间进行划分，
其中：
所述开关电路包括第一晶体管和第二晶体管，所述第一晶体管的沟道形成所述第一路径的一部分，并且所述第二晶体管的沟道形成所述第二路径的一部分；
所述第一晶体管和所述第二晶体管的栅极端子或基极端子分别由所述第一比较器输入信号和所述第二比较器输入信号控制，使得所述尾节点与所述第一节点之间以及所述尾节点与所述第二节点之间的连接的导通由所述第一比较器输入信号的幅值和所述第二比较器输入信号的幅值控制；
所述开关电路还包括第三晶体管和第四晶体管，所述第三晶体管的沟道形成所述第一路径的一部分，并且所述第四晶体管的沟道形成所述第二路径的一部分；
所述第三晶体管和所述第四晶体管分别沿所述第一晶体管与所述第一节点之间以及所述第二晶体管与所述第二节点之间的相应路径设置；
所述第三晶体管和所述第四晶体管是非时钟控制晶体管，所述第三晶体管和所述第四晶体管的栅极端子或基极端子由也独立于所述时钟信号的栅极偏置信号或基极偏置信号控制；
所述比较器电路还包括：均具有缓冲器输入端子和缓冲器输出端子的第一增益级缓冲器和第二增益级缓冲器，其中：
所述缓冲器输入端子分别连接至所述第一节点和所述第二节点，以及
所述第一增益级缓冲器和所述第二增益级缓冲器能够操作成基于分别在它们各自的缓冲器输入端子处从相应的第一节点和第二节点接收的第一缓冲器输入信号和第二缓冲器输入信号，在它们各自的缓冲器输出端子处输出第一缓冲器输出信号和第二缓冲器输出信号；
所述比较器电路还包括第一可控电阻和第二可控电阻，其中：
所述第一可控电阻连接在所述第一节点与参考电压源之间，并且所述第二可控电阻连接在所述第二节点与参考电压源之间，以及
所述第一可控电阻和所述第二可控电阻被连接成分别由所述第一缓冲器输出信号和所述第二缓冲器输出信号控制，使得它们的电阻被所述第一缓冲器输出信号和所述第二缓冲器输出信号控制，以在每个捕获操作期间分别限制所述第一节点和所述第二节点处的电压电平变化。
2.根据权利要求1所述的比较器电路，其中：
所述偏置电流是非时钟控制、恒定或DC偏置电流；和/或
所述第三晶体管和所述第四晶体管的栅极偏置信号或基极偏置信号是非时钟控制、恒定或DC偏置信号。
3.根据权利要求1所述的比较器电路，其中，所述第三晶体管和所述第四晶体管的栅极偏置信号或所述基极偏置信号被配置成使所述第三晶体管和所述第四晶体管用作共源共栅晶体管。
4.根据权利要求1所述的比较器电路，其中，所述开关电路包括时钟控制的开关，所述时钟控制的开关能够操作成基于所述时钟信号在捕获操作之间将所述第一节点和所述第二节点连接至参考电压源，以便使这些节点处的电压电平达到预捕获状态。
5.根据权利要求4所述的比较器电路，其中，所述时钟控制的开关包括第五晶体管和第六晶体管，所述第五晶体管的沟道形成所述第一路径的一部分，并且所述第六晶体管的沟道形成所述第二路径的一部分，其中，所述第五晶体管连接在所述第一节点与所述参考电压源之间并且所述第六晶体管连接在所述第二节点与所述参考电压源之间。
6.根据权利要求4所述的比较器电路，包括连接在所述第一节点与参考电压源之间的第一电容和连接在所述第二节点与所述参考电压源之间的第二电容。
7.根据权利要求1所述的比较器电路，其中：
所述第一增益级缓冲器和所述第二增益级缓冲器是CMOS反相器；以及/或者
所述第一增益级缓冲器和所述第二增益级缓冲器是非时钟控制缓冲器。
8.根据权利要求1所述的比较器电路，其中，所述可控电阻均被实现为晶体管。
9.根据权利要求1、7或8所述的比较器电路，包括差分输入动态锁存电路或差分输入时钟控制锁存电路，所述锁存电路连接成分别从所述第一增益级缓冲器的缓冲器输出端子和所述第二增益级缓冲器的缓冲器输出端子或者分别从所述第一节点和所述第二节点接收其锁存输入信号，并且输出一个或更多个相应的输出信号作为比较结果输出信号。
10.根据权利要求9所述的比较器电路，其中，所述差分输入动态锁存电路或所述差分输入时钟控制锁存电路是strongARM锁存电路或缓冲的RS锁存电路。
11.根据权利要求1-8中任一项所述的比较器电路，其中：
所述比较器输入信号是电压模式信号并且所述幅值是电压电平；或者
所述比较器输入信号是电流模式信号并且所述幅值是电流值；或者
所述比较器输入信号是电荷模式信号并且所述幅值是电荷量；或者
所述比较器输入信号是模拟信号。
12.一种比较器，包括权利要求1-11中任一项所述的比较器电路。
13.一种比较结果相关电路，包括：
权利要求1至11中任一项所述的比较器电路；以及
控制电路，被配置成基于一个或更多个比较结果输出信号或者基于在所述第一节点和所述第二节点处生成的信号之一或两者来控制所述偏置电流源的偏置电流。
14.一种集成电路，其包括：权利要求1-11中任一项所述的比较器电路，或者权利要求12所述的比较器，或者权利要求13所述的比较结果相关电路。
15.根据权利要求14所述的集成电路，其中，所述集成电路是IC芯片。
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