JP3510306B2 - アナログデイジタル変換回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術（図８） 発明が解決しようとする課題 課題を解決するための手段（図３） 作用（図１及び図２） 実施例（図１〜図７） （１）ＡＤ変換回路の構成（図１〜図３） （１−１）全体構成（図１及び図２） （１−２）回路構成（図３） （２）ＡＤ変換回路の動作及び効果（図４〜図７） （２−１）通常動作モード時における動作（図４） （２−２）キヤリブレーシヨンモード時における動作
（図４〜図７） （３）他の実施例 発明の効果

【０００２】

【産業上の利用分野】本発明はアナログデイジタル変換
回路（以下ＡＤ（analog to digital）変換回路とい
う）に関し、特にアナログ信号を複数ステツプに分けて
デイジタル信号にＡＤ変換するものに適用して好適なも
のである。

【０００３】

【従来の技術】今日、直並列（サブレンジング）型ＡＤ
変換回路を始めとして直列型等、必要なビツト数を数段
階に分割して変換する方式のＡＤ変換回路が多数実用化
されている。中でも図８に示す構成のＡＤ変換回路１が
この種のＡＤ変換回路として広く知られている。このＡ
Ｄ変換回路１は、複数段の回路段のうち初段の変換回路
段２とこれに続く変換回路段３を表したものである。こ
のＡＤ変換回路１は初段の変換回路段２によつて上位側
複数ビツトを求めた後、次段の変換回路段３によつて下
位側複数ビツトを順に求めるものである。

【０００４】このため変換回路段２は一旦ＡＤ変換して
求めたデイジタル信号を再度ＤＡ変換してアナログ信号
に戻し、この再変換アナログ信号と入力アナログ信号と
の差分（誤差信号）を増幅した信号を次段の変換回路段
３に与えるようになされている。この具体的な変換動作
は次に示す通りである。まず変換回路段２はアナログ信
号ＳＧ１をサンプルホールド回路２Ａに入力し、そのサ
ンプルホールド出力ＳＧ２を数ビツト精度のＡＤ変換器
２Ｂによつてデイジタル信号ＳＧ３にＡＤ変換する。

【０００５】続いてデイジタルアナログ変換器（以下Ｄ
Ａ変換器という）２Ｃにおいてデイジタル信号ＳＧ３を
アナログ信号ＳＧ４に再変換し、減算増幅器２Ｄに出力
する。さらに減算増幅器２Ｄにおいてアナログ信号ＳＧ
４とサンプルホールド出力ＳＧ２との差電圧を求め、こ
の差電圧を増幅して次段の変換回路部３に与えるように
なされている。この変換回路部３の変換動作も変換回路
部２の変換動作と同じである。

【０００６】

【発明が解決しようとする課題】ところがこの変換方式
のＡＤ変換回路１の場合、変換処理が複数段に分割され
るために各変換回路段２及び３を構成するＤＡ変換器２
Ｂ、３Ｂや減算増幅器２Ｄ、３Ｄの他、比較器に発生す
るオフセツト誤差やゲイン誤差が精度を高める上で問題
となる。このため各回路として精度の高い回路を用いな
ければならない。また一段の高速化を図るには、回路の
セトリング特性が問題となるため各回路に大きなバイア
ス電流を供給して必要な時間内に動作を定常状態に落ち
つかせておく必要がある。このため消費電力が大きくな
る問題があつた。このように現状では高速かつ高精度な
ＡＤ変換回路を低消費電力化することは困難であつた。

【０００７】本発明は以上の点を考慮してなされたもの
で、従来に比して簡易な構成でありながら高速かつ高精
度でありながら低消費電力のＡＤ変換回路を実現しよう
とするものである。

【０００８】

【課題を解決するための手段】かかる課題を解決するた
め本発明においては、両端に印加されるフルスケール相
当の上位第１基準電圧ＶREF1及び上位第２基準電圧ＶRE
F2を、直列接続された複数の抵抗素子を介して等分する
ことにより上位第２基準電圧ＶREF2に対して１ＬＳＢ(L
east significant bit)分だけ高い電圧でなる上位第３
基準電圧ＶREF3を発生させる第１の基準抵抗列１５と、
フルスケール相当の上位第１基準電圧ＶREF1及び上位第
２基準電圧ＶREF2を、直列接続された複数の抵抗素子を
介して等分することにより複数種類の上位参照電圧レベ
ルを発生させる第２の基準抵抗列１２Ａと、複数種類の
上位参照電圧レベルと入力信号ＡINとをそれぞれ比較
し、その比較出力に応じた上位桁のデイジタル変換信号
Ｄ３〜Ｄ５を出力する複数の比較器でなる第１の比較器
列１２Ｂとを有する上位アナログデイジタル変換回路段
１２と、上位アナログデイジタル変換回路段１２におけ
る第１の比較器列１２Ｂから出力される上位桁のデイジ
タル変換信号Ｄ３〜Ｄ５と入力信号ＡINとの差分信号に
応じた電荷を蓄積する複数のキヤパシタンスからなる電
荷蓄積手段１４Ｃと、複数のキヤパシタンスの電極間に
印加される電圧を増幅する減算増幅器１４Ｄとを有する
デイジタルアナログ変換増幅回路１４と、デイジタルア
ナログ変換増幅回路１４から出力される電圧をサンプル
ホールドするサンプルホールド回路１６と、両端に印加
されるフルスケール相当の下位第１基準電圧ＶREFT及び
下位第２基準電圧ＶREFBを、直列接続された複数の抵抗
素子を介して等分することにより複数種類の下位参照電
圧レベルを発生させる第２の基準抵抗列１３Ａと、複数
種類の下位参照電圧レベルとサンプルホールド回路１６
から出力される電圧とをそれぞれ比較し、その比較出力
に応じた上位側冗長フラグ、下位桁のデイジタル変換信
号及び下位側冗長フラグを出力する複数の比較器でなる
第２の比較器列１３Ｂとを有する下位アナログデイジタ
ル変換回路段１３と、デイジタルアナログ変換増幅回路
１４の出力が最初のクロツクにおける前半周期及び後半
周期で上位第２基準電圧ＶREF2そのものとなるようにデ
イジタルアナログ変換増幅回路１４の減算増幅器１４Ｄ
を制御することによりオフセツト電圧を粗調整し、デイ
ジタルアナログ変換増幅回路１４の出力が次のクロツク
における前半周期及び後半周期で１ＬＳＢに相当する上
位第３基準電圧ＶREF3となるように下位アナログデイジ
タル変換回路段１３における下位第１基準電圧ＶREFT及
び下位第２基準電圧ＶREFBを制御することによりオフセ
ツト及びゲインを微調整する基準電圧補正回路部１７と
を設けるようにする。

【０００９】

【作用】デイジタルアナログ変換増幅回路１４の出力が
最初のクロツクにおける前半周期及び後半周期で上位第
２基準電圧ＶREF2そのものとなるようにデイジタルアナ
ログ変換増幅回路１４の減算増幅器１４Ｄを制御するこ
とによりオフセツト電圧を粗調整することができ、また
デイジタルアナログ変換増幅回路１４の出力が次のクロ
ツクにおける前半周期及び後半周期で１ＬＳＢに相当す
る上位第３基準電圧ＶREF3となるように下位アナログデ
イジタル変換回路段１３における下位第１基準電圧ＶRE
FT及び下位第２基準電圧ＶREFBを制御することによりオ
フセツト及びゲインを微調整することができる。

【００１０】

【実施例】以下図面について、本発明の一実施例を詳述
する。

【００１１】（１）ＡＤ変換回路の構成 （１−１）全体構成 本実施例において説明するＡＤ変換回路は、必要なビツ
ト数を２段階に分割して変換するものであり、分割処理
のために生じるゲイン誤差やオフセツト誤差による精度
の劣化を内部基準電圧を基準として補正するアナログ回
路を有することを特徴としている。このため本ＡＤ変換
回路には上位コンパレータと下位コンパレータとの間に
挿入された増幅回路と、直線性改善用の内部キヤリブレ
ーシヨン回路とが内蔵されている。

【００１２】この例で説明する増幅回路は上位コンパレ
ータから下位コンパレータに与えられる情報を約８倍に
増幅するもので、コンパレータにかかる負荷の低減と変
換精度の向上とを実現している。一般にこの増幅回路を
ＣＭＯＳ（complementary metal oxide semiconductor
）回路によつて構成すると、生産プロセスのバラツキ
による影響を受け易い。すなわち設計時には増幅回路か
ら出力される出力信号の振幅が下位コンパレータの振幅
レンジに丁度合うように設計しているにもかかわらず実
際の回路では希望通りの出力が得られないおそれがあ
る。

【００１３】例えば図１に示すように、増幅回路から出
力される出力信号の振幅が下位コンパレータの振幅レン
ジに対して大きすぎたり（図１におけるレンジＤＲ
１）、小さすぎたり（図１におけるレンジＤＲ２）、ま
たあるものは上にずれたり（図１におけるレンジＤＲ
３）、下にずれたりし易い（図１におけるレンジＤＲ
４）。この補正に用いられるのが内部キヤリブレーシヨ
ン回路である。

【００１４】この内部キヤリブレーシヨン回路は、上位
コンパレータの１ＬＳＢに相当する基準電位を発生させ
て下位コンパレータに与えることにより下位コンパレー
タによつて変換されたデータと期待値とを比較し、比較
結果に基づいて増幅回路に与えられる基準電圧のオフセ
ツト誤差や下位コンパレータの基準電圧を調整するもの
である。内部キヤリブレーシヨン回路はこの補正によつ
て増幅ばらつきや図２に示す段付きエラーを取り除くよ
うになされている。図３を用いてこれら増幅回路及び内
部キヤリブレーシヨン回路を内蔵するＡＤ変換回路の回
路構成を説明する。

【００１５】（１−２）回路構成 図３において、１１は全体としてキヤリブレーシヨン機
能を有するＡＤ変換回路の基本回路構成を示している。
この例の場合、ＡＤ変換回路１１は６ビツトを上位３ビ
ツトと下位３ビツトの２段階に分けて変換するものとし
て説明する。本ＡＤ変換回路１１は通常変換モードとキ
ヤリブレーシヨンモードの２種類の動作状態を有してい
る。

【００１６】通常変換モード時、ＡＤ変換回路１１は上
位コンパレータ１２及び下位コンパレータ１３を同時に
使用する。これにより６ビツト（Ｄ０〜Ｄ５）全てのＡ
Ｄ変換出力が得られる。これに対してキヤリブレーシヨ
ンモード時、ＡＤ変換回路１１は上位コンパレータ１２
のみをサンプルホールドされた入力信号Ａ_INのＡＤ変換
に使用し、下位コンパレータ１３をキヤリブレーシヨン
機能のために使用する。従つてキヤリブレーシヨンモー
ド時には上位３ビツト（Ｄ３〜Ｄ５）のみが得られる。

【００１７】以下、ＡＤ変換回路１１を構成する各回路
ブロツクについて順に説明する。上位コンパレータ１２
は基準電圧発生用の基準抵抗列１２Ａによつて８個（＝
２³ −１個）の参照電圧レベルを発生し、これを８個の
コンパレータ列１２Ｂに与る。ここで基準抵抗列１２Ａ
は同抵抗値を有する８個の抵抗素子の直列接続によつて
なり、両端に印加されるフルスケール電圧相当の基準電
圧Ｖ_REF1及びＶ_REF2をこれら抵抗素子によつて等分する
ことにより参照電圧レベルを発生している。因に基準電
圧Ｖ_REF1が基準電圧Ｖ_REF2に比して高電位側の電圧であ
る。

【００１８】コンパレータ列１２Ｂはこのように基準抵
抗列１２Ａによつて発生された参照電圧レベルをそれぞ
れ入力し、各コンパレータごとに入力信号Ａ_INと参照電
圧レベルとを比較する。微分／エンコード回路１２Ｃは
各コンパレータから入力される比較出力の論理値が反転
する境界レベルを判別し、判別結果に応じた符号値を得
る。この符号値が３ビツトのデイジタルデータＤ３〜Ｄ
５として出力される。

【００１９】上位コンパレータ１２の後段には通常変換
モードとキヤリブレーシヨンモードとの２つの動作モー
ドに応じて減算増幅動作を切り換えるＤＡ変換器／減算
増幅器１４が設けられている。ＤＡ変換器／減算増幅器
１４の入力段にはスイツチ群１４Ａが設けられている。
スイツチ群１４Ａは８個のスイツチＳ１でなり、各スイ
ツチＳ１は微分／エンコード回路１２Ｃの出力に基づい
て出力端から出力される電位（すなわち基準電圧Ｖ_REF1
又は基準電圧Ｖ_REF2）を切り換えるようになされてい
る。

【００２０】スイツチ群１４の出力は各動作モードに応
じて選択する入力端を切り換えるスイツチ群１４Ｂに与
えられる。スイツチ群１４Ｂは８個のスイツチＳ２０〜
Ｓ２７によつて構成されており、各スイツチＳ２０〜Ｓ
２７には３つの入力端子が設けられている。この３つの
入力端子には前段のスイツチ群１４Ａの出力、入力信号
Ａ_IN及び基準電圧Ｖ_REF3がそれぞれ入力されている。

【００２１】通常変換モード時、スイツチ群１４Ｂは入
力信号Ａ_INとスイツチ群１４Ａの出力とを交互に切り換
えるのに対し、キヤリブレーシヨンモード時、基準電圧
Ｖ_REF3とスイツチ群１４Ａの出力とを交互に切り換える
ようになされている。ここで基準電圧Ｖ_REF3はキヤリブ
レーシヨン時にＤＡ変換器／減算増幅器１４が基準電圧
として用いる電圧であり、基準電圧Ｖ_REF2に対して上位
コンパレータ１２の１ＬＳＢ分だけ高い電位（すなわち
Ｖ_REF2＋上位コンパレータ１２の１ＬＳＢ）に設定され
ている。

【００２２】この基準電圧Ｖ_REF3はＡＤ変換回路１１内
に内蔵された基準抵抗列１５によつて発生される電圧で
ある。ここで基準抵抗列１５は基準抵抗列１２Ａと同じ
く８個の抵抗素子の直列接続でなり、基準電圧Ｖ_REF2側
に接続された抵抗素子に基準電圧Ｖ_REF3を発生してい
る。従つてこの抵抗素子の抵抗値をトリミングによつて
調整すれば基準電圧Ｖ_REF3の電位を調整することができ
る。この基準電圧Ｖ_REF3の調整により、ＡＤ変換器１１
を構成する増幅器部分に生じた製造ばらつき等とは無関
係の（すなわち本質的に設計上の）オフセツト誤差を補
正できるようになされている。

【００２３】スイツチ群１４Ｂの出力端にはキヤパシタ
アレイ１４Ｃが接続されている。キヤパシタアレイ１４
Ｃは同じ大きさの容量値Ｃを有する８個のキヤパシタで
なり、上位コンパレータ１２から出力されたデイジタル
コードをデイジタルアナログ変換した信号、又はこの信
号と入力信号Ａ_INとの差分に相当する差分信号に応じた
大きさの電荷を蓄積するようになされている。

【００２４】増幅器１４Ｄはキヤパシタアレイ１４Ｃの
電極間に印加される電圧を増幅し、出力端から次段のサ
ンプルホールド回路１６へ出力するようになされてい
る。ここで増幅器１４Ｄを構成する演算増幅器の反転入
力端と出力端との間には増幅率を決定するキヤパシタ
（容量値２Ｃ）が接続されている。この実施例の場合、
増幅器１４Ｄの倍率は４倍（＝容量値８Ｃ／容量値２
Ｃ）である。因にキヤパシタ（容量値２Ｃ）に対しては
スイツチＳ３が並列に接続されており、このスイツチＳ
３の開閉動作によつてキヤパシタアレイ１４Ｃへの電荷
の蓄積動作と差分信号の増幅動作とを切り換えるように
なされている。

【００２５】増幅器１４Ｄから出力された電圧はサンプ
ルホールド回路１６に与えられ、サンプルホールドされ
る。このサンプルホールド回路１６の入力段にはスイツ
チＳ４が接続されており、ＤＡ変換器／減算増幅器１４
の出力を２倍に増幅して下位コンパレータ１３に出力す
るようになされている。因に演算増幅器の出力端と基準
電圧Ｖ_REF2との間に接続される２つの抵抗の抵抗値はそ
れぞれ同じ値に設定されている。

【００２６】下位コンパレータ１３も上位コンパレータ
１２と同様、基準電圧発生用の基準抵抗列１３Ａ、コン
パレータ列１３Ｂ及び微分／エンコーダ回路１３Ｃによ
つて構成されている。下位コンパレータ１３は基準抵抗
列１３Ａに発生された参照電圧とサンプルホールド回路
１６から入力された電圧とをコンパレータ列１３Ｂにお
いて比較し、比較結果に応じた出力データを微分／エン
コーダ回路１３Ｃから出力する。この例では下位コンパ
レータ１３の出力データを〔上位側冗長フラグ、下位側
冗長フラグ、下位コンパレータ３ビツト出力〕の計５ビ
ツトとする。

【００２７】ただし基準抵抗列１３Ａは同抵抗値を有す
る１７個の抵抗素子の直列接続によつてなり、両端に印
加されるフルスケール電圧を等分した電圧を各抵抗素子
の接続中点に発生するようになされている。このうち８
個（＝２³ −１個）の電圧が参照電圧レベルであり、そ
の上下４個（計８個）の電圧が冗長電圧レベルである。
この冗長電圧レベルは２つの役割を持つている。

【００２８】１つ目の役割はキヤリブレーシヨンモード
時に生じた理想状態からのずれを定量的に知ることがで
きるようにすることである。発生したずれの程度を検出
することにより適切な校正動作が可能となる。２つ目の
役割は通常変換モードとキヤリブレーシヨンモードとの
間に生じたわずかなオフセツトを冗長コンパレータによ
つて吸収することである。下位コンパレータ１３が変換
するアナログ信号の電圧範囲は、理想的には上位コンパ
レータ１２の１ＬＳＢに相当する電圧範囲内に含まれる
ものであるがオフセツトが重畳すると精度が保証できな
くなる。そこで冗長フラグが検出された場合には上位変
換データを＋１又は−１とする。これによりＡＤ変換特
性の直線性を維持するようになされている。

【００２９】これら下位コンパレータ１３Ｃからの出力
（デイジタルデータＤ０〜Ｄ２及び制御フラグ）に基づ
いて増幅器１４Ｄや下位コンパレータ１３に生じたゲイ
ン誤差やオフセツト誤差を補正して正常にＡＤ変換動作
できるように補正するのがキヤリブレーシヨン論理回路
１７である。キヤリブレーシヨン論理回路１７は下位コ
ンパレータ１３の出力から得られた検出結果に基づいて
動作し、増幅器１４Ｄの非反転入力端に与えられる電圧
や下位コンパレータ１３の基準抵抗列１３Ａのフルレン
ジを与える電位の設定値を補正するようになされてい
る。

【００３０】これら各設定値を電圧に変換して出力する
のがＤＡ変換回路１８である。ここでＤＡ変換器１８Ａ
は増幅器１４Ｄの非反転入力端電位を調整することによ
りオフセツトを粗調整するようになされている。またＤ
Ａ変換器１８Ｂ及び１８Ｃは下位コンパレータ１３の基
準抵抗列１３Ａに与えられる上位側及び下位側の基準電
圧Ｖ_REFT及びＶ_REFBを調整することによりオフセツト及
びゲインを微調整できるようになされている。

【００３１】また出力演算回路１９は上位コンパレータ
１２から得られたデイジタル出力Ｄ３〜Ｄ５と下位コン
パレータ１３から得られたデイジタル出力Ｄ０〜Ｄ２と
を合成することにより６ビツトのデイジタルデータを
得、これをＡＤ変換出力データとして出力するようにな
されている。また出力演算回路１９は下位コンパレータ
１３に内蔵される冗長コンパレータ１３Ａの出力に基づ
いて上位ビツトのデータ値を補正する機能を有してい
る。

【００３２】（２）ＡＤ変換回路の動作及び効果 （２−１）通常動作モード時における動作 続いてＡＤ変換回路１１による変換動作を各動作モード
に分けて説明する。通常変換モード時、ＡＤ変換回路１
１は入力信号Ａ_INがサンプルホールドされる度に、新た
にサンプルホールドされた入力信号Ａ_INを上位コンパレ
ータ１２に与えてＡＤ変換し、まず上位３ビツトＤ３〜
Ｄ５のデイジタルデータを求める。次にＤＡ変換器／減
算増幅器１４が上位コンパレータ１２から出力されたデ
イジタル出力を再びアナログ信号にＤＡ変換し、その信
号と入力信号Ａ_INとの差分信号をサンプルホールド回路
１６に出力する。

【００３３】このＤＡ変換器／減算増幅器１４による一
連の変換動作は、スイツチＳ３、Ｓ２０〜Ｓ２７を図４
に示すタイミングで開閉動作することにより得られる。
まずクロツク信号が立ち上がる期間では、スイツチ群１
４Ｂを構成する全てのスイツチＳ２０〜Ｓ２７のスイツ
チが入力信号Ａ_INが入力されている端子側に切り換えら
れ、入力信号Ａ_INに応じた大きさの電荷が各スイツチＳ
２０〜Ｓ２７の出力端に接続された８個のキヤパシタ
（容量値８Ｃ）に蓄積されることになる。

【００３４】続くクロツク信号が立ち下がる期間では、
スイツチＳ２０〜Ｓ２７のスイツチがスイツチ群１４Ａ
を構成する各スイツチＳ１の出力が入力される端子側に
切り換えられ、上位コンパレータ１２の出力を再びＤＡ
変換した信号と入力信号Ａ_INとの差分に応じた大きさの
電荷が８個のキヤパシタ（容量値８Ｃ）に蓄積される。
これと共に増幅器１４Ｄに設けられているスイツチＳ３
のスイツチが開側に切り換えられ、増幅器１４Ｄの反転
入力端に接続されている８個のキヤパシタに印加されて
いる差電圧を４倍に増幅した差分信号を出力端より次段
のサンプルホールド回路１６に出力する。

【００３５】サンプルホールド回路１６はこの差分信号
をさらに２倍して下位コンパレータ１３に与え、入力レ
ンジに一致するように増幅する。下位コンパレータ１３
はこのように増幅された差分信号を下位３ビツトＤ０〜
Ｄ２のデイジタルデータに変換する。出力演算回路１９
はこのように上位及び下位コンパレータ１２及び１３に
おいて得られた各３ビツトのデイジタルデータを合成
し、６ビツトのＡＤ変換出力データとして出力する。因
に上位変換データにオフセツトが生じている場合には、
出力演算回路１９は下位コンパレータ１３の冗長コンパ
レータ出力に基づいて上位変換データを＋１又は−１
し、直線性を維持する。

【００３６】（２−２）キヤリブレーシヨンモード時に
おける動作 必要な精度（ビツト数）を実施例のように上位コンパレ
ータ１２と下位コンパレータ１３を用いて２段階に変換
する場合、上位コンパレータ１２にとつての１ＬＳＢの
中に下位コンパレータ１３のデータが入り込むことにな
るが、減算増幅器や下位コンパレータがゲイン誤差やオ
フセツト誤差を持つていると、上位変換データと下位変
換データとの間にずれが生じ、正常なＡＤ変換を行なう
ことができなくなる。このように誤差を生じる回路部分
の基準電圧を補正し、ゲイン誤差やオセフツト電圧がな
くなるように動作するのがキヤリブレーシヨン論理回路
１７である。

【００３７】キヤリブレーシヨン論理回路１７は、キヤ
リブレーシヨンパルスＣＡＬの立ち上がりを検出して動
作を開始し、ＡＤ変換器１１の基準電圧に基づいて各誤
差や電圧を校正する。そのためキヤリブレーシヨン論理
回路１７は２クロツク周期を要する。キヤリブレーシヨ
ン論理回路１７はこの２クロツク周期の間に２つの動作
を実行することにより各誤差や電圧を校正するのであ
る。まず１つ目の動作は、ＤＡ変換器／減算増幅器１４
の出力が基準電圧Ｖ_REF2そのものとなるように調整する
動作である。因にＤＡ変換器／減算増幅器１４は基準電
圧Ｖ_REF3（すなわち基準電圧Ｖ_REF2＋上位コンパレータ
１２の１ＬＳＢ）を基準に動作している。

【００３８】このときキヤリブレーシヨン論理回路１７
は、まず図４に示すように、最初のクロツク周期におけ
る前半周期（すなわちクロツク信号の立ち上がり期間）
において、スイツチ群１４Ｂを構成する全てのスイツチ
Ｓ２０〜Ｓ２７のスイツチを上位ビツトの１ＬＳＢに相
当する基準電圧Ｖ_REF3が与えられる端子側に切り換え
る。これによりキヤパシタアレイ１４Ｃに基準電圧Ｖ
_REF2に対して上位ビツトの１ＬＳＢ分だけ高い電圧に相
当する電荷を蓄積させる。

【００３９】続く後半周期（すなわちクロツク信号の立
ち下がり期間）では、スイツチ群１４Ｂを構成する８個
のスイツチＳ２０〜Ｓ２７のスイツチをスイツチ群１４
Ａからの出力が入力される端子側に切り換える。これに
より８個のスイツチＳ２０〜Ｓ２７のうち１つのスイツ
チＳ２７にだけ基準電圧ＶREF1を与え、他のスイツチＳ
２０〜Ｓ２６には基準電圧ＶREF2を与える。これにより
減算増幅器１４Ｄからは基準電圧ＶREF2そのものが差分
信号、すなわち次式

【数３】 として得られる。

【００４０】キヤリブレーシヨン論理回路１７はこの差
分信号に応じた下位コンパレータ１３の出力データが目
標値（「０００００」と「０１１１１」との中間値）と
一致するか否か判定し、目標値と異なる場合には下位コ
ンパレータ１３の出力データが目標値になるように制御
データを設定し、ＤＡ変換器１８Ａ、１８Ｂ、１８Ｃに
与える。

【００４１】例えば「０００００」と「０１１１１」の
中間値を得るには以下のようにすれば良い。現在の下位
コンパレータ１３の出力データが「０００００」である
とすると、その値は目標値より大きいので出力データを
下げる必要がある。そのためには下位コンパレータ１３
の基準電圧を高くしてやれば良い。その結果出力データ
が「０１１１１」になれば再び基準電圧を低くする。こ
のときＤＡコンバータの分解能がＡＤコンバータの１／
２ＬＳＢより小さければ直線性は保証される。

【００４２】次の動作は、ＤＡ変換器／減算増幅器１４
の出力が上位コンパレータ１２の１ＬＳＢに相当する電
圧となるように調整する動作である。このとき２つ目の
クロツク周期における前半周期（すなわちクロツク信号
の立ち上がり期間）において、スイツチ群１４Ｂを構成
する全てのスイツチＳ２０〜Ｓ２７のスイツチを上位ビ
ツトの１ＬＳＢに相当する基準電圧Ｖ_REF3が与えられる
端子側に切り換える。これによりキヤパシタアレイ１４
Ｃに基準電圧Ｖ_REF2に対して上位ビツトの１ＬＳＢ分だ
け高い電圧に相当する電荷を蓄積させる。

【００４３】続く後半周期（すなわちクロツク信号の立
ち下がり期間）では、スイツチ群１４Ｂを構成する８個
のスイツチＳ２０〜Ｓ２７のスイツチをスイツチ群１４
Ａからの出力が入力される端子側に切り換える。これに
より８個のスイツチＳ２０〜Ｓ２７の全てに基準電圧Ｖ
REF2を与える。これにより減算増幅器１４Ｄからは上位
ビツトの１ＬＳＢに相当する電圧の差分信号、すなわち
次式

【数４】 が出力として得られる。

【００４４】キヤリブレーシヨン論理回路１７は前クロ
ツク周期の場合と同じく、この差分信号に応じた下位コ
ンパレータ１３の出力データが目標値（「００１１１」
と「１００００」との中間値）と一致するか否か判定
し、目標値と異なる場合には下位コンパレータの出力デ
ータが目標値となるようにＤＡ変換器１８Ａ、１８Ｂ、
１８Ｃに与える制御データを調整する。

【００４５】因にＤＡ変換器１８Ａの出力電圧によつて
減算増幅器１４Ｄの基準電圧を調整すればオフセツト電
圧を粗調整することができ、またＤＡ変換器１８Ｂ及び
１８Ｃの出力電圧によつて下位コンパレータ１３を構成
する基準抵抗列１３Ａの基準電圧をそれぞれ調整すれば
オフセツト電圧及びゲインをそれぞれ微調整することが
できる。すなわち基準抵抗列１３Ａの両端にかかる電圧
の大きさによつてゲインを調整することができ、また基
準抵抗列１３Ａの両端にかかる電圧が同じ場合であつて
も基準電位の上位側又は下位側にスライドすればオフセ
ツト電圧を調整することができる。この結果、通常変換
モード時におけるＡＤ変換精度を保証することができ
る。

【００４６】続いて図５及び図６に、下位コンパレータ
１３の入力電圧と出力コードとの関係を示す。図５にお
いて、実線は基準電圧が理想的に与えられている場合に
おける入出力関係を表しており、破線は基準抵抗列１３
Ａの上側の基準電圧が高い場合における入出力関係を表
している。また一点鎖線は基準抵抗列１３Ａの上側の基
準電圧が低い場合における入出力関係を表している。従
つて上側の基準電圧が低く、下側の基準電圧が高い場合
には図６のような直線性となる。従つてＡＤ変換回路１
１の直線性を保証するためには基準電圧の誤差は±１／
２ＬＳＢ未満でなければならない。

【００４７】ところでキヤリブレーシヨンモードを備え
るＡＤ変換回路１１では一般的に通常使用時を含む電源
投入時にキヤリブレーシヨンモードを設け、通常動作が
開始される前にオフセツト電圧や増幅率を調整し終えれ
ば良いが、映像信号を入力信号としてＡＤ変換回路１１
に与える場合には、映像区間でない区間（例えば水平帰
線期間Ｈ_SYNCや垂直帰線期間Ｖ_SYNC）にキヤリブレーシ
ヨンモードを設ければ良い。このようにすれば変換動作
が常に正確な変換動作を期待することができる。

【００４８】このときキヤリブレーシヨン論理回路１７
は図７に示すタイミングチヤートに従つて動作させれば
良い。すなわちキヤリブレーシヨンパルスが１クロツク
パルス以上立ち下がつてから立ち上がつた後、数クロツ
ク後にキヤリブレーシヨンモードを使用する。このとき
下位コンパレータ１３はキヤリブレーシヨンモードに占
有されることになるが上位コンパレータ１２はそのまま
ＡＤ変換に使用できるためこの期間についても３ビツト
のＡＤ変換回路として使用することができる。

【００４９】以上の構成によれば、充分なセトリング特
性が不要となるため、高速化のためのバイアス電流を最
小限に抑えらることができる。従つて消費電力を大幅に
減少させることができる。また高精度な演算を行なう必
要がないため回路構成を簡単にすることができる。さら
にばらつきに対する許容度を高めることができる。

【００５０】（３）他の実施例 なお上述の実施例においては、変換動作を上位ビツトと
下位ビツトの２段階に分ける２ステツプ方式のＡＤ変換
回路について述べたが、本発明はこれに限らず、多段回
路構成でなり、かつ格段間に減算回路を有する直列型Ａ
Ｄ変換回路や直並列ＡＤ変換回路に広く適用し得る。

【００５１】また上述の実施例においては、６ビツトの
分解能をもつＡＤ変換回路について述べたが、本発明は
これに限らず、これ以上の分解能（例えば１０ビツト）
をもつＡＤ変換回路にも、またこれ以下の分解能をもつ
ＡＤ変換回路に広く適用し得る。

【００５２】さらに上述の実施例においては、減算増幅
器１４Ｄ及びサンプルホールド回路１６による倍率を８
倍とする場合について述べたが、本発明はこれに限ら
ず、倍率は他の値でも良い。

【００５３】

【発明の効果】上述のように本発明によれば、デイジタ
ルアナログ変換増幅回路の出力が最初のクロツクにおけ
る前半周期及び後半周期で上位第２基準電圧そのものと
なるようにデイジタルアナログ変換増幅回路の減算増幅
器を制御することによりオフセツト電圧を粗調整するこ
とができ、またデイジタルアナログ変換増幅回路の出力
が次のクロツクにおける前半周期及び後半周期で１ＬＳ
Ｂに相当する上位第３基準電圧となるように下位アナロ
グデイジタル変換回路段における下位第１基準電圧及び
下位第２基準電圧を制御することによりオフセツト及び
ゲインを微調整することができ、かくして２クロツク周
期でオフセツト電圧の粗調整及びオフセツト及びゲイン
の微調整を実行し得、簡易な構成でありながら高精度か
つばらつきに対する許容度の高いアナログデイジタル変
換回路を実現することができる。

【図面の簡単な説明】

【図１】本発明によるアナログデイジタル変換回路が有
するキヤリブレーシヨン機能の説明に供する略線図であ
る。

【図２】キヤリブレーシヨン機能による直線性の改善の
説明に供する略線図である。

【図３】本発明によるアナログデイジタル変換回路の一
実施例を示すブロツク図である。

【図４】キヤリブレーシヨンモード時におけるスイツチ
の切り換え状態と通常変換モード時におけるスイツチの
切り換え状態を示すタイミングチヤートである。

【図５】下位コンパレータにおける入出力関係を示す特
性曲線図である。

【図６】下位コンパレータにおける入出力関係を示す特
性曲線図である。

【図７】映像信号をアナログデイジタル変換する場合の
キヤリブレーシヨンモード使用区間を示す略線図であ
る。

【図８】多段階変換型アナログデイジタル変換回路の基
本構成を示す略線図である。

【符号の説明】

１１……アナログデイジタル変換回路、１２……上位コ
ンパレータ、１３……下位コンパレータ、１４……デイ
ジタルアナログ変換器／減算増幅器、１５……基準抵抗
列、１６……サンプルホールド回路、１７……キヤリブ
レーシヨン論理回路、１８……デイジタルアナログ変換
回路、１９……出力演算回路。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−252034（ＪＰ，Ａ) 特開 昭51−117862（ＪＰ，Ａ) 特開 平２−125530（ＪＰ，Ａ) 実開 昭56−132841（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 1/00 - 1/88

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】両端に印加されるフルスケール相当の上位
   第１基準電圧及び上位第２基準電圧を、直列接続された
   複数の抵抗素子を介して等分することにより上記上位第
   ２基準電圧に対して１ＬＳＢ(Least significant bit)
   分だけ高い電圧でなる上位第３基準電圧を発生させる第
   １の基準抵抗列と、上記フルスケール相当の上位第１基
   準電圧及び上位第２基準電圧を、直列接続された複数の
   抵抗素子を介して等分することにより複数種類の上位参
   照電圧レベルを発生させる第２の基準抵抗列と、上記複
   数種類の上位参照電圧レベルと入力信号とをそれぞれ比
   較し、その比較出力に応じた上位桁のデイジタル変換信
   号を出力する複数の比較器でなる第１の比較器列とを有
   する上位アナログデイジタル変換回路段と、 上記上位アナログデイジタル変換回路段における上記第
   １の比較器列から出力される上記上位桁のデイジタル変
   換信号と上記入力信号との差分信号に応じた電荷を蓄積
   する複数のキヤパシタンスからなる電荷蓄積手段と、上
   記複数のキヤパシタンスの電極間に印加される電圧を増
   幅する減算増幅器とを有するデイジタルアナログ変換増
   幅回路と、 上記デイジタルアナログ変換増幅回路から出力される電
   圧をサンプルホールドするサンプルホールド回路と、 両端に印加されるフルスケール相当の下位第１基準電圧
   及び下位第２基準電圧を、直列接続された複数の抵抗素
   子を介して等分することにより複数種類の下位参照電圧
   レベルを発生させる第２の基準抵抗列と、上記複数種類
   の下位参照電圧レベルと上記サンプルホールド回路から
   出力される電圧とをそれぞれ比較し、その比較出力に応
   じた下位桁のデイジタル変換信号を出力する複数の比較
   器でなる第２の比較器列とを有する下位アナログデイジ
   タル変換回路段と、 上記デイジタルアナログ変換増幅回路の出力が最初のク
   ロツクにおける前半周期及び後半周期で上記上位第２基
   準電圧そのものとなるように上記デイジタルアナログ変
   換増幅回路の上記減算増幅器を制御することによりオフ
   セツト電圧を粗調整し、 上記デイジタルアナログ変換増幅回路の出力が次のクロ
   ツクにおける前半周期 及び後半周期で上記１ＬＳＢに相
   当する上位第３基準電圧となるように上記下位アナログ
   デイジタル変換回路段における上記下位第１基準電圧及
   び下位第２基準電圧を制御することによりオフセツト及
   びゲインを微調整する 基準電圧補正回路部とを具えるこ
   とを特徴とするアナログデイジタル変換回路。
2. 【請求項２】上記基準電圧補正回路部は、 上記デイジタルアナログ変換増幅回路の出力が最初のク
   ロツクにおける前半周期及び後半周期で上記上位第２基
   準電圧そのものとなるように、次式 【数１】 によつて第１差分信号を生成し、当該第１差分信号に応
   じた上記下位アナログデイジタル変換回路段の出力であ
   る上位側冗長フラグ、上記下位桁のデイジタル変換信号
   及び下位側冗長フラグが所定の目標値となるように第１
   制御データを設定し、当該第１制御データに応じて上記
   デイジタルアナログ変換増幅回路の上記減算増幅器を制
   御し、 上記デイジタルアナログ変換増幅回路の出力が次のクロ
   ツクにおける前半周期及び後半周期で上記１ＬＳＢに相
   当する上位第３基準電圧となるように、次式 【数２】 によつて第２差分信号を生成し、当該第２差分信号に応
   じた上記下位アナログデ イジタル変換回路段の出力であ
   る上記上位側冗長フラグ、上記下位桁のデイジタル変換
   信号及び上記下位側冗長フラグが所定の目標値となるよ
   うに第２制御データを設定し、当該第２制御データに応
   じて上記下位アナログデイジタル変換回路段の上記下位
   第１基準電圧及び下位第２基準電圧を制御することを特
   徴とする請求項１に記載のアナログデイジタル変換回
   路。
3. 【請求項３】上記入力アナログ信号が複合映像信号であ
   る場合、上記基準電圧補正回路部は上記複合映像信号の
   帰線期間に起動し、減算増幅回路及び又は当該減算増幅
   回路の次段に設けられた上記下位アナログデイジタル変
   換回路段の基準電圧を補正することを特徴とする請求項
   １に記載のアナログデイジタル変換回路。