JPH01320825A - 補正型ａ／ｄ変換装置 - Google Patents
補正型ａ／ｄ変換装置Info
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- JPH01320825A JPH01320825A JP15550788A JP15550788A JPH01320825A JP H01320825 A JPH01320825 A JP H01320825A JP 15550788 A JP15550788 A JP 15550788A JP 15550788 A JP15550788 A JP 15550788A JP H01320825 A JPH01320825 A JP H01320825A
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- 238000006243 chemical reaction Methods 0.000 claims description 12
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- BDEDPKFUFGCVCJ-UHFFFAOYSA-N 3,6-dihydroxy-8,8-dimethyl-1-oxo-3,4,7,9-tetrahydrocyclopenta[h]isochromene-5-carbaldehyde Chemical compound O=C1OC(O)CC(C(C=O)=C2O)=C1C1=C2CC(C)(C)C1 BDEDPKFUFGCVCJ-UHFFFAOYSA-N 0.000 description 1
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Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は補正型Ａ／Ｄ変換装置に関する。
従来、Ａ／Ｄ変換装置はその精度を保証するために、あ
らかしめ誤差を測定してメモリに蓄えておき、これを基
にして補正を行うタイプのＡ／Ｄ変換装置が知られてい
る。
らかしめ誤差を測定してメモリに蓄えておき、これを基
にして補正を行うタイプのＡ／Ｄ変換装置が知られてい
る。
第３図は従来の一例を説明するための直並列型Ａ／Ｄ変
換装置のブロック図である。
換装置のブロック図である。
第３図に示すように、かかる直並列型のＡ／Ｄ変換装置
は入力１に与えられるアナログ信号をます主Ａ／Ｄ変換
器２で荒＜Ａ／Ｄ変換し、その出力に応じてＤ／Ａ変換
器３によりＤ／Ａ変換したアナログ値を入力１のアナロ
グ信号から滅する演算を演算回路４て行い、その演算出
力を副Ａ／Ｄ変換器５で再度Ａ／Ｄ変換する。また、主
Ａ／Ｄ変換器２の出力から上位ビット側の出力が得られ
、副Ａ／Ｄ変換器５の出力から下位ビット側の出力が得
られるので、これをディジタルの演算器７で合成し、出
力端子８からディジタル信号を出力する。
は入力１に与えられるアナログ信号をます主Ａ／Ｄ変換
器２で荒＜Ａ／Ｄ変換し、その出力に応じてＤ／Ａ変換
器３によりＤ／Ａ変換したアナログ値を入力１のアナロ
グ信号から滅する演算を演算回路４て行い、その演算出
力を副Ａ／Ｄ変換器５で再度Ａ／Ｄ変換する。また、主
Ａ／Ｄ変換器２の出力から上位ビット側の出力が得られ
、副Ａ／Ｄ変換器５の出力から下位ビット側の出力が得
られるので、これをディジタルの演算器７で合成し、出
力端子８からディジタル信号を出力する。
かかるＡ／Ｄ変換装置の精度が所定値に満たない場合に
は、あらかじめ各位についての誤差を測定してＥＰＲＯ
Ｍ６に書き込んでおき、演算器７によってこのＥＰＲＯ
Ｍ値を減することにより誤差を補正する手法が考えられ
る。この場合、精度の必要な上位ビット側のみについて
補正を行うたけでも十分効果があるので、ＥＰＲＯＭ６
の入力は主Ａ／Ｄ変換器２の出力としている。
は、あらかじめ各位についての誤差を測定してＥＰＲＯ
Ｍ６に書き込んでおき、演算器７によってこのＥＰＲＯ
Ｍ値を減することにより誤差を補正する手法が考えられ
る。この場合、精度の必要な上位ビット側のみについて
補正を行うたけでも十分効果があるので、ＥＰＲＯＭ６
の入力は主Ａ／Ｄ変換器２の出力としている。
第４図は従来の他の例を説明するための直並列型Ａ／Ｄ
変換装置のブロック図である。
変換装置のブロック図である。
第４図に示すように、入力アナログ信号］は主Ａ／Ｄ変
換器２でまず荒＜Ａ／Ｄ変換され、第３図と同様、その
出力を再びＤ／Ａ変換器３でアナログ信号に変換し、そ
の出力と入力］がアナログ演算器４′で減算され、それ
を副Ａ／Ｄ変換器５で再度Ａ／Ｄ変換する。主Ａ／Ｄ変
換器２から上位ビット側出力が、また副Ａ／Ｄ変換器５
から下位ビット側出力が得られるので、これらを合成し
て出力端子８にディジタル信号として出力する。
換器２でまず荒＜Ａ／Ｄ変換され、第３図と同様、その
出力を再びＤ／Ａ変換器３でアナログ信号に変換し、そ
の出力と入力］がアナログ演算器４′で減算され、それ
を副Ａ／Ｄ変換器５で再度Ａ／Ｄ変換する。主Ａ／Ｄ変
換器２から上位ビット側出力が、また副Ａ／Ｄ変換器５
から下位ビット側出力が得られるので、これらを合成し
て出力端子８にディジタル信号として出力する。
このようなＡ／Ｄ変換装置の精度が所定値に満たない場
合には、あらかじめ各位について測定を行ない、誤差の
補正値をＥＥＰＲＯＭ６’に書きこでおき、主Ａ／Ｄ変
換器２の値に応して誤差の補正値をＭＳＢやＬＳＢで重
みづけされた補正用Ｄ／Ａ変換器１０′でアナログ値に
し、演算回路４′で加算することにより、この出力での
誤差を補正する方法が考えられる。
合には、あらかじめ各位について測定を行ない、誤差の
補正値をＥＥＰＲＯＭ６’に書きこでおき、主Ａ／Ｄ変
換器２の値に応して誤差の補正値をＭＳＢやＬＳＢで重
みづけされた補正用Ｄ／Ａ変換器１０′でアナログ値に
し、演算回路４′で加算することにより、この出力での
誤差を補正する方法が考えられる。
上述したＡ／Ｄ変換装置においては、ＥＰＲＯＭやＥＥ
ＰＲＯＭあるいはヒユーズＲＯＭ等に蓄えられているデ
ジタルデータか長時間にわたると変化してしまう可能性
か他のハードウェアに比べて高いという欠点かある。
ＰＲＯＭあるいはヒユーズＲＯＭ等に蓄えられているデ
ジタルデータか長時間にわたると変化してしまう可能性
か他のハードウェアに比べて高いという欠点かある。
例えば、ＥＰＲＯＭやＥＥＰＲＯＭの場合、データを表
わすものはフローティングゲートに蓄えられた電荷であ
り、これはリークや光による励起、熱による励起等で放
電あるいは充電されてしまうことがある。また、ヒユー
ズＲＯＭ等では静電気等によって破壊されることにより
データが変化することがある。
わすものはフローティングゲートに蓄えられた電荷であ
り、これはリークや光による励起、熱による励起等で放
電あるいは充電されてしまうことがある。また、ヒユー
ズＲＯＭ等では静電気等によって破壊されることにより
データが変化することがある。
すなわち、このようなデータの変化があった場合、第３
図においては補正すべきデータがすれてしまうため、出
力８の値がすれてしまうことになる。今、ＥＰＲＯＭ６
の値のうちＭＳＢか変化してしまった場合を考えると、
演算器７の出力は大きく変化してしまうという欠点があ
る。
図においては補正すべきデータがすれてしまうため、出
力８の値がすれてしまうことになる。今、ＥＰＲＯＭ６
の値のうちＭＳＢか変化してしまった場合を考えると、
演算器７の出力は大きく変化してしまうという欠点があ
る。
また、第４図においても、ＥＥＰＲＯＭ６’のデータが
変化すると、通常それがバイナリ−コードであるなめ、
特にそれがＭＳＢであると大きな誤差を演算回路４′に
生じてしまうという欠点がある。
変化すると、通常それがバイナリ−コードであるなめ、
特にそれがＭＳＢであると大きな誤差を演算回路４′に
生じてしまうという欠点がある。
本発明の補正型Ａ／Ｄ変換装置は、自ら有する誤差に関
する値を記憶するメモリと、前記メモリの値と入力デー
タに関する値を演算する演算器と、前記メモリに蓄える
データをＭＳＨの重みを低減したコード体系とする手段
とを有して構成される。
する値を記憶するメモリと、前記メモリの値と入力デー
タに関する値を演算する演算器と、前記メモリに蓄える
データをＭＳＨの重みを低減したコード体系とする手段
とを有して構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の第一の実施例を説明するための補正型
Ａ／Ｄ変換器のブロック図である。
Ａ／Ｄ変換器のブロック図である。
第１図に示すように、本実施例は信号入力端子１に入力
されるアナログ信号を主Ａ／Ｄ変換器２で荒＜Ａ／Ｄ変
換し、その出力に応してＤ／Ａ変換器３によりＤ／Ａ変
換したアナログ値を入力１のアナログ信号から減する演
算を演算回路４て行い、その演算出力を副Ａ／Ｄ変換器
５て再度Ａ／Ｄ変換する。また、演算器７による上位ヒ
ツトと下位ピッ１〜の合成も第３図と同様である。
されるアナログ信号を主Ａ／Ｄ変換器２で荒＜Ａ／Ｄ変
換し、その出力に応してＤ／Ａ変換器３によりＤ／Ａ変
換したアナログ値を入力１のアナログ信号から減する演
算を演算回路４て行い、その演算出力を副Ａ／Ｄ変換器
５て再度Ａ／Ｄ変換する。また、演算器７による上位ヒ
ツトと下位ピッ１〜の合成も第３図と同様である。
本実施例においては、メモリ（ＥＰＲＯＭ）６にグレー
コードで誤差に関する値をあらかしめ書きこんでおくの
で、主Ａ／Ｄ変換器２の出力に応じて選ばれたメモリ６
の内容をコード変換器ってグレー・バイナリ−コードに
変換し、演算器７により誤差の補正を行う。このクレー
コードは近い値のビットパターンが類似しているコード
であるから、例えばＭＳＢが変化してもその示す値の変
化はわずかであり、コード変化器９の出力変化も小さく
することがてきる。すなわち、メモリ６の長期間にわた
る経時変化に対してもアナログ値の変化の少ないＤ／Ａ
変換か得られ、補正を正確に行えるＡ／Ｄ変換装置が得
られる。
コードで誤差に関する値をあらかしめ書きこんでおくの
で、主Ａ／Ｄ変換器２の出力に応じて選ばれたメモリ６
の内容をコード変換器ってグレー・バイナリ−コードに
変換し、演算器７により誤差の補正を行う。このクレー
コードは近い値のビットパターンが類似しているコード
であるから、例えばＭＳＢが変化してもその示す値の変
化はわずかであり、コード変化器９の出力変化も小さく
することがてきる。すなわち、メモリ６の長期間にわた
る経時変化に対してもアナログ値の変化の少ないＤ／Ａ
変換か得られ、補正を正確に行えるＡ／Ｄ変換装置が得
られる。
なお、メモリ６に書きこむコートは必ずしもグレーコー
ドである必要はなく、他のコートてもＭＳＢの変化より
小さか変化でずむコードてあれば何てもよい。
ドである必要はなく、他のコートてもＭＳＢの変化より
小さか変化でずむコードてあれば何てもよい。
第２図は本発明の第二の実施例を説明するための補正型
Ａ／Ｄ変換装置のブロック図である。
Ａ／Ｄ変換装置のブロック図である。
第２図に示すように、本実施例は第４図に示す従来のＡ
／Ｄ変換装置を改良するものであり、特にＤ／Ａ変換器
１０は単位定電流源方式で構成されでおり、且つすべて
の定電流源はひとしい大きさをもっている。メモリ（Ｅ
ＥＰＲ，ＯＭ＞６’からの入力デジタル値に応して必要
個数の定電流源をＯＮさせることにより、アナログ出力
電流を得て、演算回路４′に補正のためのアナログ電流
を供給する。この供給された電流の電流電圧変換は演算
回路４′で行うが、かかる各電流源を０Ｎ１０ＦＦさせ
るスイッチは直接ＥＥＰＲＯＭ６′のデータで駆動して
いるので、例えば４ビット分のＥＥＰＲＯＭ６’の出力
の場合は２４−１−１５本必要になる。
／Ｄ変換装置を改良するものであり、特にＤ／Ａ変換器
１０は単位定電流源方式で構成されでおり、且つすべて
の定電流源はひとしい大きさをもっている。メモリ（Ｅ
ＥＰＲ，ＯＭ＞６’からの入力デジタル値に応して必要
個数の定電流源をＯＮさせることにより、アナログ出力
電流を得て、演算回路４′に補正のためのアナログ電流
を供給する。この供給された電流の電流電圧変換は演算
回路４′で行うが、かかる各電流源を０Ｎ１０ＦＦさせ
るスイッチは直接ＥＥＰＲＯＭ６′のデータで駆動して
いるので、例えば４ビット分のＥＥＰＲＯＭ６’の出力
の場合は２４−１−１５本必要になる。
ここで、仮にメモリ６′の１個が長期間の間に変化して
しまっても、それはわすかに電流源１個分、すなわちＩ
Ｌ Ｓ Ｂ分のすれにしかならない。
しまっても、それはわすかに電流源１個分、すなわちＩ
Ｌ Ｓ Ｂ分のすれにしかならない。
すなわち、メモリ６′に対する信頼度がきわめて高くな
る。また、本実施例てはコード変換器も必要なくなる。
る。また、本実施例てはコード変換器も必要なくなる。
なお、（補正用）Ｄ／Ａ変換器１０の上位側何ビットか
を上記の構成にし、影響の少ない下位側は通常のバイナ
リ−タイプにするたけてもよく、このようにすればハー
ドウェアの増加は少くてすむ。
を上記の構成にし、影響の少ない下位側は通常のバイナ
リ−タイプにするたけてもよく、このようにすればハー
ドウェアの増加は少くてすむ。
以上説明したように、本発明の補正型Ａ／Ｄ変換器はメ
モリのＭＳＢの重みを滅したコード体系を用いることに
より、メモリの誤動作によるアナログ量の変化を最小に
おさえることができるので、信頼性の高いＡ／Ｄ変換を
実現できるという効果がある。
モリのＭＳＢの重みを滅したコード体系を用いることに
より、メモリの誤動作によるアナログ量の変化を最小に
おさえることができるので、信頼性の高いＡ／Ｄ変換を
実現できるという効果がある。
第１図は本発明の第一の実施例を説明するためのＡ／Ｄ
変換器のブロック図、第２図は本発明の第二の実施例を
説明するための補正型Ａ／Ｄ変換器のブロック図、第３
図および第４図はそれぞれ従来のＡ／Ｄ変換器に補正回
路を加えたブロック図である。 １・・入力端子、２・・・主Ａ／Ｄ変換器、３・・・Ｄ
／Ａ変換器、４，４′・・演算回路（アナログ）、５・
・副Ａ／Ｄ変換器、６．６′・・・メモリ、７・・・演
算器（デジタル）、８・・・出力端子、９・・・コード
変換器、１０．１０′・・・補正用Ｄ／Ａコンバータ。
変換器のブロック図、第２図は本発明の第二の実施例を
説明するための補正型Ａ／Ｄ変換器のブロック図、第３
図および第４図はそれぞれ従来のＡ／Ｄ変換器に補正回
路を加えたブロック図である。 １・・入力端子、２・・・主Ａ／Ｄ変換器、３・・・Ｄ
／Ａ変換器、４，４′・・演算回路（アナログ）、５・
・副Ａ／Ｄ変換器、６．６′・・・メモリ、７・・・演
算器（デジタル）、８・・・出力端子、９・・・コード
変換器、１０．１０′・・・補正用Ｄ／Ａコンバータ。
Claims (1)
- 自ら有する誤差に関する値を記憶するメモリと、前記
メモリの値と入力データに関する値を演算する演算器と
、前記メモリに蓄えるデータをＭＳＢの重みを低減した
コード体系とする手段とを有することを特徴とする補正
型Ａ／Ｄ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15550788A JPH01320825A (ja) | 1988-06-22 | 1988-06-22 | 補正型ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15550788A JPH01320825A (ja) | 1988-06-22 | 1988-06-22 | 補正型ａ／ｄ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01320825A true JPH01320825A (ja) | 1989-12-26 |
Family
ID=15607559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15550788A Pending JPH01320825A (ja) | 1988-06-22 | 1988-06-22 | 補正型ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01320825A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0583134A (ja) * | 1990-06-04 | 1993-04-02 | General Electric Co <Ge> | デイジタル誤差補正サブレンジング・アナログ−デイジタル変換器 |
-
1988
- 1988-06-22 JP JP15550788A patent/JPH01320825A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0583134A (ja) * | 1990-06-04 | 1993-04-02 | General Electric Co <Ge> | デイジタル誤差補正サブレンジング・アナログ−デイジタル変換器 |
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