JP2008177651A - バンドパスδς変調器により構成されたa/d変換器を含む半導体集積回路 - Google Patents
バンドパスδς変調器により構成されたa/d変換器を含む半導体集積回路 Download PDFInfo
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Abstract
【解決手段】アナログ入力信号Vinをディジタル出力信号Voutに変換するA/D変換器は、バンドパスΔΣ変調器により構成される。バンドパスΔΣ変調器は、所定の周波数f0でバンドパス特性を示して他の周波数で減衰特性を示す共振器92、94と、量子化器95と、ローカルD/A変換器96とを含む。アナログ入力信号とローカルD/A変換器96のローカルアナログ信号との差の信号が共振器92、94に供給される。A/D変換器は、量子化器95の入力にアナログ入力信号を供給するための加算器Addを更に含む。また、量子化器95のスパイクノイズによる共振器92の入力への影響を低減する信号伝達回路103、104、101が、加算器Addの入力と共振器92の入力との間に接続される。
【選択図】図5
Description
複数段の方式のスーパーヘテロダイン受信機は、受動素子数が多く、集積化に好適ではない。
一段の方式であるダイレクトダウンコンバージョン受信機では、RF受信信号は直交RF変調器によりDC成分に直接コンバージョンされる。スーパーヘテロダイン受信機と比較すると、ダイレクトダウンコンバージョン受信機は集積レベルが高いと言う利点が有る。
ダイレクトダウンコンバージョンと類似の低IF受信機では、RF受信信号は直交RFダウンコンバージョンによりDC周波数ではなく数百KHzの中間周波数にダウンコンバージョンされる。イメージ除去フィルタは集積化が可能であり、ダイレクトダウンコンバージョンの利点は保たれているが、イメージ除去のために高性能のA/D変換器が必要となる。A/D変換の後、A/D変換器からのディジタル信号はディジタルフィルタリングの前にディジタル的にDC成分にダウンコンバージョンされる。
下記の非特許文献1に記載されているように、ディジタルIF受信機ではRF受信信号はRF変調器により第1中間周波数にファーストダウンコンバージョンされる。第1中間周波数信号は、狭帯域高周波信号の高解像度A/D変換を行うバンドパスΔΣ変調器によりディジタル信号にA/D変換される。ディジタル信号処理によれば、異なった機能はソフトウェアによりインプリメントされるので、ディジタルIF受信機はフレキシブルである。さらに、直交ミキシングやチャネル選択用フィルタリングをディジタル領域で行うため、微細化の恩恵を受け、かつフレキシブルである。バンドパスΔΣ変調器は、狭帯域高周波信号の高解像度アナログ・ディジタル(A/D)変換を行うので、直接IFディジタイゼーションのための強力な候補である。
ナイキスト周波数よりも遥かに高いサンプリング周波数が使用されるオーバーサンプリングレシオを使用するΔΣ変調器では、量子化雑音スペクトラムがフィードバックループによりシェービングされる。従って、伝統的なナイキストレシオA/D変換器と比較すると、オーバーサンプリング型ΔΣ変調器はアナログ回路の非理想特性に対して非感応となる。ループフィルタを積分器としたローパス(LP)ΔΣ変調器では、量子化雑音はDC周波数で大きく低減される。
図1は、本発明に先立って本発明者等により開発されたAM/FMラジオを構成するディジタルIF受信機を示す回路図である。同図に示すようにディジタルIF受信機は、RFアナログフロントエンドRF_AFEとディジタル信号処理大規模集積回路LSIとにより構成されている。
図2は、図1のAM/FMラジオを構成するディジタルIF受信機のバンドパスΔΣ変調器により構成されたA/D変換器9を示す図である。AGCアンプ8の出力のアナログ入力信号Vinは共振器92の一方の入力端子に供給され、共振器92の他方の入力端子にはD/A変換器99の出力信号が供給される。共振器92は、加算器921と2個の遅延回路922、923とにより構成されている。加算器921の一方の入力端子には入力信号Vinが供給され、加算器921の他方の入力端子には遅延回路923の出力信号が−1倍された後に供給される。また、加算器921の更に他方の入力端子には、D/A変換器99の出力信号が−1倍された後に供給される。遅延回路922の出力からの共振器92の出力信号は共振器94の一方の入力端子に供給され、共振器94の他方の入力端子にはD/A変換器96の出力信号が供給される。共振器94は、加算器941と2個の遅延回路942、943とにより構成されている。加算器941の一方の入力端子には共振器92の出力信号が供給され、加算器941の他方の入力端子には遅延回路943の出力信号が−1倍された後に供給される。加算器941の更に他方の入力端子には、D/A変換器96の出力信号が2倍された後に供給される。遅延回路942の出力からの共振器94の出力信号は量子化器95の入力に供給され、量子化器95の出力からディジタル出力信号Voutが生成される。ディジタル出力信号Voutは、アナログ入力信号Vinのレベルに対応するディジタル出力信号となる。量子化器95の他のディジタル出力信号は、遅延回路97を介してローカルD/A変換器96および遅延回路98に伝達される。遅延回路98の出力信号はローカルD/A変換器99によりアナログ帰還信号に逆変換される。ローカルD/A変換器96、99からのアナログ帰還信号は、共振器92,94の帰還入力に帰還される。共振器92の2個の遅延回路922、923と、共振器94の2個の遅延回路942、943と、遅延回路97、98とは、それぞれサンプリング周波数fsのサンプリング信号に応答して入力信号の遅延を行う。
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
次に、実施の形態について更に詳述する。以下、本発明を実施するための最良の形態を図面に基づいて詳細に説明する。なお、発明を実施するための最良の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
図1は、本発明の1つの実施の形態によるAM/FMラジオを構成するディジタルIF受信機を示す回路図である。同図に示すようにディジタルIF受信機は、RFアナログフロントエンドRF_AFEとディジタル信号処理大規模集積回路LSIとにより構成されている。
本発明の他の1つの実施の形態としてディジタルIF受信機は、マルチモード・マルチバンドの携帯電話を構成するものである。この場合には、GSM850、GSM900、DCS1800、PCS1900、WCDMAのマルチモード・マルチバンドの異なる周波数のRF受信信号は、携帯電話の図1のRFアナログフロントエンドRF_AFEは共通の周波数の第1中間周波数信号(例えば、60MHz)にファーストダウンコンバージョンにより周波数変換される。これを可能とするように、RFローカル信号発振器としての電圧制御発振器4は、複数の周波数帯域のRFローカル信号を生成する。GSM850のRF受信周波数は869〜894MHzであり、GSM900のRF受信周波数は925〜960MHzである。DCS1800のRF受信周波数は1805〜1880MHzであり、PCS1900のRF受信周波数は1930〜1990MHzであり、WCDMAのRF受信周波数は2110〜2170MHzである。尚、GSMはGlobal System for Mobile Communicationの略であり、DCSはDigital Cellular Systemの略である。また、PCSはPersonal Communication Systemの略であり、WCDAMはWideband Code Division Multiple Accessの略である。RFローカル信号発振器としての電圧制御発振器4は、電圧制御発振回路と分周回路とを含む。いずれの場合も、電圧制御発振回路は高周波数帯域で発振して、GSM850とGSM900の低RF受信周波数信号を受信する場合に、分周回路は電圧制御発振回路の発振出力信号を分周して分周ローカル信号を受信ミキサ5の他方の入力に供給する。このようにして、GSM850、GSM900、DCS1800、PCS1900、WCDMAの異なる周波数のRF受信信号は、60MHzの共通の周波数の第1中間周波数信号にファーストダウンコンバージョンにより周波数変換されることができる。この第1中間周波数信号は、バンドパスΔΣ変調器により構成されたA/D変換器9によりディジタル信号にA/D変換されることができる。A/D変換器9のディジタル出力信号はLSIのディジタルシグナルプロセッサ(DSP)10に供給されることにより、ソフトウェア処理復調によってベースバンド復調信号が生成される。
図5は、図1の本発明の1つの実施の形態によるAM/FMラジオを構成するディジタルIF受信機のバンドパスΔΣ変調器により構成されたA/D変換器9を示す図である。図5のA/D変換器9は、前記非特許文献6と前記非特許文献7とに記載されたクオドラチャーバンドパス(BP)ΔΣ変調器とは異なる非クオドラチャー型のバンドパスΔΣ変調器(BPΔΣMod)により構成され、単一のアナログ入力信号(Vin)を単一のディジタル出力信号(Vout)に変換する。単一のアナログ入力信号と単一のディジタル出力信号とは、前記非特許文献7に記載のような互いに独立のリアルパートとイマジナリーパートとの複素直交アナログ入力信号と複素直交ディジタル出力信号とを排除するものである。しかし、単一のアナログ入力信号と単一のディジタル出力信号とは、互いに異存関係の非反転単一入力信号と反転単一入力信号もしくは非反転単一出力信号と反転単一出力信号とを、排除するのではなく、包含するものである。
一方、サンプリング周波数fsのサンプリング信号Φsによるサンプリング時に量子化器95に発生する高レベルのスパイクノイズが加算器AddとダイレクトフィードフォワードパスFfdとを介して共振器92に入力される場合がある。図10は、図5、図8、図9のバンドパスΔΣ変調器により構成されたA/D変換器9の量子化器95の構成を示す回路図である。同図に示すように、量子化器95は、入力信号Vを供給する入力スイッチIn_SW1と、基準電圧Vrefを供給する基準スイッチIn_SW2と、サンプリング容量Cinと、オペアンプopampと、フィードバックスイッチFD_SWとからなる電圧比較器を含む。入力スイッチIn_SW1を駆動するサンプリング信号Φsのスパイクノイズ信号成分は、入力スイッチIn_SW1を介して量子化器95の入力から加算器AddとダイレクトフィードフォワードパスFfdとを介して、共振器92に入力される。すると、バンドパスΔΣ変調器により構成されたA/D変換器のS/N比を劣化することが、本発明者等の検討により明らかとされた。
上記の実施の形態では、サンプリング信号Φsのサンプリング周波数fsは、アナログ入力信号Vinの最高周波数fin(Max)の4倍の周波数に設定されている。しかし、この場合には図5のA/D変換器9の内部回路の歪により生じるサンプリング信号Φsの高調波歪による影響により、奇数次高調波の折り返しによりS/N比が劣化する。この問題を回避するため、サンプリング信号Φsのサンプリング周波数fsをアナログ入力信号Vinの最高周波数fin(Max)の4倍から誤差を持つようにする。例えば、アナログ入力信号Vinの中心周波数10.7MHzであると、サンプリング信号Φsのサンプリング周波数fsは37MHzに設定される。
ループフィルタを積分器としたローパス(LP)ΔΣ変調器と比較すると、ループフィルタを積分器でなく共振器としたバンドパス(BP)ΔΣ変調器では、アナログ入力信号の周波数と共振器のサンプリング信号のサンプリング周波数とが高くなる。通常では周波数の増大により、バンドパス(BP)ΔΣ変調器で構成されるA/D変換器の消費電力も増大する。
図8は、図1のAM/FMラジオを構成するディジタルIF受信機のための本発明の他の1つの実施の形態によるバンドパスΔΣ変調器により構成されたA/D変換器9を示す図である。
図8の遅延回路930の追加によるオーバーヘッドが大きく問題となる場合もある。遅延回路をオペアンプを用いて構成すると、消費電力の著しく増大し、オペアンプを用いない構成を用いたしても、占有面積の大きなサンプリング容量を別系統必要とし、面積増大が問題となる。
1 RFバンドパスフィルタ
2 ローノイズアンプ
3 バンドパスフィルタ
4 RFローカル信号発振器としての電圧制御発振器
5 受信ミキサ
6 中間周波数アンプ
7 中間周波数バンドパスフィルタ
8 AGCアンプ
9 A/D変換器
10 DSP
92 共振器
921 加算器
922 遅延回路
923 遅延回路
924 遅延回路
925 帰還回路
926 積分回路
927 積分回路
928 遅延回路
929 遅延回路
930 遅延回路
94 共振器
941 加算器
942 遅延回路
943 遅延回路
944 遅延回路
945 帰還回路
946 積分回路
947 積分回路
95 量子化器
96 ローカルD/A変換器
97 遅延回路
98 遅延回路
99 ローカルD/A変換器
991 増幅回路
100 遅延回路
103 ローパスフィルタ
104 ローパスフィルタ
101 ボルテージフォロワ
Add 加算器
Ffd ダイレクトフィードフォワードパス
Claims (28)
- 非クオドラチャー型のバンドパスΔΣ変調器により構成され、アナログ入力信号をディジタル出力信号に変換するA/D変換器を含み、
前記バンドパスΔΣ変調器は、前記アナログ入力信号に応答して所定の周波数でバンドパス特性を示して前記所定の周波数と異なる他の周波数で減衰特性を示す共振器と、
前記共振器の出力信号が供給される量子化器と、
前記量子化器の出力信号が供給されるローカルD/A変換器とを含み、
前記バンドパスΔΣ変調器は、前記アナログ入力信号と前記ローカルD/A変換器の出力のローカルアナログ信号との差の信号を生成して前記共振器に供給して、
前記バンドパスΔΣ変調器は、前記量子化器の入力に前記アナログ入力信号を供給するための加算器を更に含む半導体集積回路。 - 前記共振器と、前記量子化器と、前記ローカルD/A変換器とは所定の周波数のサンプリング信号に応答して動作して、前記サンプリング信号の前記所定の周波数は前記アナログ入力信号の最高周波数の4倍から誤差を持つように設定されている請求項1に記載の半導体集積回路。
- 前記共振器は、前記共振器の入力と出力との間に直列に接続された複数の遅延回路もしくは複数の積分回路と、前記共振器の前記出力と前記入力との間に接続された帰還回路とを含む請求項2に記載の半導体集積回路。
- 前記共振器の前記複数の遅延回路の少なくとも1つの遅延回路は2つのサンプリング容量と、前記サンプリング信号の前記所定の周波数の半分の逆位相のサンプリングスイッチ信号で制御される2系統のスイッチとを含むダブルサンプリングアーキテクチャーにより構成されている請求項1に記載の半導体集積回路。
- 前記非クオドラチャー型のバンドパスΔΣ変調器は、単一のアナログ入力信号を単一のディジタル出力信号に変換する請求項1に記載の半導体集積回路。
- バンドパスΔΣ変調器により構成され、アナログ入力信号をディジタル出力信号に変換するA/D変換器を含み、
前記バンドパスΔΣ変調器は、前記アナログ入力信号に応答して所定の周波数でバンドパス特性を示して前記所定の周波数と異なる他の周波数で減衰特性を示す共振器と、
前記共振器の出力信号が供給される量子化器と、
前記量子化器の出力信号が供給されるローカルD/A変換器とを含み、
前記バンドパスΔΣ変調器は、前記アナログ入力信号と前記ローカルD/A変換器の出力のローカルアナログ信号との差の信号を生成して前記共振器に供給して、
前記バンドパスΔΣ変調器は、前記量子化器の入力に前記アナログ入力信号を供給するための加算器を更に含み、
前記アナログ入力信号を前記加算器の入力に供給する一方、前記量子化器のスパイクノイズによる前記共振器の前記入力への影響を低減する信号伝達回路を前記加算器の前記入力と前記共振器の前記入力との間に更に含む半導体集積回路。 - 前記信号伝達回路はローパスフィルタとボルテージフォロワーと信号遅延回路のいずれかで構成されている請求項6に記載の半導体集積回路。
- 前記加算器の前記入力と前記共振器の前記入力におけるサンプリングタイミングを決定するクロック信号に遅延回路を設けたことを特徴とする請求項6記載の半導体集積回路。
- 前記共振器と、前記量子化器と、前記ローカルD/A変換器とは所定の周波数のサンプリング信号に応答して動作して、前記サンプリング信号の前記所定の周波数は前記アナログ入力信号の最高周波数の4倍から誤差を持つように設定されている請求項6に記載の半導体集積回路。
- 前記共振器は、前記共振器の入力と出力との間に直列に接続された複数の遅延回路もしくは積分回路と、前記共振器の前記出力と前記入力との間に接続された帰還回路とを含む請求項6に記載の半導体集積回路。
- 前記共振器の前記複数の遅延回路もしくは前記複数の積分回路の少なくとも1つの遅延回路もしくは1つの積分回路は2つのサンプリング容量と、前記サンプリング信号の前記所定の周波数の半分の逆位相のサンプリングスイッチ信号で制御される2系統のスイッチとを含むダブルサンプリングアーキテクチャーにより構成されている請求項6に記載の半導体集積回路。
- RFアナログフロントエンドと、A/D変換器と、ディジタル信号処理ユニットとを半導体チップ内部に含み、
前記RFアナログフロントエンドは、ローノイズアンプと、RFローカル信号発振器と、受信ミキサとを含み、
前記A/D変換器は、アナログ入力信号をディジタル出力信号に変換する非クオドラチャー型のバンドパスΔΣ変調器により構成され、
前記ローノイズアンプはアンテナで受信されたRF受信信号を増幅して、前記ローノイズアンプのRF増幅信号は前記受信ミキサの一方の入力に供給され、前記RFローカル信号発振器からのRFローカル信号は前記受信ミキサの他方の入力に供給され、前記受信ミキサでは前記RF増幅出力信号と前記RFローカル信号とのミキシングが行われ、前記受信ミキサの出力からファーストダウンコンバージョンにより第1中間周波数信号が生成され、
前記第1中間周波数信号が前記バンドパスΔΣ変調器により構成された前記A/D変換器に供給されることにより、前記A/D変換器では前記第1中間周波数のアナログ信号からディジタル信号へのA/D変換が実行され、
前記バンドパスΔΣ変調器は、前記アナログ入力信号に応答して所定の周波数でバンドパス特性を示して前記所定の周波数と異なる他の周波数で減衰特性を示す共振器と、
前記共振器の出力信号が供給される量子化器と、
前記量子化器の出力信号が供給されるローカルD/A変換器とを含み、
前記バンドパスΔΣ変調器は、前記アナログ入力信号と前記ローカルD/A変換器の出力のローカルアナログ信号との差の信号を生成して前記共振器に供給して、
前記バンドパスΔΣ変調器は、前記量子化器の入力に前記アナログ入力信号を供給するための加算器を更に含む半導体集積回路。 - 複数の周波数帯域を持つ複数のRF増幅信号は前記受信ミキサでの前記ファーストダウンコンバージョンにより共通の周波数の前記第1中間周波数信号に周波数変換される請求項12に記載の半導体集積回路。
- 前記複数のRF増幅信号はFMラジオのRF受信信号とAMラジオのRF受信信号とである請求項13に記載の半導体集積回路。
- 前記複数のRF増幅信号は、GSM850、GSM900、DCS1800、PCS1900、WCDMAのRF受信信号の少なくともいずれか2つのRF受信信号である請求項13に記載の半導体集積回路。
- 前記共振器と、前記量子化器と、前記ローカルD/A変換器とは所定の周波数のサンプリング信号に応答して動作して、前記サンプリング信号の前記所定の周波数は前記アナログ入力信号の最高周波数の4倍から誤差を持つように設定されている請求項12に記載の半導体集積回路。
- 前記共振器は、前記共振器の入力と出力との間に直列に接続された複数の遅延回路もしくは複数の積分回路と、前記共振器の前記出力と前記入力との間に接続された帰還回路とを含む請求項16に記載の半導体集積回路。
- 前記共振器の前記複数の遅延回路もしくは前記複数の積分回路の少なくとも1つの遅延回路もしくは1つの積分回路は2つのサンプリング容量と、前記サンプリング信号の前記所定の周波数の半分の逆位相のサンプリングスイッチ信号で制御される2系統のスイッチとを含むダブルサンプリングアーキテクチャーにより構成されている請求項12に記載の半導体集積回路。
- 前記非クオドラチャー型のバンドパスΔΣ変調器は、単一のアナログ入力信号である前記アナログ入力信号を単一のディジタル出力信号である前記ディジタル出力信号に変換する請求項12に記載の半導体集積回路。
- RFアナログフロントエンドと、A/D変換器と、ディジタル信号処理ユニットとを半導体チップ内部に含み、
前記RFアナログフロントエンドは、ローノイズアンプと、RFローカル信号発振器と、受信ミキサとを含み、
前記A/D変換器は、アナログ入力信号をディジタル出力信号に変換するバンドパスΔΣ変調器により構成され、
前記ローノイズアンプはアンテナで受信されたRF受信信号を増幅して、前記ローノイズアンプのRF増幅信号は前記受信ミキサの一方の入力に供給され、前記RFローカル信号発振器からのRFローカル信号は前記受信ミキサの他方の入力に供給され、前記受信ミキサでは前記RF増幅出力信号と前記RFローカル信号とのミキシングが行われ、前記受信ミキサの出力からファーストダウンコンバージョンにより第1中間周波数信号が生成され、
前記第1中間周波数信号が前記バンドパスΔΣ変調器により構成された前記A/D変換器に供給されることにより、前記A/D変換器では前記第1中間周波数のアナログ信号からディジタル信号へのA/D変換が実行され、
前記バンドパスΔΣ変調器は、前記アナログ入力信号に応答して所定の周波数でバンドパス特性を示して前記所定の周波数と異なる他の周波数で減衰特性を示す共振器と、
前記共振器の出力信号が供給される量子化器と、
前記量子化器の出力信号が供給されるローカルD/A変換器とを含み、
前記バンドパスΔΣ変調器は、前記アナログ入力信号と前記ローカルD/A変換器の出力のローカルアナログ信号との差の信号を生成して前記共振器に供給して、
前記バンドパスΔΣ変調器は、前記量子化器の入力に前記アナログ入力信号を供給するための加算器を更に含み、
前記アナログ入力信号を前記加算器の入力に供給する一方、前記量子化器のスパイクノイズによる前記共振器の前記入力への影響を低減する信号伝達回路を前記加算器の前記入力と前記共振器の前記入力との間に更に含む半導体集積回路。 - 複数の周波数帯域を持つ複数のRF増幅信号は前記受信ミキサでの前記ファーストダウンコンバージョンにより共通の周波数の前記第1中間周波数信号に周波数変換される請求項20に記載の半導体集積回路。
- 前記複数のRF増幅信号はFMラジオのRF受信信号とAMラジオのRF受信信号とである請求項21に記載の半導体集積回路。
- 前記複数のRF増幅信号は、GSM850、GSM900、DCS1800、PCS1900、WCDMAのRF受信信号の少なくともいずれか2つのRF受信信号である請求項21に記載の半導体集積回路。
- 前記信号伝達回路はローパスフィルタとボルテージフォロワーと信号遅延回路のいずれかで構成されている請求項20に記載の半導体集積回路。
- 前記加算器の前記入力と前記共振器の前記入力におけるサンプリングタイミングを決定するクロック信号に遅延回路を設けたことを特徴とする請求項20記載の半導体集積回路。
- 前記共振器と、前記量子化器と、前記ローカルD/A変換器とは所定の周波数のサンプリング信号に応答して動作して、前記サンプリング信号の前記所定の周波数は前記アナログ入力信号の最高周波数の4倍から誤差を持つように設定されている請求項20に記載の半導体集積回路。
- 前記共振器は、前記共振器の入力と出力との間に直列に接続された複数の遅延回路もしくは積分回路と、前記共振器の前記出力と前記入力との間に接続された帰還回路とを含む請求項26に記載の半導体集積回路。
- 前記共振器の前記複数の遅延回路の少なくとも1つの遅延回路は2つのサンプリング容量と、前記サンプリング信号の前記所定の周波数の半分の逆位相のサンプリングスイッチ信号で制御される2系統のスイッチとを含むダブルサンプリングアーキテクチャーにより構成されている請求項20に記載の半導体集積回路。
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