JP4789878B2 - デルタシグマ変調器及びデルタシグマad変換器 - Google Patents
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Description
ステップ1:クロックφ1Eの立ち上がりでラッチングコンパレータ4Aの出力信号が確定し、それがラッチされる。この出力信号を受けて1ビットDA変換器1がアナログ信号を出力する。
ステップ2:クロックφ1の立ち上がりによりスイッチS 3 、S9が閉じる。
ステップ3:クロックφ1Dの立ち上がり(クロック*φ1Dの立ち下がり)により、
スイッチS1、S5、S7が閉じる。すると、第1の積分器2(第1段目)において、キャパシタCSに差動入力電圧Vip,Vinと1ビットDA変換器1の出力信号の中点電圧に応じた電圧が充電される。また、第2の積分器3(第2段目)において、キャパシタCS1,CS2に第1の積分器2(第1段目)の出力電圧Volp,Volnと中点電圧に応じた電圧が充電される。尚、キャパシタCS1,CS2の容量値は同一とする。
ステップ4:クロックφ1Eが立ち下がり、次の立ち上がりに備える。ラッチングコンパレータ4Aの出力はラッチされているので、1ビットDA変換器1の出力は変化しない。
ステップ5:クロックφ1の立ち下がりによりスイッチS 3 、S9が開く。
ステップ6:クロックφ1Dの立ち下がり(クロック*φ1Dの立ち上がり)により、
スイッチS1、S5、S7が開く。すると、第1の積分器2(第1段目)において、キャパシタCSに保持された電荷が保持される。また、第2の積分器3(第2段目)において、キャパシタCS1,CS2に保持された電荷が保持される。
ステップ7:クロックφ2の立ち上がりにより、スイッチS4、S10が閉じる。
ステップ8:クロックφ2Dの立ち上がり(クロック*φ2Dの立ち下がり)により、スイッチS2、S6、S8が閉じる。すると、第1の積分器2(第1段目)において、キャパシタCSに保持された電荷がキャパシタC1に転送される。また、第2の積分器3(第2段目)において、キャパシタCS1,CS2に保持された電荷がキャパシタC1に転送される。このとき、キャパシタCS1,CS2は同一容量値なので中点電圧に対応する電荷は相殺され、第1の積分器2(第1段目)の出力電圧V olp ,V oln と1ビットDA変換器1の出力に対応する電荷だけが第2の積分器3(第2段目)のキャパシタC1に転送される。
ステップ9:クロックφ2の立ち下がりにより、スイッチS4、S10が開く。
ステップ10:クロックφ2Dの立ち下がり(クロック*φ2Dの立ち上がり)により、スイッチS2、S6、S8が開く。そして、ステップ10の実行後は、ステップ1に戻り、繰り返す。
リングオシレータ10は、3つの遅延回路11A,11B,11Cをループに接続して構成される。遅延回路11A,11B,11Cは同じ回路構成を有しており、図4に示すように、差動アンプ111と、カレントミラー型の出力回路112で構成されている。
遅延回路11Aと遅延回路11Cの関係も同様に接続することで、3段のリングオシレータを得ることができる。
2A 第1のスイッチ回路 2B 第1のオペアンプ
3 第2の積分器 3A 第2のスイッチ回路
3B 第2のオペアンプ 4 量子化器
5 クロック発生回路 6 デジタルフィルタ
10 リングオシレータ
11A,11B,11C 遅延回路
12A,12B,12C バッファ
20 電流発生回路 21 電流源
22 電流トランジスタ 30 クロック作成回路
31,32 ロジック回路 33,34,35 遅延回路
36A〜36E バッファ回路
51 レベル変換器 52 遅延回路
111 差動アンプ 112 出力回路
Claims (4)
- 入力信号と1ビットDA変換器の出力との和を積分するスイッチ回路を備えた積分器と、この積分器の出力を量子化して1ビットのデジタル信号を出力する量子化器と、を備え、前記1ビットDA変換器は前記量子化器から出力される前記デジタル信号をアナログ信号に変換して出力し、前記量子化器から出力を得るデルタシグマ変調器において、
複数の第1の差動アンプを接続してなるリングオシレータと、複数の第1の差動アンプからそれぞれ発生される位相の異なったクロックをそれぞれ遅延する、複数の第2の差動アンプとを備えたクロック発生回路を設け、
複数の第2の差動アンプから出力される複数のクロックを用いて前記スイッチ回路を制御すると共に、複数の第1の差動アンプ及び複数の第2の差動アンプに流れる複数のコモン電流が互いに比例するようにしたことを特徴とするデルタシグマ変調器。 - 電流源と、この電流源の電流値に比例したコモン電流を、第1の差動アンプ及び第2の差動アンプに流すように制御するカレントミラー回路を備えることを特徴とする請求項1に記載のデルタシグマ変調器。
- 入力信号と1ビットDA変換器の出力との和を積分するスイッチ回路を備えた積分器と、この積分器の出力を量子化して1ビットのデジタル信号を出力する量子化器と、この量子化器から出力される前記デジタル信号を通すデジタルフィルタと、を備え、前記1ビットDA変換器は前記量子化器から出力される前記デジタル信号をアナログ信号に変換して出力し、前記デジタルフィルタから出力を得るデルタシグマAD変換器において、
複数の第1の差動アンプを接続してなるリングオシレータと、複数の第1の差動アンプからそれぞれ発生される位相の異なったクロックをそれぞれ遅延する、複数の第2の差動アンプとを備えたクロック発生回路を設け、
複数の第2の差動アンプから出力される複数のクロックを用いて前記スイッチ回路を制御すると共に、複数の第1の差動アンプ及び複数の第2の差動アンプに流れる複数のコモン電流が互いに比例するようにし、
前記デジタルフィルタの動作クロックとして、前記クロック発生回路の第2の差動アンプによって作成されたクロックを用いたことを特徴とするデルタシグマAD変換器。 - 電流源と、この電流源の電流値に比例したコモン電流を、第1の差動アンプ及び第2の差動アンプに流すように制御するカレントミラー回路を備えることを特徴とする請求項3に記載のデルタシグマAD変換器。
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