ITVA20100071A1 - Convertitore sigma-delta di tipo low-power - Google Patents

Description

CAMPO TECNICO

Questa invenzione concerne i convertitori analogico-digitali e più in particolare i convertitori sigma-delta di tipo low power, particolarmente adatti per rilevazione di segnali sismici.

BACKGROUND

I convertitori sigma-delta sono largamente utilizzati nelle applicazioni audio, mediche, automotive e trasporto, intrattenimento (video giochi), scienza della terra (rilevazione di segnali sismici) e telecomunicazioni.

I convertitori sigma-delta sono destinati a quantizzare un segnale di ingresso analogico da convertire traslando il rumore di quantizzazione in una banda di frequenza lontana dalla banda del segnale, in modo da poterla facilmente filtrare. Ciò comporta un miglioramento del SNR del segnale digitalizzato.

I seguenti documenti contengono una descrizione didattica sugli ADC sigma-delta:

- “Understanding Delta Sigma Data Converters†, Shreier and Temes, by IEEE Publication, John.Wiley 2005;

- “Design of Multi-bit Delta-Sigma A/D Converters.†Y. Geerts, M.

Steyaert and Willy Sansen; Kluwer Intl Series in Engineering, May 1 2002.

- “On the implementation of Input-feedforward Delta-Sigma Modulators†; Amed Gharbiya and D.A. Johns, Univ Toronto. IEEE Transactions CAS II Vol.53 No.6, June 2006. IEEE.

Una tipica architettura del secondo ordine di un secondo ordine di un modulatore sigma-delta, mostrata in FIG.1, ha due integratori e due anelli di retroazione che iniettano segnali di retroazione in entrambi gli integratori. Dalla FIG.1 Ã ̈ evidente che entrambi gli integratori hanno un ingresso con un segnale di retroazione generato dal quantizzatore e quindi corrotto dal rumore di quantizzazione.

Nell’architettura feedforward (FF) di un generico modulatore sigmadelta mostrato in FIG. 2, o di un modulatore sigma-delta del secondo ordine mostrato in FIG. 3, il segnale di ingresso da convertire Vi à ̈ direttamente inviato al quantizzatore. Ciò fa sì che il filtro di anello H(z) elabori solo il rumore di quantizzazione perché il percorso diretto nel sommatore a monte cancella la replica quantizzata del segnale di ingresso Vi sul percorso di retroazione. Quindi, per un quantizzatore multibit, la dinamica di uscita degli integratori à ̈ piccola e il consumo di energia à ̈ ridotto rispetto a quello dell’architettura di FIG.1.

Il modulatore sigma-delta feedforward a singolo anello del secondo ordine proposto da Silva (J. Silva, U. Moon, J. Steensgaard e G.C. Temes, “Wideband low-Fig. distortion delta-sigma ADC topology†, El. Letters, 7 Giugno 2001) à ̈ mostrato in FIG. 4. Le relative funzioni di trasferimento sono:

P=Qâ‹… (−1+z<−1>) â‹… z<− 1 ;>R =Qâ‹… z<− 2 2 ;>Y = X Qâ‹… (−1+ z<−1>)<.>Va notato che il segnale utile X non à ̈ presente nei nodi P ed R, quindi gli integratori stanno elaborando solo il rumore di quantizzazione (εQ) la cui ampiezza massima à ̈ di circa 1.5 LSB (bit meno significativo). Questa struttura à ̈ efficiente per quantizzatori multibit in cui il LSB à ̈ particolarmente piccolo.

Un’architettura alternativa feedforward per un convertitore sigma-delta à ̈ stata proposta da Nys (O. Nys, Henderson, “A 19-Bit Low-Power Multibit Sigma-Delta ADC Based on Data Weighted Averaging†, JSSC 1997) ed à ̈ mostrata in FIG.5

Anche in questo caso le equazioni mostrano che gli integratori non elaborano il segnale utile X:

P=Q⋅ (−1+z<−1>) ⋅ z<− 1 2>

<;>R=Q⋅<(>−2+z<−1 )>⋅ z<− 1 ;>Y = X Q⋅(1− z<−1>)<.>I principali vantaggi dell’architettura di FIG.4 consistono nel fatto che ci sono solo due rami di ingresso (che corrispondono ad un carico minore per lo stadio precedente) e l’uso di un singolo DAC per la retroazione. Al contrario, l’architettura di FIG.5 usa tre rami di ingresso e due DAC.

Una difficile caratteristica da implementare nelle ultime due architetture à ̈ la somma analogica immediatamente a monte del quantizzatore.

In letteratura, un sommatore analogico à ̈ stato implementato per mezzo di un’architettura passiva a capacità commutata immediatamente a monte del quantizzatore, come mostrato in FIG. 6, (A. Rusu, et al. “A Triple-Mode Sigma-Delta Modulator for Multi-Standard Wireless Radio Receivers†, An. Integrated Circ. 2006). Questa soluzione à ̈ buona in termini di consumo di energia (perché si usa una struttura passiva), ma i numerosi rami causano una riduzione del SNR e forzano l’uso di un comparatore con elevata sensibilità. Infatti, il sommatore analogico costituisce un ulteriore carico all’ingresso del quantizzatore e per questa ragione il comparatore del quantizzatore ha una maggiore sensibilità al rumore di kick-back.

Secondo una soluzione alternativa, un sommatore analogico attivo à ̈ utilizzato immediatamente a monte del quantizzatore (L. Picolli, et al. “A.1.0 mW, 71 dB SNDR, −1.8 dBFS Input Swing, Fourth-Order SD Interface Circuit for MEMS Microphones†, ESSCIRC2009), come mostrato in FIG.7. Questa architettura necessita di un amplificatore aggiuntivo, che rende questa soluzione meno attraente per applicazioni di tipo low-power.

E’ quindi desiderabile un’architettura di un convertitore sigma-delta a capacità commutata del secondo ordine con:

- una bassa impedenza all’ingresso del quantizzatore;

- un ridotto numero di rami;

- un singolo convertitore digitale-analogico; e

- al più due amplificatori operazionali.

SOMMARIO

Una nuova architettura di un secondo convertitore sigma-delta a capacità commutata del secondo ordine con tutte le summenzionate caratteristiche à ̈ stata trovata.

Tutti i problemi summenzionati sono stati superati realizzando il secondo stadio a capacità commutata immediatamente a monte dello stadio di quantizzazione in modo da essere in grado di sommare il segnale di ingresso da convertire con il segnale generato dal primo stadio nella cascata e allo stesso tempo di amplificare questa somma.

La nuova architettura, sfruttando i vantaggi di mantenere il secondo stadio a capacità commutata immediatamente a monte dello stadio di quantizzazione, implementa una funzione di somma analogica e un’amplificazione evitando la presenza di un carico tra l’uscita del secondo stadio nella cascata e l’ingresso dello stadio di quantizzazione.

L’invenzione à ̈ definita nelle annesse rivendicazioni.

BREVE DESCRIZIONE DEI DISEGNI

La Figura 1 Ã ̈ un diagramma a blocchi di un classico convertitore sigma-delta del secondo ordine.

La Figura 2 Ã ̈ un diagramma a blocchi di un classico convertitore sigma-delta del primo ordine di tipo feedforward.

La Figura 3 Ã ̈ un diagramma a blocchi di un classico convertitore sigma-delta del secondo ordine di tipo feedforward.

Le Figure 4 e 5 illustrano due architetture note di un convertitore sigma-delta del secondo ordine.

La Figura 6 à ̈ una nota architettura di un convertitore sigma-delta del secondo ordine con un sommatore a capacità commutata immediatamente a monte del quantizzatore.

La Figura 7 à ̈ un’altra architettura nota di un convertitore sigma-delta del secondo ordine con un sommatore a capacità commutata realizzato usando un terzo amplificatore operazionale.

La Figura 8 à ̈ un diagramma a blocchi della nuova architettura di un convertitore sigma-delta del secondo ordine con un sommatore a capacità commutata tra i due stadi del convertitore.

La Figura 9 Ã ̈ una forma di realizzazione del nuovo convertitore sigmadelta del secondo ordine.

La Figura 10 Ã ̈ una forma di realizzazione preferita della nuova architettura di FIG.9.

DESCRIZIONE DI FORME DI REALIZZAZIONE ESEMPLIFICATIVE

Nella descrizione che segue si farà riferimento ad un convertitore a singolo bit, ma le stesse considerazioni valgono, mutatis mutandis, anche per configurazioni multibit, che qualsiasi tecnico esperto sarà in grado di realizzare usando le nuove architetture.

Un diagramma a blocchi della nuova architettura di un convertitore sigma-delta del secondo ordine nel campo della Z-trasformata à ̈ mostrato in FIG. 8. I numeri 1 e 2 indicano i segnali di controllo in opposizione di fase degli interruttori, le etichette C1, C2, ..., CAe CBindicano le capacità, ADC indica un convertitore analogico-digitale e DAC indica un convertitore analogico-analogico.

Una forma di realizzazione particolarmente efficace del diagramma a blocchi di FIG. 8 à ̈ illustrata in FIG. 9. Nella forma circuitale di FIG. 9 C’à ̈ un quantizzatore di uscita Q che produce un’uscita analogica a gradini invece di un convertitore analogico-digitale. In questo caso, non à ̈ necessario alcun convertitore digitale-analogico nella linea di retroazione.

Il secondo stadio à ̈ caratterizzato da tre componenti (FIG.9):

- C11convoglia il segnale di ingresso attraverso l’interruttore che assicura lo sfasamento appropriato. Nei casi in cui la frequenza di campionamento à ̈ elevata rispetto alle frequenze del segnale, l’interruttore può restare chiuso e costituisce un percorso diretto;

- la capacità commutata C3che à ̈ accoppiata tra i due stadi attraverso gli interruttori controllati dalle fasi 1 e 2. Quando la fase di controllo 1 viene asserita, l’uscita Y viene generata;

- una seconda capacità commutata C12. Un interruttore in serie con la fase appropriata à ̈ ancora presente in questo percorso per preservare la stabilità richiesta.

Il funzionamento del circuito apparirà immediatamente chiaro a qualsiasi tecnico esperto e per questa ragione non sarà discusso in dettaglio.

Rispetto alle architetture anteriori descritte in precedenza, nella nuova architettura i condensatori a monte del secondo stadio sono collegati in modo da sommare l’insieme e amplificare allo stesso tempo i segnali forniti al secondo stadio. La nuova architettura non richiede componenti attivi extra (amplificatore operazionale), per cui non à ̈ affetta dagli inconvenienti dell’architettura nota di FIG. 5, e non necessita un secondo percorso di retroazione per alimentare il segnale di uscita al sommatore tra i due stadi di integrazione, a causa della presenza del condensatore C12 commutato dal segnale di controllo 1.

Il segnale di feedforward può essere o direttamente posto in ingresso all’ingresso a massa virtuale del secondo stadio H2, come mostrato nella figura, o attraverso un interruttore (non illustrato) controllato dal segnale di controllo 1.

I condensatori mostrati in FIG. 9 possono essere dimensionati in modo da rendere costante la funzione di trasferimento del segnale (STF). Il guadagno ad anello T(z) nel campo della Z-trasformata à ̈:

C

−2⋅ z − 1 C<3>⋅z−<1>C

− 12 ( 1 − z −<1>)

C C C

T ( z ) =<A>⋅<B B>(1) 1−z − 1 1 − z<−>1

Per avere la seguente funzione di trasferimento del rumore (NTF)

NTF =1+T<(>z<)>=<(>1− z<−1 2>

<)>(2) Ã ̈ necessario che

− 2⋅ −1<z>+ − 2<z>

T<(>z<)>=(3)

(1 − z −1<2>

)

da cui

<−>C<2 (C>3<+ C>12<) = 1>(4)CACB

<C2 C12>= − 2 (5)

CACB

e quindi

<C 12>= − 2 (6)

C 3

La funzione di trasferimento del segnale (STF) Ã ̈

C

− 11 C1 C

11<æ>C

⋅z<1 æ>

⋅<÷>ö

<ç>1 C

<+>11 ö

2 − z −<2>

C ç<ç>÷<−>

STFà ̧ à ̈C ÷<÷ â‹…>

<B>à ̧<(>z<)>=<B>à ̈C<A>C<B>ç

<A>C

<2>(7)(1 − z −1 )

quindi à ̈ possibile rendere costante il rapporto tra STF e NTF imponendo:

<C1>C

<11>= 0 (8)

CACB

Questa condizione à ̈ soddisfatta quando il secondo termine ha segno opposto del primo, cosa che in pratica à ̈ ottenuta applicando un guadagno (-1) al segnale in arrivo. La condizione precedente à ̈ una condizione di adattamento tra il rapporto di capacità in ingresso al primo stadio e il rapporto di capacità in ingresso al secondo stadio.

Secondo una forma di realizzazione, le capacità C1 e C2 sono ottenute con un singolo condensatore di ingresso alternativamente commutato da una linea di ingresso (in cui assume il ruolo di C1) ad una linea di retroazione (in cui assume il ruolo di C2) del regolatore, e viceversa.

Nella particolare forma di realizzazione di FIG.10, questa condizione à ̈ soddisfatta imponendo:

CA= CB= C1= C;

C11= -C;

C12= -2C;

C3= C.

Per sfasare correttamente il percorso -2C, il percorso di feedforward con un peso −C e il condensatore commutato C sono tutti collegati allo stadio H2 quando la fase di controllo 1 à ̈ asserita. Ciò forza una configurazione ad anello stabile soddisfando il ritardo di anello quando si collega il condensatore C all’ingresso del primo stadio.

Secondo ancora un’altra forma di realizzazione, i condensatori sono dimensionati come segue:

C3= CA= C;

C1= C/4;

C11/CB= -1/4;

C12/C3= -2

In questo caso, il guadagno 1/4 del primo stadio può essere compensato imponendo

CB= 4C;

C11= -C;

o usando i seguenti valori

CB= C;

C11= -C;

e allo stesso tempo imponendo che il convertitore analogico-digitale ADC abbia un guadagno GAIN uguale a 4. Nell’ultimo caso, l’equazione (5) diventa

C<2>C<12>⋅GAIN= − 2 (9) CA C B

Il nuovo circuito raggiunge i tipici requisiti di risoluzione e linearità e, grazie al ridotto numero di condensatori, minimizza il consumo di energia.

Secondo un aspetto accessorio, il quantizzatore multi-livello del convertitore analogico-digitale à ̈ realizzato utilizzando comparatori (flash) paralleli con i livelli di soglia ugualmente spaziati lungo il range dinamico dei segnali (DR).

Differenze tra i condensatori dell’ADC e del DAC possono essere minimizzate calibrando il valore dei condensatori con una tecnica di bit scambling DEM (Dynamic Element Matching).

Le rivendicazioni come depositate sono parte integrante di questa descrizione e sono qui incorporate per espresso riferimento.

Claims (5)

1. RIVENDICAZIONI 1. Un convertitore sigma-delta, comprendente: uno stadio di ingresso a capacità commutata, adatto ad integrare il segnale differenza tra un segnale di ingresso disponibile su un nodo di ingresso del convertitore e un segnale di retroazione che rappresenta un segnale di uscita del convertitore; un sommatore a capacità commutata, collegato a valle di detto integratore di ingresso, adatto a generare un segnale di somma uguale alla somma di detto segnale di ingresso con il segnale generato dall’integratore di ingresso; uno stadio di uscita a capacità commutata collegato in modo da amplificare detto segnale di somma e da generare in questo modo un segnale amplificato analogico; uno stadio di quantizzazione in cascata a detto integratore di uscita, adatto a generare detto segnale di uscita del convertitore come una replica digitale di detto segnale amplificato analogico; mezzi circuitali adatti a generare detto segnale di retroazione come una replica analogica di detto segnale di uscita del convertitore.
2. 2. Il convertitore sigma-delta della rivendicazione 1, in cui detto sommatore a capacità commutata comprende: un primo condensatore (C3) alternativamente collegato attraverso interruttori pilotati da primi (1) e secondi (2) segnali di controllo in opposizione di fase tra il nodo di massa e un terminale di ingresso invertente di detto stadio di uscita, e tra un terminale di uscita di detto stadio di ingresso e un nodo di massa, rispettivamente; un secondo condensatore (C11) accoppiato tra detto nodo di ingresso del convertitore e detto terminale di ingresso invertente dello stadio di uscita, sempre oppure solo quando detto primo segnale di controllo (1) à ̈ asserito; un terzo condensatore (C12), accoppiato tra detto terminale di uscita di detto stadio di ingresso e detto terminale di ingresso invertente dello stadio di uscita quando detto primo segnale di controllo (1) à ̈ asserito.
3. 3. Il convertitore sigma-delta della rivendicazione 2, in cui detto stadio di quantizzazione à ̈ un convertitore analogico-digitale e detti mezzi circuitali sono un convertitore digitale-analogico, comprendente inoltre un quarto condensatore (C1) alternatamente collegato attraverso interruttori pilotati dai segnali di controllo primo (1) e secondo (2) tra il nodo di ingresso del convertitore e detto nodo di massa, e tra un’uscita di detto convertitore digitale-analogico e un terminale di ingresso invertente di detto stadio di ingresso, rispettivamente.
4. 4. Il convertitore sigma-delta delle rivendicazioni 2 e 3, in cui detto primo condensatore (C3), detto secondo condensatore (C11) e detto quarto condensatore (C1) hanno la stessa capacità e detto terzo condensatore (C12) ha una capacità doppia di detto primo condensatore (C3).
5. 5. Il convertitore sigma-delta delle rivendicazioni 2 e 3, in cui detto primo condensatore (C3) e detto quarto condensatore (C1) hanno la stessa capacità, detto terzo condensatore (C12) ha una capacità doppia di detto primo condensatore (C3), il rapporto tra detto secondo condensatore e la capacità commutata (CB) del secondo stadio essendo il reciproco del guadagno (GAIN) di detti mezzi circuitali.