JPH0470122A - Ｐｌｌ制御装置 - Google Patents
Ｐｌｌ制御装置Info
- Publication number
- JPH0470122A JPH0470122A JP2183170A JP18317090A JPH0470122A JP H0470122 A JPH0470122 A JP H0470122A JP 2183170 A JP2183170 A JP 2183170A JP 18317090 A JP18317090 A JP 18317090A JP H0470122 A JPH0470122 A JP H0470122A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- pll
- output
- oscillation frequency
- vco
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はフェーズロックドループ（ＰＬＬ）制御装置に
関するものである。
関するものである。
［従来の技術〕
従来ＰＬＬ装置のキャプチャレンジを拡大する手段とし
て、第５図に示すように、可変周波数発振器（ＶＣＯ）
の自走発振周波数（以下フリー発振周波数）を基準周波
数と同しになるまで変化し、ロック状態のフリー発振周
波数出力条件をラッチして保持するようにしたものであ
る。又、第６図に示すように１位相比較と同時に自動周
波数調整（以下ＡＦＣ）をかけてＶＣＯのフリー発振周
波数をまずＡＦＣで概略基準周波数に合せ、その後ＰＬ
Ｌ制御を行なうというものがある。
て、第５図に示すように、可変周波数発振器（ＶＣＯ）
の自走発振周波数（以下フリー発振周波数）を基準周波
数と同しになるまで変化し、ロック状態のフリー発振周
波数出力条件をラッチして保持するようにしたものであ
る。又、第６図に示すように１位相比較と同時に自動周
波数調整（以下ＡＦＣ）をかけてＶＣＯのフリー発振周
波数をまずＡＦＣで概略基準周波数に合せ、その後ＰＬ
Ｌ制御を行なうというものがある。
以下、各図の装置の動作を説明する。
第５図の装置では、カレントスイッチ８がカウンタｌの
出力をデータＤｉ〜Ｄ４として入力するフリップフロッ
プ（ＦＦ）３〜６の出力に基づいて第３図に示されるよ
うに電流を出力する。このときＶＣＯ９のフリー発振周
波数がＩ ｗｉｎからＩ ｔａｘの電流値により必ず基
準周波数を発振出来るようにＩ ｓｉｎ 、 Ｉ ｗ
ａｘは設定されている。！＠３図のように階段上にステ
ップアップされる電流に応してＶＣＯ発振周波数も変化
し、基準周波数と回しになった事を周波数比較器（ＦＣ
）１６か検知すると、周波数比較塁出力によりスイッチ
７かフッツブフロップ（ＦＦ）３〜６にクロックの供給
を停止し、その状態を保持する。そしてこの状態からＶ
ＣＯ９，位相比較器１０、水晶発振器２及びＬＰＦＩｍ
で構成されるＰＬＬ制御装置による制御か行なわれる。
出力をデータＤｉ〜Ｄ４として入力するフリップフロッ
プ（ＦＦ）３〜６の出力に基づいて第３図に示されるよ
うに電流を出力する。このときＶＣＯ９のフリー発振周
波数がＩ ｗｉｎからＩ ｔａｘの電流値により必ず基
準周波数を発振出来るようにＩ ｓｉｎ 、 Ｉ ｗ
ａｘは設定されている。！＠３図のように階段上にステ
ップアップされる電流に応してＶＣＯ発振周波数も変化
し、基準周波数と回しになった事を周波数比較器（ＦＣ
）１６か検知すると、周波数比較塁出力によりスイッチ
７かフッツブフロップ（ＦＦ）３〜６にクロックの供給
を停止し、その状態を保持する。そしてこの状態からＶ
ＣＯ９，位相比較器１０、水晶発振器２及びＬＰＦＩｍ
で構成されるＰＬＬ制御装置による制御か行なわれる。
第６図の装置では、ＶＣＯ９の発振周波数、及び基準周
波数をモノマルチバイブレータ（以下ＭＭ）１７、及び
１８と平滑フィルタ（ＬＰＦ）１９及び２０によりそれ
ぞれ周波数−電圧変換し、その電圧か等しくなるように
ＶＣＯ９にフィードバックをかけるという構成である。
波数をモノマルチバイブレータ（以下ＭＭ）１７、及び
１８と平滑フィルタ（ＬＰＦ）１９及び２０によりそれ
ぞれ周波数−電圧変換し、その電圧か等しくなるように
ＶＣＯ９にフィードバックをかけるという構成である。
［発明か解決しようとしている課題］
しかしなから−」−記従来例では、以下のような問題か
ある。
ある。
■ 第５図示の装置ては、ディジタル画周波数サーヂを
行なっているため、周波数比較器１６か必要となり回路
規模の増大、複雑化を招来する。
行なっているため、周波数比較器１６か必要となり回路
規模の増大、複雑化を招来する。
■ 第６図のようにアナロクＡＦＣを行なう場合には、
ＰＬＬの制御ループ以外にＡＦＣの制御ループを組むた
めシック量か増大する。
ＰＬＬの制御ループ以外にＡＦＣの制御ループを組むた
めシック量か増大する。
し、たかって本発明の目的は簡単な回路構成てキャプチ
ャレンジか広く、かつ安定性の高いＰＬＬ制ｍ制置装置
供することである。
ャレンジか広く、かつ安定性の高いＰＬＬ制ｍ制置装置
供することである。
Ｌ課題を解決するための手段及び作用コ本発明によれば
、ＰＬＬ制御においてキャプチャレンジに入る周波数を
捜すのてはなく、ＰＬＬのエラー電圧の変化を判別する
手段によりキャプチャレンジに入った時のエラー電圧の
変化を判別する構成と、ＰＬＬを構成するｖＣＯの自走
発振周波数（フリー発振周波数）を記憶する１段と、Ｖ
ＣＯのフリー発振周波数を可変するｆ−段を設けること
により、大巾な回路規模増大をさけ、安定なＰＬＬ制御
を得ることか出来る。
、ＰＬＬ制御においてキャプチャレンジに入る周波数を
捜すのてはなく、ＰＬＬのエラー電圧の変化を判別する
手段によりキャプチャレンジに入った時のエラー電圧の
変化を判別する構成と、ＰＬＬを構成するｖＣＯの自走
発振周波数（フリー発振周波数）を記憶する１段と、Ｖ
ＣＯのフリー発振周波数を可変するｆ−段を設けること
により、大巾な回路規模増大をさけ、安定なＰＬＬ制御
を得ることか出来る。
［実施例］
第１図に本発明の一実施例のＰＬＬ制ｍ制置装置すブロ
ック図を示す。第１図において、１かカウンタ、２は電
源投入時等に、カウンタｌ及びフッツブフロップ（ＦＦ
）３〜６をリセットするリセット回路、７はＦＦ３〜６
へのクロック供給を１７ｍするスイッチ２８は電流値を
変化させて出力するカレントスイッチ、９は電圧可変発
振器（以下ＶＣＯ）、１０は位相比較器、１Ｎは位相比
較器ｌＯ比出力エラー電圧を平滑するＬＰＦ、１２はＬ
ＰＦＩＩの出力電圧に応じた電流に変換する電圧→電流
変換器く以下ＶＩ変換器）、１３は基準電圧器（Ｖｒ）
！４はＬＰＦＩＩの出力と基準電圧器１３の出力とを比
較するコンパレータ、１５はコンパレータ１４の出力に
よりスイッチ７の制御信号を作成するタイミング回路で
ある。
ック図を示す。第１図において、１かカウンタ、２は電
源投入時等に、カウンタｌ及びフッツブフロップ（ＦＦ
）３〜６をリセットするリセット回路、７はＦＦ３〜６
へのクロック供給を１７ｍするスイッチ２８は電流値を
変化させて出力するカレントスイッチ、９は電圧可変発
振器（以下ＶＣＯ）、１０は位相比較器、１Ｎは位相比
較器ｌＯ比出力エラー電圧を平滑するＬＰＦ、１２はＬ
ＰＦＩＩの出力電圧に応じた電流に変換する電圧→電流
変換器く以下ＶＩ変換器）、１３は基準電圧器（Ｖｒ）
！４はＬＰＦＩＩの出力と基準電圧器１３の出力とを比
較するコンパレータ、１５はコンパレータ１４の出力に
よりスイッチ７の制御信号を作成するタイミング回路で
ある。
第２図にＰＬＬ制御における周波数−エラー電圧特性よ
り定義されるロックレンジｆ１１、キャプチャレンジｔ
’ｃを示す。
り定義されるロックレンジｆ１１、キャプチャレンジｔ
’ｃを示す。
第１図において、まず電源か投入されるとカウンタｌ及
びＦＦ３〜６はリセット回路２のリセット信号Ｒにより
リセットされカウンタ１の出力、ＦＦ３〜６の出力はｒ
ＯＪにセットされる。リセット終了後カウンタに入力さ
れる任意のクロックＣＫの周期毎に第３図に示すよう関
係の電流かカレントスイッチ８より出力される。このと
き１１０によるＶＣＯ９のフリー発振周波か回路又は構
成素子のバラツキまて名慮してＰＬＬのキャプチャレン
ジからはずれた低い周波数となるように設定し、Ｉ ｗ
ａｘは、第２図（１）に示すエラー電圧かマイナス方向
からプラス方向に変化しうる周波数にＶＣＯ９の発振周
波数を可変出来る値に設定する。
びＦＦ３〜６はリセット回路２のリセット信号Ｒにより
リセットされカウンタ１の出力、ＦＦ３〜６の出力はｒ
ＯＪにセットされる。リセット終了後カウンタに入力さ
れる任意のクロックＣＫの周期毎に第３図に示すよう関
係の電流かカレントスイッチ８より出力される。このと
き１１０によるＶＣＯ９のフリー発振周波か回路又は構
成素子のバラツキまて名慮してＰＬＬのキャプチャレン
ジからはずれた低い周波数となるように設定し、Ｉ ｗ
ａｘは、第２図（１）に示すエラー電圧かマイナス方向
からプラス方向に変化しうる周波数にＶＣＯ９の発振周
波数を可変出来る値に設定する。
上述のようにカレントスイッチ８の出力を設定する事に
より、本発明においては、電源投入時はＰＬＬはロック
状態よりはずれた状態にあリ、ＶＣＯ９のフリー発振周
波数かカレントスイッチ８の出力により第３図のように
階段状に上っていきやがてキャプチャレンジに入りＰＬ
Ｌはロック状態となる。カレントスイッチ８の出力電流
をさらに上げていくと、エラー電圧は第２図に示した通
り上昇する。基準電圧器（Ｖｒ）１３はＬＰＦＩＩには
ハイインピーダンスでＶＲＯの電位を出力し、コンパレ
ータ１４にはＶＲＯ−△ＶのＶＲという電位を出力する
。
より、本発明においては、電源投入時はＰＬＬはロック
状態よりはずれた状態にあリ、ＶＣＯ９のフリー発振周
波数かカレントスイッチ８の出力により第３図のように
階段状に上っていきやがてキャプチャレンジに入りＰＬ
Ｌはロック状態となる。カレントスイッチ８の出力電流
をさらに上げていくと、エラー電圧は第２図に示した通
り上昇する。基準電圧器（Ｖｒ）１３はＬＰＦＩＩには
ハイインピーダンスでＶＲＯの電位を出力し、コンパレ
ータ１４にはＶＲＯ−△ＶのＶＲという電位を出力する
。
△Ｖはコンパレータ１４かＰＬＬ非ロツク時には確実に
コンパレータ出力をＨｉにするように付けられたオフセ
ット電圧である。ＰＬＬロック状態てエラー電圧か上昇
していくとコンパレータ１４により第４図に示すような
コンパレータ出力か得られ、コンパレータ１４の出力に
よりタイミング回路１５がスイッチ７の制御信号を出力
しＦＦ３〜６へのクロック供給をストップしＦＦ３〜６
にカウンタｌのデータＤ１〜Ｄ４をラッチさせる。上述
の動作により■Ｃ。
コンパレータ出力をＨｉにするように付けられたオフセ
ット電圧である。ＰＬＬロック状態てエラー電圧か上昇
していくとコンパレータ１４により第４図に示すような
コンパレータ出力か得られ、コンパレータ１４の出力に
よりタイミング回路１５がスイッチ７の制御信号を出力
しＦＦ３〜６へのクロック供給をストップしＦＦ３〜６
にカウンタｌのデータＤ１〜Ｄ４をラッチさせる。上述
の動作により■Ｃ。
フリー発振周波数は概略Ｘｔａ又の発振周波数に近づい
た値に固定され、ＰＬＬ制御のみが働いている回路状態
となる。
た値に固定され、ＰＬＬ制御のみが働いている回路状態
となる。
以上のように構成することにより必要以上にキャプチャ
レンジを取らずに広範囲な周波数に対応出来、言換えれ
ばキャプチャレンジを狭くしても良いのてよりジッタの
少ない安定な同期発振器を得ることか出来る。
レンジを取らずに広範囲な周波数に対応出来、言換えれ
ばキャプチャレンジを狭くしても良いのてよりジッタの
少ない安定な同期発振器を得ることか出来る。
本実施例においてはＦＦ（３〜６）は４ケだか、その数
はいくつてあっても良く周波数可変のステップ巾（電流
可変中）をいくつに取るかにより任意に設計出来る。
はいくつてあっても良く周波数可変のステップ巾（電流
可変中）をいくつに取るかにより任意に設計出来る。
［発明の効果コ
以上説明したように、可変周波数の自走発振周波数を可
変する際に、位相比較手段のエラー電圧の変化により、
ＰＬＬ制御が非ロツク状態からロック状態に入った事を
検知し、エラー電圧が基準電圧付近の制御状態時の自走
発振周波数を保持することにより、簡単な構成により安
定てかつキャプチャレンジの広いＰＬＬ制御装置を得る
ことか出来る。
変する際に、位相比較手段のエラー電圧の変化により、
ＰＬＬ制御が非ロツク状態からロック状態に入った事を
検知し、エラー電圧が基準電圧付近の制御状態時の自走
発振周波数を保持することにより、簡単な構成により安
定てかつキャプチャレンジの広いＰＬＬ制御装置を得る
ことか出来る。
第１図は本発明の実施例を示すブロック図、第２図はＰ
ＬＬ制御における位相比較器のエラー電圧と周波数の関
係を示すグラフ、第３図は第１図示のＦＦ３〜６の出力
とカレントスイッチ８の出力との関係を示すグラフ、第
４図は本発明におけるエラー電圧特性と制御信号の関係
を示すグラフ、 第５図及びｗＩＩ６図は従来技術のＰＬＬ制御装置の構
成を示すブロック図である。 １・・・カウンタ ３〜６・・・フリップフロップ（ＦＦ）９・・・電圧可
変発振器（ＶＣＯ） １０・・・位相比較器 １１・・・ＬＰＦ １４・・・コンパレータ 第１図 特許出願人 キャノン株式会社７ 代 理 人 丸 島 儀 −〔ニ二ノノ
西 山 恵 三 り第２図 ｆｃ ぐタイミング回路１５出力 第６図
ＬＬ制御における位相比較器のエラー電圧と周波数の関
係を示すグラフ、第３図は第１図示のＦＦ３〜６の出力
とカレントスイッチ８の出力との関係を示すグラフ、第
４図は本発明におけるエラー電圧特性と制御信号の関係
を示すグラフ、 第５図及びｗＩＩ６図は従来技術のＰＬＬ制御装置の構
成を示すブロック図である。 １・・・カウンタ ３〜６・・・フリップフロップ（ＦＦ）９・・・電圧可
変発振器（ＶＣＯ） １０・・・位相比較器 １１・・・ＬＰＦ １４・・・コンパレータ 第１図 特許出願人 キャノン株式会社７ 代 理 人 丸 島 儀 −〔ニ二ノノ
西 山 恵 三 り第２図 ｆｃ ぐタイミング回路１５出力 第６図
Claims (1)
- 【特許請求の範囲】 可変周波数発振手段と、 基準周波数発振手段と、 前記可変周波数発振手段の出力信号の位相と、前記基準
周波数発振手段の出力信号の位相とを比較する比較手段
と、 前記位相比較手段の出力レベルを基準レベルと比較する
比較手段と、 前記比較手段の出力に基づいて、前記制御手段の出力す
る制御信号を記憶する記憶手段とを含み、 前記可変周波数発振手段の自走周波数を記憶手段の出力
及び位相比較手段の出力に基づいて制御するようにした
ことを特徴とする ＰＬＬ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2183170A JPH0470122A (ja) | 1990-07-10 | 1990-07-10 | Ｐｌｌ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2183170A JPH0470122A (ja) | 1990-07-10 | 1990-07-10 | Ｐｌｌ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0470122A true JPH0470122A (ja) | 1992-03-05 |
Family
ID=16131009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2183170A Pending JPH0470122A (ja) | 1990-07-10 | 1990-07-10 | Ｐｌｌ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0470122A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0746123A (ja) * | 1993-07-27 | 1995-02-14 | Nec Corp | Ｐｌｌ回路 |
| US6133770A (en) * | 1997-11-28 | 2000-10-17 | Nec Corporation | Phase locked loop circuit |
-
1990
- 1990-07-10 JP JP2183170A patent/JPH0470122A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0746123A (ja) * | 1993-07-27 | 1995-02-14 | Nec Corp | Ｐｌｌ回路 |
| US6133770A (en) * | 1997-11-28 | 2000-10-17 | Nec Corporation | Phase locked loop circuit |
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