JPH0746123A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH0746123A JPH0746123A JP5184556A JP18455693A JPH0746123A JP H0746123 A JPH0746123 A JP H0746123A JP 5184556 A JP5184556 A JP 5184556A JP 18455693 A JP18455693 A JP 18455693A JP H0746123 A JPH0746123 A JP H0746123A
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- Japan
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- signal
- output
- trimming data
- data
- voltage
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】回路規模を小さくすると共に自走発振周波数が
正しく設定できるようにする。 【構成】位相周波数比較器１からの位相誤差信号ＰＥに
よって出力信号ＯＵＴの分周信号と入力信号ＩＮとの同
期状態を判定し所定の同期の周期信号ＳＹＮを発生する
同期判定回路５を設ける。ループフィルタ２からの制御
電圧Ｖｃを基準電圧Ｖｒと比較しその比較結果信号ＣＲ
を出力する比較器６を設ける。自走発振周波数設定信号
ＦＣがアクティブレベルのとき比較結果信号ＣＲの情報
を含むトリミングデータＴＤを同期信号ＳＹＮに同期て
出力しインアクティブレベルになると直前のトリミング
データＴＤを保持するトリミングデータ発生回路７とを
設ける。圧制御発振器３の発振周波数を制御電圧Ｖｃ及
びトリミングデータＴＤにより制御する。
正しく設定できるようにする。 【構成】位相周波数比較器１からの位相誤差信号ＰＥに
よって出力信号ＯＵＴの分周信号と入力信号ＩＮとの同
期状態を判定し所定の同期の周期信号ＳＹＮを発生する
同期判定回路５を設ける。ループフィルタ２からの制御
電圧Ｖｃを基準電圧Ｖｒと比較しその比較結果信号ＣＲ
を出力する比較器６を設ける。自走発振周波数設定信号
ＦＣがアクティブレベルのとき比較結果信号ＣＲの情報
を含むトリミングデータＴＤを同期信号ＳＹＮに同期て
出力しインアクティブレベルになると直前のトリミング
データＴＤを保持するトリミングデータ発生回路７とを
設ける。圧制御発振器３の発振周波数を制御電圧Ｖｃ及
びトリミングデータＴＤにより制御する。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＰＬＬ回路に関し、特に
電圧制御発振器の自走発振周波数を調整する手段を備え
たＰＬＬ回路に関する。
電圧制御発振器の自走発振周波数を調整する手段を備え
たＰＬＬ回路に関する。
【０００２】
【従来の技術】ＰＬＬ回路内の電圧制御発振器の自走発
振周波数をこのＰＬＬ回路の周波可能な範囲に設定する
ことは、ＰＬＬ回路設計上、重要な項目の一つである。
しかしながら、この自走発振周波数は、製造プロセスに
おける種々のパラメータ（例えば、酸化膜の厚さ、しき
い値電圧等）の変動や、温度変化の影響を受けて大きく
ばらつくことになる。
振周波数をこのＰＬＬ回路の周波可能な範囲に設定する
ことは、ＰＬＬ回路設計上、重要な項目の一つである。
しかしながら、この自走発振周波数は、製造プロセスに
おける種々のパラメータ（例えば、酸化膜の厚さ、しき
い値電圧等）の変動や、温度変化の影響を受けて大きく
ばらつくことになる。
【０００３】そこで、この自走発振周波数をＰＬＬ回路
の同期可能な範囲に設定するため、チップ内に設けられ
たトリミング抵抗（又はコンデンサ）によるレーザトリ
ミング技術や高電流ザッピング技術を用い、物理的に修
正を行っていた。
の同期可能な範囲に設定するため、チップ内に設けられ
たトリミング抵抗（又はコンデンサ）によるレーザトリ
ミング技術や高電流ザッピング技術を用い、物理的に修
正を行っていた。
【０００４】しかし、これらの技術による物理的な修正
は何れも費用及び時間がかかる上、高電流ザッピング技
術ではその許容誤差を確保するには信頼度上不十分であ
る。そこで、この自走発振周波数の修正，設定を電子回
路により行う技術が提案されている（例えば、特開平３
−２９５１６号公報参照）。
は何れも費用及び時間がかかる上、高電流ザッピング技
術ではその許容誤差を確保するには信頼度上不十分であ
る。そこで、この自走発振周波数の修正，設定を電子回
路により行う技術が提案されている（例えば、特開平３
−２９５１６号公報参照）。
【０００５】図４は自走発振周波数の修正，設定を電子
回路により行うようにした従来のＰＬＬ回路の一例を示
す回路図である。
回路により行うようにした従来のＰＬＬ回路の一例を示
す回路図である。
【０００６】このＰＬＬ回路は、図４中の一点鎖線の下
側のループＢを形成するＦＬＬ部と上記一点鎖線の上側
の部分及び電圧制御発振器１２，加算回路４４を含むル
ープＡを形成するＰＬＬ部とから成る。
側のループＢを形成するＦＬＬ部と上記一点鎖線の上側
の部分及び電圧制御発振器１２，加算回路４４を含むル
ープＡを形成するＰＬＬ部とから成る。
【０００７】システムのパワーオン時又はリセット時
に、自走発振周波数設定信号ＦＳがアクティブ
（“１”）になると、ＦＬＬ部は動作状態となり、ＰＬ
Ｌ部は非動作状態となってそのループのＦＬＬ部への出
力（Ｄ−Ａ変換器１１の出力）はロックレンジのほぼ中
心値に固定される。
に、自走発振周波数設定信号ＦＳがアクティブ
（“１”）になると、ＦＬＬ部は動作状態となり、ＰＬ
Ｌ部は非動作状態となってそのループのＦＬＬ部への出
力（Ｄ−Ａ変換器１１の出力）はロックレンジのほぼ中
心値に固定される。
【０００８】ＦＬＬ部においては、電圧制御発振器１２
の出力ＣＯがカウンタ３１に、供給源からの基準クロッ
クパルスＣＫがカウンタ３０にそれぞれ供給される。カ
ウンタ３０の計数値が予め設定された値Ｎに達すると比
較器３３からリセットパルスが出力され、そのときのカ
ウンタ３１の計数値がレジスタ３５に記憶されると共に
これらカウンタ３０，３１は共にリセットされる。次
に、レジスタ３５に記憶された係数値Ｍは、比較器３４
によりＰＬＬ部のロックレンジのほぼ中心値に相当する
期待計数値Ｒと比較され、その差の符号（＋，−）及び
大きさに応じてカウンタ３２の値がインクリメント，デ
ィクリメントされる。このカウンタ３２の値は電圧制御
発振器１２の出力ＣＯに同期してレジスタ３６に取り込
まれてＤ−Ａ変換器１０に伝達され、その出力は加算回
路４４により電圧制御発振器１２の制御電圧ＶＣに変換
される。この制御電圧ＶＣは、カウンタ３１の計数値Ｍ
が期待計数値Ｒに等しくなるまで電圧制御発振器１２の
発振周波数をインクリメント又はディクリメントし、こ
れら計数値が等しくなったとき電圧制御発振器１２の自
走発進周波数は所望の値に設定される。
の出力ＣＯがカウンタ３１に、供給源からの基準クロッ
クパルスＣＫがカウンタ３０にそれぞれ供給される。カ
ウンタ３０の計数値が予め設定された値Ｎに達すると比
較器３３からリセットパルスが出力され、そのときのカ
ウンタ３１の計数値がレジスタ３５に記憶されると共に
これらカウンタ３０，３１は共にリセットされる。次
に、レジスタ３５に記憶された係数値Ｍは、比較器３４
によりＰＬＬ部のロックレンジのほぼ中心値に相当する
期待計数値Ｒと比較され、その差の符号（＋，−）及び
大きさに応じてカウンタ３２の値がインクリメント，デ
ィクリメントされる。このカウンタ３２の値は電圧制御
発振器１２の出力ＣＯに同期してレジスタ３６に取り込
まれてＤ−Ａ変換器１０に伝達され、その出力は加算回
路４４により電圧制御発振器１２の制御電圧ＶＣに変換
される。この制御電圧ＶＣは、カウンタ３１の計数値Ｍ
が期待計数値Ｒに等しくなるまで電圧制御発振器１２の
発振周波数をインクリメント又はディクリメントし、こ
れら計数値が等しくなったとき電圧制御発振器１２の自
走発進周波数は所望の値に設定される。
【０００９】自走発振周波数設定信号ＦＳがインアクテ
ィブレベルになるとＰＬＬ部が動作状態となり、ＦＬＬ
部はそのループが形成されなくなり非動作状態となる。
ィブレベルになるとＰＬＬ部が動作状態となり、ＦＬＬ
部はそのループが形成されなくなり非動作状態となる。
【００１０】ＰＬＬ部は、入力信号ＩＮ及び電圧制御発
振器１２の出力ＣＯをディジタル値に変換するＡ−Ｄ変
換器１３と、このＡ−Ｄ変換器１３からの２つのディジ
タル値を比較し入力信号ＩＮ及び電圧制御発振器１２の
出力ＣＯの位相誤差信号を出力する位相誤差検出器１４
と、この位相誤差検出器１４の出力を積分する積分器１
９を含み位相誤差検出器１４の出力の自走発振周波数設
定信号ＦＳ及び積分器１９の値がオーバーフロー／アン
ダーフローを示す信号（ＯＦ／ＵＦ）等によって制御し
て出力すると共に積分結果を出力するタイミング制御論
理回路１５と、このタイミング制御論理回路１５の出力
をアナログ信号に変換するＤ−Ａ変換器１１と、ＦＬＬ
部と共用の加算回路４０及び電圧制御発振器１２とを備
える。
振器１２の出力ＣＯをディジタル値に変換するＡ−Ｄ変
換器１３と、このＡ−Ｄ変換器１３からの２つのディジ
タル値を比較し入力信号ＩＮ及び電圧制御発振器１２の
出力ＣＯの位相誤差信号を出力する位相誤差検出器１４
と、この位相誤差検出器１４の出力を積分する積分器１
９を含み位相誤差検出器１４の出力の自走発振周波数設
定信号ＦＳ及び積分器１９の値がオーバーフロー／アン
ダーフローを示す信号（ＯＦ／ＵＦ）等によって制御し
て出力すると共に積分結果を出力するタイミング制御論
理回路１５と、このタイミング制御論理回路１５の出力
をアナログ信号に変換するＤ−Ａ変換器１１と、ＦＬＬ
部と共用の加算回路４０及び電圧制御発振器１２とを備
える。
【００１１】このＰＬＬ部においては、積分器１９の値
がオーバーフロー／アンダーフローしていない状態で
は、自走発振周波数がロックレンジ内に保たれ、入力信
号ＩＮに同期した出力信号ＯＵＴが得られる。
がオーバーフロー／アンダーフローしていない状態で
は、自走発振周波数がロックレンジ内に保たれ、入力信
号ＩＮに同期した出力信号ＯＵＴが得られる。
【００１２】しかし、過度の温度変動や電源電圧変動又
は構成素子の経時変化等によって自走発振周波数がＰＬ
Ｌ部のロックレンジを逸脱すると、積分器１９の値がオ
ーバーフロー／アンダーフローし、オーバーフロー／ア
ンダーブロー信号ＯＦ／ＵＦが出力される。この信号
（ＯＦ／ＵＦ）によって、積分器１９→ＡＮＤ回路３９
→加算器３８→マルチプレクサ３７→レジスタ３６→Ｄ
−Ａ変換器１０→加算回路４４→電圧制御発振器１２→
Ａ−Ｄ変換器１３→位相誤差検出器１４→ＡＮＤ回路１
６→積分器１９のループが形成され、電圧制御発振器１
２の自走発振周波数をＰＬＬ部のロックレジスタ内に保
つように制御する。
は構成素子の経時変化等によって自走発振周波数がＰＬ
Ｌ部のロックレンジを逸脱すると、積分器１９の値がオ
ーバーフロー／アンダーフローし、オーバーフロー／ア
ンダーブロー信号ＯＦ／ＵＦが出力される。この信号
（ＯＦ／ＵＦ）によって、積分器１９→ＡＮＤ回路３９
→加算器３８→マルチプレクサ３７→レジスタ３６→Ｄ
−Ａ変換器１０→加算回路４４→電圧制御発振器１２→
Ａ−Ｄ変換器１３→位相誤差検出器１４→ＡＮＤ回路１
６→積分器１９のループが形成され、電圧制御発振器１
２の自走発振周波数をＰＬＬ部のロックレジスタ内に保
つように制御する。
【００１３】
【発明が解決しようとする課題】この従来のＰＬＬ回路
では、パワーオン時又はリセット時に電圧制御発振器１
２の自走発振周波数を設定するＦＬＬ部に、３つのカウ
ンタ３０，３１，３２やＤ−Ａ変換器１０を含むため回
路規模が大きくなるという欠点があり、また、供給源か
らの基準クロックパルスを必要とするため、この基準ク
ロックパルスを供給源からの“０”，“１”のランター
ムパターンのパルス列から再生するような場合、自走発
振周波数を正しく設定することができないという欠点が
あった。
では、パワーオン時又はリセット時に電圧制御発振器１
２の自走発振周波数を設定するＦＬＬ部に、３つのカウ
ンタ３０，３１，３２やＤ−Ａ変換器１０を含むため回
路規模が大きくなるという欠点があり、また、供給源か
らの基準クロックパルスを必要とするため、この基準ク
ロックパルスを供給源からの“０”，“１”のランター
ムパターンのパルス列から再生するような場合、自走発
振周波数を正しく設定することができないという欠点が
あった。
【００１４】本発明の目的は、回路規模を小さくすると
共に、自走発振周波数を正しく設定することができるＰ
ＬＬ回路を提供することにある。
共に、自走発振周波数を正しく設定することができるＰ
ＬＬ回路を提供することにある。
【００１５】
【課題を解決するための手段】本発明のＰＬＬ回路は、
出力信号の周波数を１／Ｎ（Ｎは１以上の整数）に分周
した信号と入力信号との位相を比較しその位相差情報を
含む位相誤差信号を出力する位相周波数比較器と、前記
位相誤差信号の高周波成分を除去し制御電圧を発生する
ループフィルタと、前記制御電圧とトリミングデータと
によって制御された周波数の前記出力信号を発生する電
圧制御発振器と、前記位相誤差信号によって前記出力信
号と前記入力信号との同期状態を判定し所定の周期の同
期信号を発生する同期判定回路と、前記制御電圧と所定
のレベルの基準電圧とを比較しその比較結果と対応した
情報をもつ比較結果信号を出力する比較器と、自走発振
周波数設定信号がアクティブレベルのとき前記比較結果
信号の情報を含む前記トリミングデータを前記同期信号
と同期して出力しインアクティブレベルになるとこのイ
ンアクティブレベルになる直前の前記トリミングデータ
を保持し出力するトリミングデータ発生回路とを有して
いる。
出力信号の周波数を１／Ｎ（Ｎは１以上の整数）に分周
した信号と入力信号との位相を比較しその位相差情報を
含む位相誤差信号を出力する位相周波数比較器と、前記
位相誤差信号の高周波成分を除去し制御電圧を発生する
ループフィルタと、前記制御電圧とトリミングデータと
によって制御された周波数の前記出力信号を発生する電
圧制御発振器と、前記位相誤差信号によって前記出力信
号と前記入力信号との同期状態を判定し所定の周期の同
期信号を発生する同期判定回路と、前記制御電圧と所定
のレベルの基準電圧とを比較しその比較結果と対応した
情報をもつ比較結果信号を出力する比較器と、自走発振
周波数設定信号がアクティブレベルのとき前記比較結果
信号の情報を含む前記トリミングデータを前記同期信号
と同期して出力しインアクティブレベルになるとこのイ
ンアクティブレベルになる直前の前記トリミングデータ
を保持し出力するトリミングデータ発生回路とを有して
いる。
【００１６】また、トリミングデータ発生回路が、比較
結果信号が第１のレベルのときはデータ“−１”を出力
し第２のレベルのときはデータ“＋１”を出力する第１
のマルチプレクサと、自走発振周波数設定信号がアクテ
ィブレベルのときは前記第１のマルチプレクサの出力デ
ータを選択して出力しインアクティブレベルのときはデ
ータ“０”を出力する第２のマルチプレクサと、この第
２のマルチプレクサの出力データとトリミングデータと
を加算し出力する加算器と、この加算器の出力データを
同期信号に同期して取込んで保持し前記トリミングデー
タとして出力するレジスタとを備えて構成され、電圧制
御発振器が、負入力端に制御電圧を受ける増幅器と、ソ
ースに電源電位を受けゲートを前記増幅器の出力端と接
続しドレインを前記増幅器の正入力端と接続する第１の
トランジスタと、一端をこの第１のトランジスタのドレ
インと接続し他端を接地電位点と接続する抵抗と、トリ
ミングデータの各ビットとそれぞれ対応して設けられそ
れぞれソースに前記電源電位を受けゲートを前記増幅器
の出力端と接続し前記第１のトランジスタと共にこの第
１のトランジスタに対し所定の電流比をもつカレントミ
ラー回路を形成する複数の第２のトランジスタと、これ
ら第２のトランジスタとそれぞれ対応して設けられソー
ス，ドレインのうちの一方を対応する前記第２のトラン
ジスタのドレインと接続し他方を共通接続しゲートに前
記トリミングデータの対応ビットを受けてオン，オフす
る複数の第３のトランジスタと、これら第３のトランジ
スタのソース，ドレインのうちの他方からの電流を受け
てその電流値と対応した周波数の出力信号を発生する電
流制御発振器とを備えて構成される。
結果信号が第１のレベルのときはデータ“−１”を出力
し第２のレベルのときはデータ“＋１”を出力する第１
のマルチプレクサと、自走発振周波数設定信号がアクテ
ィブレベルのときは前記第１のマルチプレクサの出力デ
ータを選択して出力しインアクティブレベルのときはデ
ータ“０”を出力する第２のマルチプレクサと、この第
２のマルチプレクサの出力データとトリミングデータと
を加算し出力する加算器と、この加算器の出力データを
同期信号に同期して取込んで保持し前記トリミングデー
タとして出力するレジスタとを備えて構成され、電圧制
御発振器が、負入力端に制御電圧を受ける増幅器と、ソ
ースに電源電位を受けゲートを前記増幅器の出力端と接
続しドレインを前記増幅器の正入力端と接続する第１の
トランジスタと、一端をこの第１のトランジスタのドレ
インと接続し他端を接地電位点と接続する抵抗と、トリ
ミングデータの各ビットとそれぞれ対応して設けられそ
れぞれソースに前記電源電位を受けゲートを前記増幅器
の出力端と接続し前記第１のトランジスタと共にこの第
１のトランジスタに対し所定の電流比をもつカレントミ
ラー回路を形成する複数の第２のトランジスタと、これ
ら第２のトランジスタとそれぞれ対応して設けられソー
ス，ドレインのうちの一方を対応する前記第２のトラン
ジスタのドレインと接続し他方を共通接続しゲートに前
記トリミングデータの対応ビットを受けてオン，オフす
る複数の第３のトランジスタと、これら第３のトランジ
スタのソース，ドレインのうちの他方からの電流を受け
てその電流値と対応した周波数の出力信号を発生する電
流制御発振器とを備えて構成される。
【００１７】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１８】図１は本発明の一実施例を示すプロック図
である。
である。
【００１９】この実施例は、出力信号ＯＵＴの周波数を
１／Ｎ（Ｎは１以上の整数）に分周する分周器４（Ｎ＝
１のときは出力信号ＯＵＴをそのまま出力）と、この分
周器４からの信号と入力信号ＩＮとの位相を比較しその
位相差情報を含む位相誤差信号ＰＥを出力する位相周波
数比較器１と、位相誤差信号ＰＥの高周波成分を除去し
制御電圧Ｖｃを出力するループフィルタ２と、制御電圧
ＶｃとトリミングデータＴＤとによって制御された周波
数の出力信号ＯＵＴを発生する電圧制御発振器３と、位
相誤差信号ＰＥによって出力信号ＯＵＴと入力信号ＩＮ
との同期状態を判定し所定の周期の同期信号ＳＹＮを出
力する同期判定回路と、制御電圧Ｖｃを所定のレベルの
基準電圧Ｖｒと比較しその比較結果と対応したレベルの
比較結果信号ＣＲを出力する比較器６と、比較結果信号
ＣＲが第１のレベル（“１”レベル、例えば高レベル）
のときはデータ“−１”、第２のレベル（“０”レベ
ル）のときはデータ“＋１”を出力するマルチプレクサ
７１、自走発振周波設定信号ＦＣがアクティブレベル
（“１”レベル）のときはマルチプレクサ７１の出力デ
ータを選択しインアクティブレベルのときはデータ
“０”を出力するマルチプレクサ７２、このマルチプレ
クサ７２の出力データとトリミングデータＴＤとを加算
し出力する加算器７３、及びこの加算器７３の出力デー
タを周期信号ＳＹＮに同期して取込んで保持しトリミン
グデータＴＤとして出力するレジスタ７４を備え自走発
振周波数設定信号ＦＳがアクティブレベルのとき比較結
果信号ＣＲの情報を含むトリミングデータＴＤを同期信
号ＳＹＮに同期して出力しインアクティブレベルになる
とこのインアクティブレベルになる直前のトリミングデ
ータを保持し出力するトリミングデータ発生回路７とを
有する構成となっている。
１／Ｎ（Ｎは１以上の整数）に分周する分周器４（Ｎ＝
１のときは出力信号ＯＵＴをそのまま出力）と、この分
周器４からの信号と入力信号ＩＮとの位相を比較しその
位相差情報を含む位相誤差信号ＰＥを出力する位相周波
数比較器１と、位相誤差信号ＰＥの高周波成分を除去し
制御電圧Ｖｃを出力するループフィルタ２と、制御電圧
ＶｃとトリミングデータＴＤとによって制御された周波
数の出力信号ＯＵＴを発生する電圧制御発振器３と、位
相誤差信号ＰＥによって出力信号ＯＵＴと入力信号ＩＮ
との同期状態を判定し所定の周期の同期信号ＳＹＮを出
力する同期判定回路と、制御電圧Ｖｃを所定のレベルの
基準電圧Ｖｒと比較しその比較結果と対応したレベルの
比較結果信号ＣＲを出力する比較器６と、比較結果信号
ＣＲが第１のレベル（“１”レベル、例えば高レベル）
のときはデータ“−１”、第２のレベル（“０”レベ
ル）のときはデータ“＋１”を出力するマルチプレクサ
７１、自走発振周波設定信号ＦＣがアクティブレベル
（“１”レベル）のときはマルチプレクサ７１の出力デ
ータを選択しインアクティブレベルのときはデータ
“０”を出力するマルチプレクサ７２、このマルチプレ
クサ７２の出力データとトリミングデータＴＤとを加算
し出力する加算器７３、及びこの加算器７３の出力デー
タを周期信号ＳＹＮに同期して取込んで保持しトリミン
グデータＴＤとして出力するレジスタ７４を備え自走発
振周波数設定信号ＦＳがアクティブレベルのとき比較結
果信号ＣＲの情報を含むトリミングデータＴＤを同期信
号ＳＹＮに同期して出力しインアクティブレベルになる
とこのインアクティブレベルになる直前のトリミングデ
ータを保持し出力するトリミングデータ発生回路７とを
有する構成となっている。
【００２０】次にこの実施例のシステムパワーオン時又
はリセット時における電圧制御発振器３の自走発振周波
数の設定動作について説明する。
はリセット時における電圧制御発振器３の自走発振周波
数の設定動作について説明する。
【００２１】システムパワーオン時やシステムリセット
時には、自走発振周波数が設定されるまでの期間、自走
発振周波数設定信号ＦＳがアクティブレベルとなり、ト
リミングデータ発生回路７のマルチプレクサ７２に供給
される。
時には、自走発振周波数が設定されるまでの期間、自走
発振周波数設定信号ＦＳがアクティブレベルとなり、ト
リミングデータ発生回路７のマルチプレクサ７２に供給
される。
【００２２】位相周波数比較器１，ループフィルタ２，
電圧制御発振器３及び分周器４は、電圧制御発振器３が
ループフィルタ２からの制御電圧Ｖｃとトリミングデー
タＴＤとによって発振周波数が制御される他は、極めて
一般的なＰＬＬ回路と同様の動作を行い入力信号ＩＮに
同期した出力信号ＯＵＴを出力する。
電圧制御発振器３及び分周器４は、電圧制御発振器３が
ループフィルタ２からの制御電圧Ｖｃとトリミングデー
タＴＤとによって発振周波数が制御される他は、極めて
一般的なＰＬＬ回路と同様の動作を行い入力信号ＩＮに
同期した出力信号ＯＵＴを出力する。
【００２３】比較器６は、ループフィルタ２の出力電
圧、即ち制御電圧Ｖｃが基準電圧Ｖｒより小さいとき
“１”レベル、大きいとに“０”レベルの比較結果信号
ＣＲを出力する。この比較結果信号ＣＲの“１”レベル
に応答してデータ“−１”、“０”レベルに応答してデ
ータ“＋１”がマルチプレクサ７１から出力され、自走
発振周波数設定信号ＦＣがアクティブレベル（“１”）
であるので、このマルチプレクサ７１の出力データが加
算器７３に供給される。
圧、即ち制御電圧Ｖｃが基準電圧Ｖｒより小さいとき
“１”レベル、大きいとに“０”レベルの比較結果信号
ＣＲを出力する。この比較結果信号ＣＲの“１”レベル
に応答してデータ“−１”、“０”レベルに応答してデ
ータ“＋１”がマルチプレクサ７１から出力され、自走
発振周波数設定信号ＦＣがアクティブレベル（“１”）
であるので、このマルチプレクサ７１の出力データが加
算器７３に供給される。
【００２４】加算器７３はトリミングデータＴＤにマル
チプレクサ７１からの“−１”，“＋１”を加算し、そ
の結果が同期信号ＳＹＮに同期してレジスタ７４に取込
まれ再びトリミングデータＴＤとして出力される。
チプレクサ７１からの“−１”，“＋１”を加算し、そ
の結果が同期信号ＳＹＮに同期してレジスタ７４に取込
まれ再びトリミングデータＴＤとして出力される。
【００２５】このトリミングデータＴＤと制御電圧Ｖｃ
とにより電圧制御発振器３の発振周波数が制御され、そ
の結果がループフィルタ２から制御電圧Ｖｃとして現わ
れる。この動作は制御電圧Ｖｃが基準電圧Ｖｒと一致す
るまでくり返えされる。従って、基準電圧Ｖｒを適正値
に設定することにより、製造プロセスにおける諸パラレ
ータのばらつき等に関係なく電圧制御発振器３の自走発
振周波数を適正値に設定することができる。
とにより電圧制御発振器３の発振周波数が制御され、そ
の結果がループフィルタ２から制御電圧Ｖｃとして現わ
れる。この動作は制御電圧Ｖｃが基準電圧Ｖｒと一致す
るまでくり返えされる。従って、基準電圧Ｖｒを適正値
に設定することにより、製造プロセスにおける諸パラレ
ータのばらつき等に関係なく電圧制御発振器３の自走発
振周波数を適正値に設定することができる。
【００２６】電圧制御発振器３は一例として図２に示す
ように、負入力端（−）に制御電圧Ｖｃを受ける増幅器
Ａ１と、ソースに電源電位Ｖｃｃを受けゲートを増幅器
３１の出力端と接続しドレインを増幅器３１の正入力端
（＋）を接続するトランジスタＱ１と、一端をトランジ
スタＱ１のドレインと接続し他端を接地電位点と接続す
る抵抗Ｒ１と、ビットＴＤ１，ＴＤ２，…，ＴＤｎで構
成されたトリミングデータＴＤの各ビットとそれぞれ対
応して設けられそれぞれソースに電源電位Ｖｃｃを受け
ゲートを増幅器３１の出力端と接続しトランジスタＱ１
と共にこのトランジスタＱ１に対し所定の電流比をもつ
カレントミラー回路を形成するトランジスタＱ１１，Ｑ
１２，…，Ｑ１ｎと、これらトランジスタＱ１１，Ｑ１
２，…，Ｑ１ｎとそれぞれ対応して設けられソース，ド
レインのうちの一方を対応するトランジスタ（Ｑ１１，
Ｑ１２，…，Ｑ１ｎ）のドレインと接続しゲートにトリ
ミングデータＴＤの対応ビットを受けてオフ，オフしソ
ース，ドレインの他方を共通接続して電流出力端とする
トランジスタＱ２１，Ｑ２２，…，Ｑ２ｎと、これらト
ランジスタＱ２１，Ｈ２２，…，Ｑ２ｎの電流出力端か
らの電流を受けてその電流値と対応した周波数の出力信
号ＯＵＴを発生する電流制御発振器３２とを備えた構成
となっている。なお、増幅器Ａ１，トランジスタＱ１，
Ｑ１１〜Ｑ１ｎ，Ｑ２１〜Ｑ２ｎ及び抵抗Ｒ１は、制御
電圧ＶｃとトリミングデータＴＤの値とに比例した電流
を出力する電圧電流変換器３−１を形成している。
ように、負入力端（−）に制御電圧Ｖｃを受ける増幅器
Ａ１と、ソースに電源電位Ｖｃｃを受けゲートを増幅器
３１の出力端と接続しドレインを増幅器３１の正入力端
（＋）を接続するトランジスタＱ１と、一端をトランジ
スタＱ１のドレインと接続し他端を接地電位点と接続す
る抵抗Ｒ１と、ビットＴＤ１，ＴＤ２，…，ＴＤｎで構
成されたトリミングデータＴＤの各ビットとそれぞれ対
応して設けられそれぞれソースに電源電位Ｖｃｃを受け
ゲートを増幅器３１の出力端と接続しトランジスタＱ１
と共にこのトランジスタＱ１に対し所定の電流比をもつ
カレントミラー回路を形成するトランジスタＱ１１，Ｑ
１２，…，Ｑ１ｎと、これらトランジスタＱ１１，Ｑ１
２，…，Ｑ１ｎとそれぞれ対応して設けられソース，ド
レインのうちの一方を対応するトランジスタ（Ｑ１１，
Ｑ１２，…，Ｑ１ｎ）のドレインと接続しゲートにトリ
ミングデータＴＤの対応ビットを受けてオフ，オフしソ
ース，ドレインの他方を共通接続して電流出力端とする
トランジスタＱ２１，Ｑ２２，…，Ｑ２ｎと、これらト
ランジスタＱ２１，Ｈ２２，…，Ｑ２ｎの電流出力端か
らの電流を受けてその電流値と対応した周波数の出力信
号ＯＵＴを発生する電流制御発振器３２とを備えた構成
となっている。なお、増幅器Ａ１，トランジスタＱ１，
Ｑ１１〜Ｑ１ｎ，Ｑ２１〜Ｑ２ｎ及び抵抗Ｒ１は、制御
電圧ＶｃとトリミングデータＴＤの値とに比例した電流
を出力する電圧電流変換器３−１を形成している。
【００２７】増幅器Ａ１とトランジスタＱ１とは増幅器
Ａ１の負入力端（−）と正入力端（＋）とが等しくなる
ように作用するので、抵抗Ｒ１にはＶｃ／Ｒ１（Ｒ１は
抵抗Ｒ１の抵抗値），すなわち制御電圧Ｖｃに比例した
電流が流れる。トランジスタＱ１と共にカレントミラー
回路を形成するトランジスタＱ１１，Ｑ１ｎには、トラ
ンジスタＱ１に流れる電流と対応した電流が流れる。こ
こで、トランジスタＱ１１，Ｑ１２，…，Ｑ１ｎに流れ
る電流のそれぞれをトランジスタＱ１に流れる電流に対
し、２・ａ，２2 ・ａ，…，２n ・ａとしておくと、制
御電圧Ｖｃに比例すると同時にトリミングデータＴＤ
（ＴＤ１，ＴＤ２，…，ＴＤｎ）の値に比例した値の電
流を得ることができる。
Ａ１の負入力端（−）と正入力端（＋）とが等しくなる
ように作用するので、抵抗Ｒ１にはＶｃ／Ｒ１（Ｒ１は
抵抗Ｒ１の抵抗値），すなわち制御電圧Ｖｃに比例した
電流が流れる。トランジスタＱ１と共にカレントミラー
回路を形成するトランジスタＱ１１，Ｑ１ｎには、トラ
ンジスタＱ１に流れる電流と対応した電流が流れる。こ
こで、トランジスタＱ１１，Ｑ１２，…，Ｑ１ｎに流れ
る電流のそれぞれをトランジスタＱ１に流れる電流に対
し、２・ａ，２2 ・ａ，…，２n ・ａとしておくと、制
御電圧Ｖｃに比例すると同時にトリミングデータＴＤ
（ＴＤ１，ＴＤ２，…，ＴＤｎ）の値に比例した値の電
流を得ることができる。
【００２８】図３（ａ）〜（ｃ）はそれぞれ電流制御発
振器３−２，電圧電流変換器３−１及び電圧制御発振器
３の入出力特性図である。これら入出力特性図におい
て、実線は設計値を示し破線は製造プロセスにおける諸
パラメータが変動したときの特性を示す。電流制御発振
器３−２の電流対発振周波数特性が図３（ａ）の破線の
ように設計値からずれた場合、電圧電流変換器３−１の
制御電圧Ｖｃ，トリミングデータＴＤ対電流特性を図３
（ｂ）の破線のように設定することにより、電圧制御発
振器３の制御電圧Ｖｃ，トリミングデータＴＤ対発振周
波数特性を設計値に等しくすることができる。電圧電流
変換器３−１の制御電圧Ｖｃ，トリミングデータＴＤ対
電流特性の設定は、基準電圧Ｖｒを調整することにより
所望の特性とすることができる。
振器３−２，電圧電流変換器３−１及び電圧制御発振器
３の入出力特性図である。これら入出力特性図におい
て、実線は設計値を示し破線は製造プロセスにおける諸
パラメータが変動したときの特性を示す。電流制御発振
器３−２の電流対発振周波数特性が図３（ａ）の破線の
ように設計値からずれた場合、電圧電流変換器３−１の
制御電圧Ｖｃ，トリミングデータＴＤ対電流特性を図３
（ｂ）の破線のように設定することにより、電圧制御発
振器３の制御電圧Ｖｃ，トリミングデータＴＤ対発振周
波数特性を設計値に等しくすることができる。電圧電流
変換器３−１の制御電圧Ｖｃ，トリミングデータＴＤ対
電流特性の設定は、基準電圧Ｖｒを調整することにより
所望の特性とすることができる。
【００２９】電圧制御発振器３を上記のような構成とす
ることにより、Ｄ−Ａ変換器を使用することなく電圧制
御発振器３の自走発振周波数を制御電圧Ｖｃ及びトリミ
ングデータＴＤにより制御することができる。
ることにより、Ｄ−Ａ変換器を使用することなく電圧制
御発振器３の自走発振周波数を制御電圧Ｖｃ及びトリミ
ングデータＴＤにより制御することができる。
【００３０】
【発明の効果】以上説明したように本発明は、位相周波
数比較器からの位相誤差信号によって出力信号と入力信
号との同期状態を判定し所定の同期の周期信号を発生す
る同期判定回路と、ループフィルタからの制御電圧を基
準電圧と比較しその比較結果信号を出力する比較器と、
自走発振周波数設定信号がアクティブレベルのとき比較
結果信号の情報を含むトリミングデータを同期信号に同
期て出力しインアクティブレベルになると直前のトリミ
ングデータを保持するトリミングデータ発生回路とを設
け、電圧制御発振器の発振周波数を制御電圧及びトリミ
ングデータにより制御する構成とすることにより、従来
例のようにカウンタやＤ−Ａ変換器を使用しないので回
路規模を小さくすることができ、かつ自走発振周波数が
供給源からの基準クロックパルスによらず基準電圧で制
御できるのでこの自走発振周波数を正しく設定すること
ができる効果がある。
数比較器からの位相誤差信号によって出力信号と入力信
号との同期状態を判定し所定の同期の周期信号を発生す
る同期判定回路と、ループフィルタからの制御電圧を基
準電圧と比較しその比較結果信号を出力する比較器と、
自走発振周波数設定信号がアクティブレベルのとき比較
結果信号の情報を含むトリミングデータを同期信号に同
期て出力しインアクティブレベルになると直前のトリミ
ングデータを保持するトリミングデータ発生回路とを設
け、電圧制御発振器の発振周波数を制御電圧及びトリミ
ングデータにより制御する構成とすることにより、従来
例のようにカウンタやＤ−Ａ変換器を使用しないので回
路規模を小さくすることができ、かつ自走発振周波数が
供給源からの基準クロックパルスによらず基準電圧で制
御できるのでこの自走発振周波数を正しく設定すること
ができる効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１に示された実施例の電圧制御発振器の回路
図である。
図である。
【図３】図２に示された電圧制御発振器の各部の特性図
である。
である。
【図４】従来のＰＬＬ回路の一例を示すブロック図であ
る。
る。
１ 位相周波数比較器 ２ ループフィルタ ３ 電圧制御発振器 ３−１ 電圧電流変換器 ３−２ 電流制御発振器 ４ 分周器 ５ 同期判定回路 ６ 比較器 ７ トリミングデータ発生回路 １０，１１ Ｄ−Ａ変換器 １２ 電圧制御発振器 １３ Ａ−Ｄ変換器 １４ 位相誤差検出器 １５ タイミング制御論理回路 １９ 積分器 ３０〜３２ カウンタ ３３，３４ 比較器 ３７ マルチプレクサ ３８ 加算器 ３９ ＡＮＤ回路 ４４ 加算回路 ７１，７２ マルチプレクサ ７３ 加算器 ７４ レジスタ
Claims (3)
- 【請求項１】 出力信号の周波数を１／Ｎ（Ｎは１以上
の整数）に分周した信号と入力信号との位相を比較しそ
の位相差情報を含む位相誤差信号を出力する位相周波数
比較器と、前記位相誤差信号の高周波成分を除去し制御
電圧を発生するループフィルタと、前記制御電圧とトリ
ミングデータとによって制御された周波数の前記出力信
号を発生する電圧制御発振器と、前記位相誤差信号によ
って前記出力信号と前記入力信号との同期状態を判定し
所定の周期の同期信号を発生する同期判定回路と、前記
制御電圧と所定のレベルの基準電圧とを比較しその比較
結果と対応した情報をもつ比較結果信号を出力する比較
器と、自走発振周波数設定信号がアクティブレベルのと
き前記比較結果信号の情報を含む前記トリミングデータ
を前記同期信号と同期して出力しインアクティブレベル
になるとこのインアクティブレベルになる直前の前記ト
リミングデータを保持し出力するトリミングデータ発生
回路とを有することを特徴とするＰＬＬ回路。 - 【請求項２】 トリミングデータ発生回路が、比較結果
信号が第１のレベルのときはデータ“−１”を出力し第
２のレベルのときはデータ“＋１”を出力する第１のマ
ルチプレクサと、自走発振周波数設定信号がアクティブ
レベルのときは前記第１のマルチプレクサの出力データ
を選択して出力しインアクティブレベルのときはデータ
“０”を出力する第２のマルチプレクサと、この第２の
マルチプレクサの出力データとトリミングデータとを加
算し出力する加算器と、この加算器の出力データを同期
信号に同期して取込んで保持し前記トリミングデータと
して出力するレジスタとを備えて構成された請求項１記
載のＰＬＬ回路。 - 【請求項３】 電圧制御発振器が、負入力端に制御電圧
を受ける増幅器と、ソースに電源電位を受けゲートを前
記増幅器の出力端と接続しドレインを前記増幅器の正入
力端と接続する第１のトランジスタと、一端をこの第１
のトランジスタのドレインと接続し他端を接地電位点と
接続する抵抗と、トリミングデータの各ビットとそれぞ
れ対応して設けられそれぞれソースに前記電源電位を受
けゲートを前記増幅器の出力端と接続し前記第１のトラ
ンジスタと共にこの第１のトランジスタに対し所定の電
流比をもつカレントミラー回路を形成する複数の第２の
トランジスタと、これら第２のトランジスタとそれぞれ
対応して設けられソース，ドレインのうちの一方を対応
する前記第２のトランジスタのドレインと接続し他方を
共通接続しゲートに前記トリミングデータの対応ビット
を受けてオン，オフする複数の第３のトランジスタと、
これら第３のトランジスタのソース，ドレインのうちの
他方からの電流を受けてその電流値と対応した周波数の
出力信号を発生する電流制御発振器とを備えて構成され
た請求項１記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5184556A JPH0746123A (ja) | 1993-07-27 | 1993-07-27 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5184556A JPH0746123A (ja) | 1993-07-27 | 1993-07-27 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0746123A true JPH0746123A (ja) | 1995-02-14 |
Family
ID=16155279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5184556A Pending JPH0746123A (ja) | 1993-07-27 | 1993-07-27 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746123A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1205941A3 (en) * | 2000-11-09 | 2004-06-30 | GE Medical Systems Global Technology Company LLC | Collimator control method and apparatus, and X-ray CT apparatus |
| DE19950360B4 (de) * | 1999-10-19 | 2005-12-15 | VIA Technologies, Inc., Hsien-Tien | Phasenregelkreis (PLL)-Taktgeber mit programierbarem Laufzeitunterschied und programmierbarer Frequenz |
| US7012470B2 (en) | 2003-03-25 | 2006-03-14 | Renesas Technology Corp. | Communication semiconductor integrated circuit with frequency adjustment/control circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62160821A (ja) * | 1986-01-10 | 1987-07-16 | Hitachi Ltd | バ−スト信号用ｐｌｌ回路 |
| JPH0470122A (ja) * | 1990-07-10 | 1992-03-05 | Canon Inc | Ｐｌｌ制御装置 |
-
1993
- 1993-07-27 JP JP5184556A patent/JPH0746123A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62160821A (ja) * | 1986-01-10 | 1987-07-16 | Hitachi Ltd | バ−スト信号用ｐｌｌ回路 |
| JPH0470122A (ja) * | 1990-07-10 | 1992-03-05 | Canon Inc | Ｐｌｌ制御装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19950360B4 (de) * | 1999-10-19 | 2005-12-15 | VIA Technologies, Inc., Hsien-Tien | Phasenregelkreis (PLL)-Taktgeber mit programierbarem Laufzeitunterschied und programmierbarer Frequenz |
| DE19950360B8 (de) * | 1999-10-19 | 2006-03-30 | VIA Technologies, Inc., Hsien-Tien | Phasenregelkreis (PLL)-Taktgeber mit programmierbarem Laufzeitunterschied und programmierbarer Frequenz |
| EP1205941A3 (en) * | 2000-11-09 | 2004-06-30 | GE Medical Systems Global Technology Company LLC | Collimator control method and apparatus, and X-ray CT apparatus |
| US7012470B2 (en) | 2003-03-25 | 2006-03-14 | Renesas Technology Corp. | Communication semiconductor integrated circuit with frequency adjustment/control circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19961126 |