JP2979043B2 - マルチル―プゲイン弱結合発振器 - Google Patents
マルチル―プゲイン弱結合発振器Info
- Publication number
- JP2979043B2 JP2979043B2 JP1170750A JP17075089A JP2979043B2 JP 2979043 B2 JP2979043 B2 JP 2979043B2 JP 1170750 A JP1170750 A JP 1170750A JP 17075089 A JP17075089 A JP 17075089A JP 2979043 B2 JP2979043 B2 JP 2979043B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- frequency
- signal processor
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はマルチループゲイン弱結合発振器に関し、詳
細には比較する二つの信号周波数差の大小に応じてルー
プゲインを切替て、同期成立を早めたマルチループゲイ
ン弱結合発振器に関するものである。
細には比較する二つの信号周波数差の大小に応じてルー
プゲインを切替て、同期成立を早めたマルチループゲイ
ン弱結合発振器に関するものである。
（従来技術） 基準となる極めて高精度の周波数信号を各所に伝達
し、この信号を基にして同様に精度の高い信号周波数を
発生する装置として、弱結合発振器が存在する。
し、この信号を基にして同様に精度の高い信号周波数を
発生する装置として、弱結合発振器が存在する。
弱結合とは、基準信号とこれに同期させる電圧制御発
振器（VCO）との結合度合いが小さく設定されたもの
で、上記基準信号の途絶や大きな乱れが直ちにVCOに作
用するのを防止するための手段である。
振器（VCO）との結合度合いが小さく設定されたもの
で、上記基準信号の途絶や大きな乱れが直ちにVCOに作
用するのを防止するための手段である。
第４図と第５図は従来の弱結合発振器のブロック図と
その同期成立過程を示した図であり、第４図の１は外部
基準入力信号源、２はデジタル位相比較器、３はデジタ
ルフィルタ、４はデジタル・アナログ変換器および５は
電圧制御型水晶発振器で、これらのブロックは図示した
ように全て直列に接続され、更に上記電圧制御型水晶発
振器５の出力の一部がデジタル位相比較器２のもう一方
の入力端にフィードバックされている。
その同期成立過程を示した図であり、第４図の１は外部
基準入力信号源、２はデジタル位相比較器、３はデジタ
ルフィルタ、４はデジタル・アナログ変換器および５は
電圧制御型水晶発振器で、これらのブロックは図示した
ように全て直列に接続され、更に上記電圧制御型水晶発
振器５の出力の一部がデジタル位相比較器２のもう一方
の入力端にフィードバックされている。
また、上記デジタルフィルタ３の内部はそれぞれげゲ
インの異なる二つのシグナルプロセッサ６、７と、これ
らの入力と出力とを切り替えるためのスイッチ８、９
と、出力端に接続されたメモリ10と、該メモリと前記シ
グナルプロセッサからの出力とを選択的に切り替えて上
記デジタル・アナログ変換器に対して出力する第三のス
イッチ11と、デジタルフィルタ全体を制御するマイクロ
プロセッサ12とから構成されている。
インの異なる二つのシグナルプロセッサ６、７と、これ
らの入力と出力とを切り替えるためのスイッチ８、９
と、出力端に接続されたメモリ10と、該メモリと前記シ
グナルプロセッサからの出力とを選択的に切り替えて上
記デジタル・アナログ変換器に対して出力する第三のス
イッチ11と、デジタルフィルタ全体を制御するマイクロ
プロセッサ12とから構成されている。
そして、このように構成された弱結合発振器は次のよ
うに３つのモードで動作する。
うに３つのモードで動作する。
ａ）Pull In Mode このモードは電源投入時のように、VCXO5の出力信号
周波数f outと外部基準入力信号源１の周波数f inとの
偏差が大きいときの動作モードで、両者の周波数偏差を
マイクロプロセッサMPU12により検出して、その偏差が
大きいときゲインの大きいシグナルプロセッサ６を選択
するように上記スイッチ８と９とを制御することによっ
て上記二つの信号周波数の同期成立を早めるよう機能す
るモードである。
周波数f outと外部基準入力信号源１の周波数f inとの
偏差が大きいときの動作モードで、両者の周波数偏差を
マイクロプロセッサMPU12により検出して、その偏差が
大きいときゲインの大きいシグナルプロセッサ６を選択
するように上記スイッチ８と９とを制御することによっ
て上記二つの信号周波数の同期成立を早めるよう機能す
るモードである。
ｂ）Lock In Mode このモードは上記Pull In Modeを経て外部基準入力
信号源１とVCXO5との同期が成立し両者の周波数が高精
度に一致した後に動作するモードで、同様にこのことを
MPU12により検出して、ゲインの小さいシグナルプロセ
ッサ７に切り替える。
信号源１とVCXO5との同期が成立し両者の周波数が高精
度に一致した後に動作するモードで、同様にこのことを
MPU12により検出して、ゲインの小さいシグナルプロセ
ッサ７に切り替える。
この状態のときは上記シグナルプロセッサ７からの出
力信号がメモリ10にある周期にてリフレッシュされつつ
記憶されている。
力信号がメモリ10にある周期にてリフレッシュされつつ
記憶されている。
また、このとき、上記外部基準入力信号源１とVCXOと
の結合が弱く、外部基準入力信号源に何らかの障害が発
生しても、この影響がVCXOに直ちに及ぶことがなく、極
端には外部基準入力信号源１の出力が途絶したとして
も、しばらくは同期成立時の周波数に近い発信周波数が
得られる ｃ）Free Run Mode このモードは上記外部基準入力信号源１からの信号が
途絶したときの動作モードで、デジタル位相比較器に比
２においてVCXO5と外部基準入力信号源１との位相差が
検出できないときに、上記第三のスイッチ11を切り替え
てメモリ10に記憶したデータに基づいて作出した電圧に
よってVCXOを制御するようにしている第５図は以上の各
動作を説明するための図で、時間０にて電源を投入する
と、初めのうちはゲインの大きいシグナルプロセッサ６
を選択し、Pull In Modeとなって急速に同期状態に近
ずくが、デジタル位相比較器の出力の値がある値に近ず
くと、ゲインの小さいシグナルプロセッサ７に切り替わ
り、Lock In Modeとなり、弱結合状態にて同期動作す
る。
の結合が弱く、外部基準入力信号源に何らかの障害が発
生しても、この影響がVCXOに直ちに及ぶことがなく、極
端には外部基準入力信号源１の出力が途絶したとして
も、しばらくは同期成立時の周波数に近い発信周波数が
得られる ｃ）Free Run Mode このモードは上記外部基準入力信号源１からの信号が
途絶したときの動作モードで、デジタル位相比較器に比
２においてVCXO5と外部基準入力信号源１との位相差が
検出できないときに、上記第三のスイッチ11を切り替え
てメモリ10に記憶したデータに基づいて作出した電圧に
よってVCXOを制御するようにしている第５図は以上の各
動作を説明するための図で、時間０にて電源を投入する
と、初めのうちはゲインの大きいシグナルプロセッサ６
を選択し、Pull In Modeとなって急速に同期状態に近
ずくが、デジタル位相比較器の出力の値がある値に近ず
くと、ゲインの小さいシグナルプロセッサ７に切り替わ
り、Lock In Modeとなり、弱結合状態にて同期動作す
る。
また、T2にて基準発振器出力が無くなると、メモリME
Mからの信号を採取してFree Run動作となって、高精度
の外部基準入力信号源に同期出来ないので僅か周波数の
変動が生ずることがあるが外部基準入力信号源からの信
号が無くなる直前の制御信号に基づいて比較的安定な周
波数にて発振を継続することが出来る。
Mからの信号を採取してFree Run動作となって、高精度
の外部基準入力信号源に同期出来ないので僅か周波数の
変動が生ずることがあるが外部基準入力信号源からの信
号が無くなる直前の制御信号に基づいて比較的安定な周
波数にて発振を継続することが出来る。
しかしながら、このような従来の弱結合発振器にあっ
ては位相同期系としてみたとき、上記シグナルプロセッ
サ６、７及びマイクロプロセッサ12とでデジタルフィル
タを構成しており、そのゲインとカットオフ周波数の値
等によって同期引き込み速度と同期引き込み範囲とが決
定される。
ては位相同期系としてみたとき、上記シグナルプロセッ
サ６、７及びマイクロプロセッサ12とでデジタルフィル
タを構成しており、そのゲインとカットオフ周波数の値
等によって同期引き込み速度と同期引き込み範囲とが決
定される。
そして、この二つの特性は互いに相反するもので、同
期引き込み範囲が広いと同期引き込み速度が遅くなり、
また同期引き込み速度を速くすると同期引き込み範囲が
狭くなって、同期外れの危険がおおきくなるという問題
があった。
期引き込み範囲が広いと同期引き込み速度が遅くなり、
また同期引き込み速度を速くすると同期引き込み範囲が
狭くなって、同期外れの危険がおおきくなるという問題
があった。
（発明の目的） 本発明はこのような従来の弱結合発振器の問題点に鑑
みてなされたもので、同期引き込み速度を早めるととも
に同期引き込み範囲を広くすることのできる弱結合発振
器を提供することを目的としている。
みてなされたもので、同期引き込み速度を早めるととも
に同期引き込み範囲を広くすることのできる弱結合発振
器を提供することを目的としている。
（発明の概要） 上記目的を達成するために本発明は、それぞれ利得の
異なる３以上のシグナルプロセッサと、シグナルプロセ
ッサから出力に応じて発振周波数が変動する単一の電圧
制御発振器とを備え、基準信号と電圧制御発振器の出力
信号との位相差が大きいときは、先ず、利得の大きいシ
グナルプロセッサを選択し、その後、上記位相差が小さ
くなるにしたがって順次利得の小さいシグナルプロセッ
サを選択するよう切り替える構成としたことを特徴とす
る。
異なる３以上のシグナルプロセッサと、シグナルプロセ
ッサから出力に応じて発振周波数が変動する単一の電圧
制御発振器とを備え、基準信号と電圧制御発振器の出力
信号との位相差が大きいときは、先ず、利得の大きいシ
グナルプロセッサを選択し、その後、上記位相差が小さ
くなるにしたがって順次利得の小さいシグナルプロセッ
サを選択するよう切り替える構成としたことを特徴とす
る。
（実施例） 以下図面を参照しつつ本発明の実施例について詳細に
説明する。
説明する。
第１図は本発明の一実施例を示すブロック図であり、
101、102、103、104、105は上記第４図の外部基準入力
信号源、デジタル位相比較器、デジタルアナログ変換器
及びVCXOでありこの実施例では、それぞれゲインの異な
る６つのシグナルプロセッサ106−１〜106−６がスイッ
チ108と109を介して選択自在に上記デジタル位相比較器
102とデジタルアナログ変換104の間に挿入されており、
夫々のゲインをGain1〜Gain6とすると、Gain1＞Gain2＞
Gain3＞Gain4＞Gain5＞Gain6の関係にある。
101、102、103、104、105は上記第４図の外部基準入力
信号源、デジタル位相比較器、デジタルアナログ変換器
及びVCXOでありこの実施例では、それぞれゲインの異な
る６つのシグナルプロセッサ106−１〜106−６がスイッ
チ108と109を介して選択自在に上記デジタル位相比較器
102とデジタルアナログ変換104の間に挿入されており、
夫々のゲインをGain1〜Gain6とすると、Gain1＞Gain2＞
Gain3＞Gain4＞Gain5＞Gain6の関係にある。
また、第４図の同じようにスイッチ109の出力端には
メモリ110が接続されこのメモリ出力と上記スイッチ109
の出力は第三のスイッチ111により選択可能となってお
り、これらはマイクロプロセッサ112により制御される
ように構成されている。
メモリ110が接続されこのメモリ出力と上記スイッチ109
の出力は第三のスイッチ111により選択可能となってお
り、これらはマイクロプロセッサ112により制御される
ように構成されている。
この構成において動作を説明すると、図示を省略した
ルートによって上記デジタル位相比較器102の出力の位
相差を検出し、その大小に応じて所要のGainのシグナル
プロセッサを選択するよう上記スイッチ108、109を制御
する。
ルートによって上記デジタル位相比較器102の出力の位
相差を検出し、その大小に応じて所要のGainのシグナル
プロセッサを選択するよう上記スイッチ108、109を制御
する。
即ち、電源投入時のように外部基準入力信号源101とV
CXOとの位相差が大きいときは、最もゲインが大きいシ
グナルプロセッサ106−１を選択し、同期引き込み範囲
を拡大することによって引き込みを容易にする。
CXOとの位相差が大きいときは、最もゲインが大きいシ
グナルプロセッサ106−１を選択し、同期引き込み範囲
を拡大することによって引き込みを容易にする。
しかし、この状態では急速に外部基準入力信号源周波
数とVCXOの信号周波数とを一致させることが出来ないの
で、一旦同期がとれると、次には若干Gainの小さいシグ
ナルプロセッサ106−２を選択するよう切り替える。
数とVCXOの信号周波数とを一致させることが出来ないの
で、一旦同期がとれると、次には若干Gainの小さいシグ
ナルプロセッサ106−２を選択するよう切り替える。
シグナルプロセッサ106−２は、106−１に比べて同期
引き込み範囲は狭く、VCXOの発振周波数は外部基準入力
信号源の周波数により近似したものに同期される。
引き込み範囲は狭く、VCXOの発振周波数は外部基準入力
信号源の周波数により近似したものに同期される。
次には、更にGainの小さいシグナルプロセッサ106−
３に切替え、より一層の同期促進をはかり、以後順次Ga
inの小さいシグナルプロセッサに切替え、最終的には最
もGainの小さいシグナルプロセッサ106−６に切り替え
て同期を保ちながら運用する。
３に切替え、より一層の同期促進をはかり、以後順次Ga
inの小さいシグナルプロセッサに切替え、最終的には最
もGainの小さいシグナルプロセッサ106−６に切り替え
て同期を保ちながら運用する。
この切替えは、MPU内部に設定したしきい値（Th1〜Th
5）と比較することによって行なう。
5）と比較することによって行なう。
第２図は第１図の弱結合発振器の動作及び特性を説明
するための連続制御モデル等化図である。この図で、θ
i(s)は入力信号、θo(s)は出力信号、e(s)は位相誤差、
αはデジタル位相比較器の利得係数とVCXOの利得係数の
積算値として表わされる比例定数、βは積分定数（ルー
プフィルタの利得係数）、Ｐは上記e(s)の値に応じて変
化するループゲイン係数である。
するための連続制御モデル等化図である。この図で、θ
i(s)は入力信号、θo(s)は出力信号、e(s)は位相誤差、
αはデジタル位相比較器の利得係数とVCXOの利得係数の
積算値として表わされる比例定数、βは積分定数（ルー
プフィルタの利得係数）、Ｐは上記e(s)の値に応じて変
化するループゲイン係数である。
この等化モデルにおいて先ず端周期位相変動抑圧特性
を求めると、 θo(S)/θi(s) ＝Ｐ・α（Ｓ＋β）／（S2＋ＰαＳ＋Ｐαβ） ……（１） と表わすことができ、ここで α＞＞β ……（２） と設定すれば（１）式は θo(s)/θi(s)≒Ｐα／（Ｓ＋Ｐα） ……（３） と近似することができる。
を求めると、 θo(S)/θi(s) ＝Ｐ・α（Ｓ＋β）／（S2＋ＰαＳ＋Ｐαβ） ……（１） と表わすことができ、ここで α＞＞β ……（２） と設定すれば（１）式は θo(s)/θi(s)≒Ｐα／（Ｓ＋Ｐα） ……（３） と近似することができる。
この式は一次のローパスフィルタの伝達関数で、その
遮断周波数は fc＝Ｐα/2π ……（４） この式において、ループゲインＰは同期状態に近くなる
ほど小さくなるので、同期状態においては無視すること
が出来、結果的に遮断周波数は fc＝α/2π ……（５） となって、従来の弱結合発振器と同様に短周期位相変動
抑圧効果が得られる。
遮断周波数は fc＝Ｐα/2π ……（４） この式において、ループゲインＰは同期状態に近くなる
ほど小さくなるので、同期状態においては無視すること
が出来、結果的に遮断周波数は fc＝α/2π ……（５） となって、従来の弱結合発振器と同様に短周期位相変動
抑圧効果が得られる。
次に周波数ステップ応答について吟味する。
周波数ステップ応答の時定数τは τ＝1/Pα ……（６） と表わされ、この値は非同期時に小さく、同期状態に近
づくにつれ徐々に大きくなる。
づくにつれ徐々に大きくなる。
従って、非同期時には同期系の収斂応答が早く同期引
き込み時間が従来の弱結合発振器に比べて大幅に短くな
る効果が得られる。
き込み時間が従来の弱結合発振器に比べて大幅に短くな
る効果が得られる。
次に、長周期位相変動抑圧特性について考察すると、
積分定数による位相誤差応答は、 αI(s)＝｛Ｐαβ／（S2＋ＰαＳ＋Ｐαβ）｝Ｓθi(s) ≒｛Ｐα／（Ｓ＋Ｐα）｝｛β／（Ｓ＋β）｝θi(s) ……（７） となり、積分定数による効果はβ／（Ｓ＋β）が支配的
となって、従来の弱結合発振器と同様の長周期位相変動
抑圧効果が得られる。
積分定数による位相誤差応答は、 αI(s)＝｛Ｐαβ／（S2＋ＰαＳ＋Ｐαβ）｝Ｓθi(s) ≒｛Ｐα／（Ｓ＋Ｐα）｝｛β／（Ｓ＋β）｝θi(s) ……（７） となり、積分定数による効果はβ／（Ｓ＋β）が支配的
となって、従来の弱結合発振器と同様の長周期位相変動
抑圧効果が得られる。
第３図は第１図の本発明の実施例の効果を説明するた
めの特性図であり、以上数式を用いて説明したように、
電源投入から同期が成立して規定の周波数になるまでの
時間が、従来のものに比べて大幅に短縮されていること
がわかる。
めの特性図であり、以上数式を用いて説明したように、
電源投入から同期が成立して規定の周波数になるまでの
時間が、従来のものに比べて大幅に短縮されていること
がわかる。
以上の説明では、シグナルプロセッサを６個並べた場
合を例示したが、本発明はこの例に限らずいかようの変
形も可能であって、必要に応じてシグナルプロセッサの
数及び各Gainの設定等は自由に行なうことが出来る。
合を例示したが、本発明はこの例に限らずいかようの変
形も可能であって、必要に応じてシグナルプロセッサの
数及び各Gainの設定等は自由に行なうことが出来る。
尚、外部基準入力信号源からの信号が途絶したときに
その直前に発生しメモリ110に記憶した制御信号によりV
CXOを駆動するように第三のスイッチ111を切り替えるこ
とは、第４図にて説明したときと同様である。
その直前に発生しメモリ110に記憶した制御信号によりV
CXOを駆動するように第三のスイッチ111を切り替えるこ
とは、第４図にて説明したときと同様である。
（発明の効果） 本発明は以上説明したように弱結合発振器の位相同期
系におけるループゲインを、そのときの位相ずれ量に応
じて切替えるようにしたので、従来のものに比べて大幅
に同期に要する時間を短縮することが出来る。
系におけるループゲインを、そのときの位相ずれ量に応
じて切替えるようにしたので、従来のものに比べて大幅
に同期に要する時間を短縮することが出来る。
第１図は本発明の一実施例を示すブロック図、第２図は
上記第１図の動作を説明するための動作モデル図、第３
図は上記実施例による同期までの特性図、第４図は従来
の弱結合発振器のブロック図、第５図は従来の弱結合発
振器の同期までの特性図である。 符号の説明 １、101……外部基準入力信号源、 ２、102……デジタル位相比較器、 ３、103……デジタルフィルタ、 ４、104……デジタルアナログ変換器、 ５、105……VCXO（電圧制御水晶発振器） ６、７、106−１〜106−６……シグナルプロセッサ、
８、108、９、109、111……切替スイッチ、12、112……
マイクロプロセッサ（MPU）。
上記第１図の動作を説明するための動作モデル図、第３
図は上記実施例による同期までの特性図、第４図は従来
の弱結合発振器のブロック図、第５図は従来の弱結合発
振器の同期までの特性図である。 符号の説明 １、101……外部基準入力信号源、 ２、102……デジタル位相比較器、 ３、103……デジタルフィルタ、 ４、104……デジタルアナログ変換器、 ５、105……VCXO（電圧制御水晶発振器） ６、７、106−１〜106−６……シグナルプロセッサ、
８、108、９、109、111……切替スイッチ、12、112……
マイクロプロセッサ（MPU）。
Claims (2)
- 【請求項１】基準信号の周波数に単一の電圧制御発振器
の出力周波数を同期させた弱結合発振器において、 基準信号と電圧制御発振器の出力信号との位相を比較
し、その位相差の信号を生成する位相比較器と、 それぞれ利得の異なる３以上のシグナルプロセッサと、 前記位相比較器から出力する位相差の大小に応じて１の
シグナルプロセッサを選択するよう切り替えるスイッチ
手段と、 前記シグナルプロセッサの出力に応じて発振周波数が変
動する電圧制御発振器とを備え、 前記基準信号と前記出力信号との位相差が大きいとき
は、先ず、利得の大きいシグナルプロセッサを選択し、
その後、上記位相差が小さくなるにしたがって順次利得
の小さいシグナルプロセッサを選択するよう切り替える
ように構成したことを特徴とするマルチループゲイン弱
結合発振器。 - 【請求項２】基準信号の周波数に単一の電圧制御発振器
の出力周波数を同期させた弱結合発振器において、 基準信号と電圧制御発振器出力との周波数または位相を
比較し、その差の信号を生成する位相比較器と、 それぞれ利得の異なる３以上のシグナルプロセッサと、 前記位相比較器から出力する位相又は周波数差の大小に
応じて、その差が大きい時は利得の大きいシグナルプロ
セッサを選択し、その差が小さくなるにしたがって利得
の小さいシグナルプロセッサを順次選択するように切り
替える第１のスイッチ手段と、 前記シグナルプロセッサの出力を記憶する記憶手段と、 前記記憶手段若しくは前記シグナルプロセッサ出力のい
ずれかを選択する第２のスイッチ手段と、 前記第２のスイッチ手段の出力に応じて発振周波数が変
動する電圧制御発振器とを備え、 前記基準信号が入力されないときに、前記記憶手段出力
を前記電圧制御発振器に供給することにより同期引き込
み時間を短縮すると共に自走発振時の周波数安定度を向
上させたことを特徴とするマルチループゲイン弱結合発
振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1170750A JP2979043B2 (ja) | 1989-06-30 | 1989-06-30 | マルチル―プゲイン弱結合発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1170750A JP2979043B2 (ja) | 1989-06-30 | 1989-06-30 | マルチル―プゲイン弱結合発振器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0335618A JPH0335618A (ja) | 1991-02-15 |
| JP2979043B2 true JP2979043B2 (ja) | 1999-11-15 |
Family
ID=15910694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1170750A Expired - Fee Related JP2979043B2 (ja) | 1989-06-30 | 1989-06-30 | マルチル―プゲイン弱結合発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2979043B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005184544A (ja) * | 2003-12-19 | 2005-07-07 | Matsushita Electric Ind Co Ltd | 同期クロック生成装置及び同期クロック生成方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2442278B (en) * | 2006-09-29 | 2011-07-20 | Avaya Ecs Ltd | Phase locked loop |
| JP2019129496A (ja) * | 2018-01-26 | 2019-08-01 | 株式会社東芝 | 送信装置及び制御方法 |
-
1989
- 1989-06-30 JP JP1170750A patent/JP2979043B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005184544A (ja) * | 2003-12-19 | 2005-07-07 | Matsushita Electric Ind Co Ltd | 同期クロック生成装置及び同期クロック生成方法 |
| JP4656836B2 (ja) * | 2003-12-19 | 2011-03-23 | パナソニック株式会社 | 同期クロック生成装置及び同期クロック生成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0335618A (ja) | 1991-02-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0556691B2 (ja) | ||
| JPS6039914A (ja) | 位相同期ループ回路 | |
| JPH0292021A (ja) | ディジタルｐｌｌ回路 | |
| JP2979043B2 (ja) | マルチル―プゲイン弱結合発振器 | |
| US4972446A (en) | Voltage controlled oscillator using dual modulus divider | |
| JPS62199119A (ja) | 位相同期回路 | |
| JPH03175833A (ja) | Ｍｕｓｅ信号の同期再生装置 | |
| JP2811994B2 (ja) | 位相同期回路 | |
| JP3036402B2 (ja) | Ｐｌｌ制御装置 | |
| JPS6319095B2 (ja) | ||
| JPS6177428A (ja) | サンプルクロツク信号発生器 | |
| JPH04111532A (ja) | Ｐｌｌ回路 | |
| JPH0371721A (ja) | 位相同期回路 | |
| JPH0786931A (ja) | 周波数シンセサイザ | |
| JPS6333739B2 (ja) | ||
| JPH0231518A (ja) | 位相同期補償回路 | |
| JPH1155115A (ja) | 外部同期クロック発生装置 | |
| JPH10303740A (ja) | 位相同期回路 | |
| JPH0470122A (ja) | Ｐｌｌ制御装置 | |
| JPH09116432A (ja) | 可変周波数発生装置およびその出力周波数制御方法 | |
| JPH03145890A (ja) | 時間軸補正回路 | |
| JPS6354823A (ja) | Ｐｌｌ回路 | |
| JPS6397016A (ja) | 位相同期発振回路 | |
| JPS6390215A (ja) | 連続可変モ−ドｐｌｌ回路 | |
| JPH03254216A (ja) | Ｖｃｏ回路の同期時間短縮方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |