JP2010517383A - マイクロプロセッサー用の位相ロックループの動的周波数スケーリングの方法と装置 - Google Patents

Abstract

複数個の発振器複合体を使用する位相ロックループが開示される。位相ロックループは、クロック出力と、出力信号を発生するように動作可能な複数個の発振器複合体を含んでいる。位相ロックループは、さらに、複数個の発振器複合体のうち１個の出力信号を選択して、クロック出力に結合するように構成された制御ロジックを含んでいる。

Description

本開示は、一般に、マイクロプロセッサーのクロック用の位相ロックループ（ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ）の分野に関し、特に、マイクロプロセッサー用の位相ロックループにおける動的な周波数スケーリングの方法と装置に関する。

マイクロプロセッサーは、広範な種々のアプリケーションにおいて、計算処理のタスクを実行している。プロセッサーの性能向上は、ソフトウエアの変化を通じて処理の高速化および／または機能の増加を可能にするために、ほとんど常に望ましい。消費電力を削減することも、携帯電子機器などの多くの組み込みアプリケーションにおけるプロセッサーの設計および実装において、重要な目標である。

多くの現代のプロセッサーは、エネルギー消費を節約するために、処理要求に応じてプロセッサーの動作周波数および動作電圧レベルを変更することを含む、動的な電圧および周波数スケーリング技術を使用している。プロセッサーが、より遅いクロック周波数で動作するときには、回路に電流を供給するために、より低い動作電圧を利用することができ、結果として低電力の利用となる。

周波数を変えるための従来技術の１つは、プログラマブル位相ロックループ（ＰＬＬ）を含んでいる。それは、１つの周波数で動作され、動作を停止され、前記ＰＬＬが停止している間に異なる周波数で動作するように再プログラムされ、その新しい所要周波数で動作を再開する。この方法は、動作周波数間で、大きな電流変動を引き起こし得る。この結果、より余力のある電源を使う必要が生じる。さらに、再プログラムおよび動作の再開位相の間に、多くのサイクルにわたって、前記ＰＬＬによって駆動されている前記プロセッサーの動作を停止させることにもなり得る。

ＰＬＬは、その周波数が電圧制御または電流制御される発振器を備えている。発振器は、設計された動作周波数範囲で動作するように設計されている。たとえば、一つの発振器は４００ＭＨｚから８００ＭＨｚで動作するように設計されている一方、他の一つの発振器は、８００ＭＨｚから１２００ＭＨｚで動作するように設計されている。もし、一つの発振器を４００ＭＨｚから１２００ＭＨｚの範囲で動作するように設計しようすると、性能のトレードオフが存在する。発振器の動作範囲の幅は、そのネガティブなジッターの特性に、直接、比例する。したがって、ある特定の発振器の動作範囲を広げると、その対応するジッター特性は大きくなる。したがって、低いジッター特性を持つ広い周波数範囲にわたる可変クロック周波数を発生するニーズがある。

一つの態様において、発振器複合体を複数個用いる、位相ロックループを開示する。前記位相ロックループは、クロック出力と、出力信号を発生するように動作する複数個の発振器複合体を備えている。前記位相ロックループは、さらに、複数個の発振器複合体のうち一つの出力信号を、前記クロック出力に選択的に結合するように構成する制御ロジックを備えている。

もう一つの態様において、位相ロックループは、基準信号を受信する入力と、クロック出力と、前記基準信号に信号の位相をロックさせるためのフィードバック・パスとを備える。前記位相ロックループは、さらに、出力信号を発生することができ、前記フィードバック・パスおよび前記クロック出力に、別々に結合することができる複数個の発振器複合体を備えている。前記位相ロックループは、さらに、複数個の発振器複合体のうち第１の複合体の出力信号を前記クロック出力に選択的に結合するように構成する制御ロジックを備えている。

もう一つの態様として、位相ロックループの出力周波数を変える方法を開示する。この方法では、前記位相ロックループの出力信号が動作する所要周波数が入力される。一つの発振器複合体は、前記位相ロックループのフィードバック・パスと切り離される。前記切り離された発振器複合体の制御は、前記位相ロックループへの出力として信号を発生するように調節される。前記信号が、前記所要周波数の範囲にある周波数を持つ場合には、前記発振器複合体は、前記フィードバック・パスと結合され、前記信号が基準信号と位相をロックする。他の態様において、位相ロックループの前記出力周波数を変える方法が、開示される。この方法では、第１の発振器複合体は前記位相ロックループの前記出力と結合される。前記第１の発振器複合体は、前記位相ロックループのフィードバック・パスから切り離される。前記位相ロックループの出力信号が動作するべき所要周波数が入力される。第２の発振器複合体の電源が供給される。前記第２の発振器複合体は、前記所要周波数を含む周波数範囲の信号を発生するようにディジタル制御される。第１の発振器複合体は、前記位相ロックループの前記出力から切り離される。前記第２の発振器複合体は、前記位相ロックループの前記出力と結合される。

種々の実施形態が図を使って説明されている以下の詳細な説明により、当業者にとって、この他の実施形態も容易に明らかになるものと考えられる。以下で理解していただけるように、本発明の教える所から全く逸脱することなく、本発明は他の異なる実施形態を提供できるものであり、本発明のいくつかの詳細内容については、種々の異なる観点から変更を加えることができる。よって、図面および詳細な説明は、本質的には例示であって限定するものではない。

プロセッサーの機能ブロック・ダイアグラムである。 図１に示された位相ロックループの第１の実施形態である。 図２に示された発振器複合体の他の実施形態である。 図１の位相ロックループの典型的な出力信号の時間にわたるグラフである。 ２つの発振器を選択的にフィードバック・パスおよび出力パスに結合する図１に示された位相ロックループの、第２の実施形態である。 位相ロックループの単純スルー（ｓｉｍｐｌｅ ｓｌｅｗ）動作を示す、典型的な出力信号のグラフである。 位相ロックループのホッピング動作を示す、典型的な出力信号のグラフである。 図１に示された位相ロックループの第３の実施形態である。 位相ロックループのロック・スルー（ｌｏｃｋｅｄ ｓｌｅｗ）動作を示す、典型的な出力信号のグラフである。 位相ロックループの複合スルー（ｃｏｍｐｌｅｘ ｓｌｅｗ）動作を示す、典型的な出力信号のグラフである。 位相ロックループの出力の周波数を変化させる、単純スルー方法を示すフローチャートである。 位相ロックループの出力の周波数を変化させる、ホップ方法を示すフローチャートである。 位相ロックループの出力の周波数を変化させる、ロック・スルー方法を示すフローチャートである。 位相ロックループの出力の周波数を変化させる、複合スルー方法を示すフローチャートである。

詳細な説明

図１は、実施形態を用いることができる、典型的なプロセッサー１００のブロック・ダイアグラムを示す。前記プロセッサー１００は、基地局、パーソナルコンピューター（ＰＣ）等の有線装置に、および、移動電話、ラップトップ、パーソナル・ディジタル・アシスタント、ポケットＰＣ等の無線装置に使用することができる。前記プロセッサー１００は、位相ロックループ（ＰＬＬ）１４０、プロセッサー・ロジック１３０、モデム１２０、メモリー１１０、および入力／出力（Ｉ／Ｏ）回路１５０を備えている。前記モデム１２０は、変調信号を受信し、ベース・バンド信号に変換する。前記メモリー１１０は、プロセッサー・ロジック１３０に必要な、データおよび命令を記憶する。前記プロセッサー・ロジック１３０は、メモリー１１０に記憶された命令を実行し、Ｉ／Ｏ回路１５０にデータと制御情報を送る。Ｉ／Ｏ回路１５０は、ディスプレイ、オーディオ装置等とのインターフェースを行う回路を備えている。前記プロセッサー・ロジック１３０は、前記モデム１２０、メモリー１１０およびＩ／Ｏ回路１５０と、バス・システム１６０を通して通信する。

前記ＰＬＬ１４０は基準クロック信号１４５を受け取る。前記基準クロック信号１４５は前記プロセッサー１００の外部の水晶発振器により供給され得る。前記ＰＬＬ１４０は、前記基準信号の複数倍の周波数を持ち、前記プロセッサー・ロジック１３０、前記モデム１２０、メモリー１１０、Ｉ／Ｏ回路１５０および前記バス・システム１６０等の同期デバイスをトリガーするクロック信号１４８を生成する。前記ＰＬＬ１４０はプログラムすることができ、前記プロセッサーに影響を与えるプロセス要求や環境要因に依存して、自動的に前記クロック信号１４８の周波数を変えることができる。前記ＰＬＬ１４０については、図２−図１０の議論と併せて、以下に詳細に説明する。

当業者により、非常に多くの種類の前記プロセッサー１００があり得ることが認識されている。たとえば、前記バス・システム１６０を備える前記プロセッサー内の種々のエレメントを別々に制御する２つ以上の位相ロックループがあってもよい。さらに、前記プロセッサー１００に示されている、１つまたはそれより多くの前記機能ブロックは、特定の実施形態では省略することができる。前記プロセッサー１００のコンポーネント内に存在し得る、この他の機能ブロックは、本発明に密接な関連がないので、わかりやすくするために省略されている。たとえば、プロセッサー・ロジック１３０は、マルチ・ステージ・パイプライン、変換索引バッファー、データ・キャッシュ等を備えていてもよい。

図２は、図１に示された位相ロックループの第１の実施形態である。ＰＬＬ２００は、位相検出器／比較器２１０、チャージ・ポンプ２１５、ローパス・フィルター２２０、割算器（ｄｉｖｉｄｅｒ）２３０、制御ロジック２６０、発振器複合体２４０Ａ−２４０Ｂ、およびグリッチ・フリー・マルチプレクサー（ｇｌｉｔｃｈ ｆｒｅｅ ｍｕｌｔｉｐｌｅｘｅｒ）２５０を備えている。発振器複合体２４０Ａ−２４０Ｂは、発振器２４８Ａ−２４０Ｂを備え、発振器の出力周波数を選択された範囲内の周波数になるように大まかに調節する。単純にするために、前記発振器複合体２４０Ａだけについて、ここでは、詳細に説明するが、発振器複合体２４０Ｂもほとんど類似していて、類似のコンポーネントを使用し得る。異なるのは、前記発振器複合体２４０Ａは、下位の周波数範囲で動作することを前提としている電流制御型発振器２４８Ａを備えているのに対して、発振器複合体２４０Ｂは、上位の周波数範囲で動作することを前提としている電流制御型発振器２４８Ｂを備えている点である。

さらに、前記発振器複合体２４０Ａは、５ビット・レジスター２４２Ａと、電流制御ソース２４４Ａと，加算器２４６Ａと、制御可能なスイッチ２４７Ａとを備えている。別の実施形態では、特定の用途に応じて、また、設計全体の制約により、前記電流制御ソース２４４Ａと電流制御発振器２４８ａは、電圧制御ソースと電圧制御型発振器に置き換えられることがある。前記電流制御ソース２４４Ａが、前記５ビット・レジスター２４２Ａの値に応じて、バイアス電流２４５Ａを発生することにより、前記発振器複合体２４０Ａは、ディジタル制御される。５ビットレジスター２４２Ａは、プログラムに従ってセットされ、その値はプロセッサーの負荷、環境状態、またはその両方に基づいて変更され得る。前記５ビット・レジスター２４２Ａの特定の値は、前記ＰＬＬ２００のクロック出力が動作を要求される周波数の特定の範囲に対応する。前記電流制御発振器２４８Ａは、おおよそ４００から８００ＭＨｚの下位の範囲で発振するように設計されている。例をあげると、５ビット・レジスター２４２Ａの、３２の異なる値と、発振器２４８Ａの４００ＭＨｚの動作範囲とが与えられると、５ビット・レジスター２４２Ａのそれぞれ特定の値は、おおよそ１２．５ＭＨｚの出力範囲の幅に相当する。前記５ビット・レジスター２４２Ａのサイズ、すなわち、出力範囲の幅は、設計上の制約により変更し得ることが注目される。前記制御可能スイッチ２４７Ａを接地し、たとえば、前記５ビット・レジスター２４２Ａの値を２にすると、前記電流制御発振器２４８Ａの前記発振器出力２４９Ａは、４２５ＭＨｚと、４３７．５ＭＨｚとの間のどこかで、比較的、一定の値になる。発振器出力２４９Ａは、発振器複合体２４０Ａおよび２４０Ｂの出力をマルチプレックスするグリッチ・フリー・マルチプレクサー２５０に結合される。

同様に、発振器複合体２４０Ｂは、より高い周波数領域において発振するように設計されている発振器２４８Ｂを内蔵している。制御可能なスイッチ２４７Ｂを接地し、たとえば、５ビット・レジスター２４２Ｂの値を２にすると、前記電流制御発信器２４８Ｂの前記発信器の出力２４９Ｂは、８２５ＭＨｚと、８３７．５ＭＨｚとの間で変動する。

クロック出力を安定化させ、固定させるために、前記割算器２３０と、前記位相検出器／比較器２１０と、前記チャージ・ポンプ２１５と、前記ローパス・フィルター２２０により構成される共有フィードバック・パスを通して、前記クロック出力が供給される。前記割算器２３０はプログラム可能であり、基準信号２０３で割られた前記発振器複合体２４０Ａまたは２４０Ｂに対応する値で、前記マルチプレクサー２５０の出力を割算し、フィードバック信号２０７を生成する。

前記位相検出器／比較器２１０は、外部信号１４５およびフィードバック信号２０７などと同様に基準信号２０３を入力として受信する。前記位相検出器／比較器２１０は、前記外部信号２０３と、前記フィードバック信号２０７との間の位相を比較し、差信号を生成する。前記チャージ・ポンプ２１５は、前記差信号を受け取り、制御電流を発生する。時間変化が急である、前記チャージ・ポンプ２１５からの制御入力を平坦化し、減衰させた制御電流２２５を生成するために、ローパス・フィルター２２０は制御電流を受け取り、カットオフ周波数よりも高い周波数を減衰させる。

発振器複合体２４０Ａが、プログラム可能なスイッチ２４７Ａを通して、前記ローパス・フィルター２２０に結合されると、前記減衰された制御電流２２５が、バイアス電流２４５Ａに対して正方向または負方向に足し合わせられる。足し合わせられた電流が、電流制御型発振器２４８Ａを駆動し、前記発振器の信号２４９Ａを前記基準信号２０３にロックする。スイッチ２４７Ａと２４７Ｂとは、お互いに排他的な方式で、ローパス・フィルター２２０に結合されることが注意される。この実施形態では、発振器複合体の対応する前記スイッチがローパス・フィルター２２０に結合され、そして同じ発振器複合体の前記出力が前記グリッチ・フリー・マルチプレクサー２５０を通して選択されている場合に、結果としてロックされた出力が生じる。

前記グリッチ・フリー・マルチプレクサー２５０の出力は、同期デバイスに送られる前に、オプションの除数２の割算回路２７０に送られる。前記オプションの除数２の割算回路２７０は、高速のトランジェント周波数を扱うようには設計されていない同期デバイスに対する危険を排除する。これについては、図６と組み合わせて説明されるであろう。

前記制御ロジック２６０は、スイッチ２４７Ａ−２４７Ｂおよびグリッチ・フリー・マルチプレクサー２５０に結合されている。複数個の発振器により前記位相ロックループの前記出力を駆動することを避けるために、前記発振器複合体の前記出力間での切り替え操作が、３以上の発振器のクロック・サイクルだけ遅延される。この目的のために、前記制御ロジック２６０は、発振器複合体２４０Ａ−２４０Ｂの前記出力を、マルチプレクサー２５０を通してスイッチングするとき、短いパルスや短いサイクルが生じないこと保証する有限ステート・マシーンを備えることができる。

前記制御ロジック２６０は、前記スイッチ２４７Ａ−２４７Ｂを独立に制御する。特に、前記制御ロジック２６０は、前記スイッチ２４７Ａ−２４７Ｂをグランドに接続するか、前記共通フィードバック・パスに接続するかを決定する。前記制御ロジック２６０は、さらに、図６に関連して説明されているクロック・ランピング（ｃｌｏｃｋ ｒａｍｐｉｎｇ）による単純スルー（ｓｌｅｗ）方法の間に、前記除数２の割算回路２７０を制御する。前記制御ロジック２６０は、以下に説明する種々のクロック・ランピング方法を実現するためにレジスター２４２Ａと２４２Ｂとの内容を随意に制御することができる。前記制御ロジック２６０は、前記位相ロックループが動作すべき前記所要周波数を示す情報を入力として受け取る。この入力情報は、プロセッサーの負荷、環境状態、またはその両方に基づいているかもしれない。前記制御ロジック２６０は、さらに、前記ターゲット周波数が達成された時に前記デバイスに報告を返すことができる。

図３は、位相ロックループ回路において配備されている図２に示された発振器複合体３００の異なる実施形態である。発振器複合体２４０Ａは、その公称電圧がロックされた場合、前記制御ループから得ることが期待できる、基準電圧Ｖｒｅｆ３１０に接続されている。前記ＰＬＬの初期化時に前記レジスターの値のキャリブレーション中、発振器２４８Ａは、Ｖｒｅｆ３１０と結合することができる。キャリブレーション中には、基準電圧Ｖｒｅｆ３１０がセットされ、全体の調整電流を、それらの範囲内でステップ状に変化させる。前記レジスターのそれぞれの設定に対して得られる、ＩＣＯの周波数が測定される。前記ＰＬＬの定常動作中に新たな周波数を要求されると、適切な割算器の設定の下で、対応するＶｒｅｆ入力において、その所要周波数に最も近い周波数を生成したレジスターの値が選択される。

図４は、時間にわたる図１の前記位相ロックループの典型的なクロック出力信号の周波数のグラフ４００である。図４に実線で描いた波形は、前記追加の除数２の割算回路２７０が選択されない場合であることに注意されるべきである。この例では、参照番号４１０において前記出力クロック信号は６００ＭＨｚで動作していて、１．２ＧＨｚで動作するように変更することが要求されている。参照番号４１０では、前記出力クロック信号は発振器複合体２４０Ａによって駆動されている。さらに、前記発振器複合体２４０Ａは、前記ローパス・フィルター２２０に接続されている。参照番号４１５では、レジスター２４２Ａは増加され（対応する、除数が割算器２３０に指定され）、これにより、発振器２４８Ａの対応するバイアス電流が増加し、したがって、前記出力クロック信号の前記周波数を増加させる。時間４２０の間では、前記発振器２４８Ａは前記外部基準信号２０３とロックを取る過程にある。発振器複合体の、このロックされた出力で動作し、前記バイアス電流を増加させ、そして再ロックするサイクルは、参照番号４２５まで繰り返される。４２５では、発振器２４８Ａの性能を越えて、前記クロック出力周波数を増加させることが要求されている。４２５において、制御ロジック２６０は、レジスター２４２Ｂを設定することにより、バイアスを設定し、割算器の除数を設定し、発振器複合体２４０Ｂを選択しスイッチ２４７Ａを接地側に切り替えてクロック出力を駆動し、スイッチ２４７Ｂをフィードバック・パス側に切り替え、発振器出力２４９Ｂを選択してクロック出力を駆動する。発振器複合体２４０Ｂは、さらに３サイクルにわたってレジスター２４２Ｂを増加させることにより、１．２ＧＨｚまでステップアップする。

参照番号４３０では、１つの実施形態において、前記の追加された除数２の割算回路２７０は使用されない。この実施形態においては、前記出力クロック信号２８０は、（図４に実線で示されているように）発振器出力２４９Ｂに追随する。この実施形態は、前記出力クロック信号２８０によって駆動される同期回路が高い周波数におけるオーバーシュートを取り扱うように設計されているとき、特別な応用を有する。

他の実施形態においては、参照番号４３０において、目標の動作周波数に到達するように制御ロジック２６０がレジスター２４２Ｂの値を増加させる。さらに、参照番号４３０において、制御ロジック２６０は、前記除数２の割算回路２７０を起動し、破線４２２で示されるように、出力クロック周波数を半分にする。参照番号４３５において、前記発振器の出力２４９Ｂは、前記基準信号２０３とロックされるようになる。参照番号４２７において、制御ロジック２６０は、前記除数２の割算回路２７０を停止させ、ロックされた目標の出力周波数までクロック出力を上昇させることができる。

図１には、除数２の割算回路２７０が示されているが、前記出力クロック信号の周波数を下げるために、分数割算器（ｆｒａｃｔｉｏｎａｌ ｄｉｖｉｄｅｒ）や、その他の割算の回路を含む割算器を使うことができることに注意すべきである。発振器が目標周波数にロックできるように前記クロック出力周波数を下げることは、このように高い動作周波数における周波数のオーバーシュートを扱えるようには設計されていないかもしれない同期回路を保護する。同期回路が目標周波数のオーバーシュートを取り扱えるように設計されていたとしても、そのような設計は、一般にそうするために、ロック回路の動作電圧を増加させる必要がある。説明されたように、前記クロック周波数を下げることにより、この増加した動作電圧を使って同期回路を動作させる必要がなくなる。

図５は、前記フィードバック・パスと出力パスとに、独立に２つの発振器を選択的に結合することができる、図１に記載の前記位相ロックループ第２の実施形態である。図５は、前記除数２の割算回路２７０の他は、図１に示した全ての構成要素を含んでいる。さらに、位相ロックループ５００は、グリッチ・フリー・マルチプレクサー５３０を備えていて、割算器２３０と、位相検出器２１０と、ローパス・フィルター２２０と、発振器複合体２４０Ａ−２４０Ｂの１つとにより構成されるフィードバック・パスと、発振器との独立した結合を提供している。例として、制御ロジック５６０は、グリッチ・フリー・マルチプレクサー２５０を制御することにより、発振器複合体２４０Ａの出力を選択してクロック出力５４０に接続し、さらに、グリッチ・フリー・マルチプレクサー５３０とスイッチ２４７Ｂとを制御することにより、発振器複合体２４０Ｂの出力を選択しフィードバック・パスに接続するように構成されている。位相ロックループ５００は、クロック出力の駆動が、発振器複合体の一方から他方に変わる場合の、オーバーシュートを取り除く。さらに、この実施形態では、図６に関連して説明されるように、クロック出力は、アンロック（ｕｎｌｏｃｋｅｄ）で動作することができる。

図６は、ターゲット周波数６１５に到達するために、出力クロック変化の単純スルー方法を実行した場合の典型的な出力クロック信号のグラフ６００である。グラフ６００は、発振器複合体２４０Ｂの発振器出力と出力クロック信号５４０とを周波数領域でプロットする。グラフ６００では、出力クロック信号５４０は発振器複合体２４０Ｂによって駆動されている。参照番号６０１では、発振器複合体２４０Ｂの出力は、出力クロック信号５４０を駆動し、８００ＭＨｚで動作させる。参照番号６０５では、単純なスルー技術が、スイッチ２４７Ａを接地し、発振器複合体２４０Ａを選択しフィードバック・パスに接続することにより始まる。この結果、発振器複合体２４０Ｂおよび出力クロック信号５４０の周波数は下がり、やや低い周波数にてアンロック（ｕｎｌｏｃｋｅｄ）で動作をする。アンロック（ｕｎｌｏｃｋｅｄ）という用語は、前記ＰＬＬの出力クロックを、前記ＰＬＬの前記フィードバック・パスと接続しない発振器で駆動することである。当業者は、アンロックという用語が、さらに位相ロックループのフィードバック・パスから、ＰＬＬの一つの信号が切り離されていることを含むものであることを認識するであろう。特定のバイアス電圧におけるアンロックでのクロック出力は、一般に、同じ特定のバイアス電圧に対するロック出力（ｌｏｃｋｅｄ ｏｕｔｐｕｔ）よりも低い周波数で動作することが注意される。

この低下は、前記発振器複合体２４０Ｂのためのレジスター２４２Ｂの値によって規定される範囲の、まだ内側にある。参照番号６１０において、レジスター２４２Ｂは制御ロジック５６０により値が増加されるので、前記発振器出力２４９Ｂと前記出力クロック信号５４０を増加させ、次の動作周波数範囲での動作をさせる。他の実施形態では、動作周波数領域の増加は、次の動作周波数領域を超えてジャンプすることを含み得る。レジスター２４２Ｂは、おおよそ５ＭＨｚ／μｓｅｃの出力周波数を達成するために連続的に増加される。アンロックの間、位相ロックループは動作しているので、各増加おける動作周波数は、ロックしている場合より若干低い。さらに、前記フィードバック・パスと結合せずに発振器複合体２４０Ｂが出力を駆動している間、発振器複合体２４０Ｂのランピング（ｒａｍｐｉｎｇ）中は、割算器の除数は意味を持たない。

図４と図６に示されている、それぞれのクロックの出力レベルまたはステップごとの増加量は、図示のために選んだものであり、前記５ビット・レジスターにより定義された前記周波数幅の範囲に、そのまま対応付けられるものではないことが注意される。さらに、発振器の周波数特性は、図４および図６に示すほどには、直線性が良くない。発振器の周波数カーブは、一般的には弯曲しているが、図示したように単調性を持つ。

図７は、目標周波数が１ＧＨｚに到達する、ホップ方法のクロックの変化を示す典型的な出力信号のグラフ７００である。図７に示したクロック出力は、位相ロックループ５００により適切に発生され得る。グラフ７００は、動作クロック出力が６００ＭＨｚから１ＧＨｚまでのホップを示している。グラフ７００は、発振器複合体２４０Ａの出力周波数７３５と、発振器複合体２４０Ａの出力周波数７３０とをプロットする。実線は位相ロックループ５００の出力クロック周波数５４０を示す。点線は、対応する発振器複合体が、位相ロックループ６００の出力として選択されていないことを示す。

時刻７０５では、前記発振器複合体２４０Ａは６００ＭＨｚにロックされていて、前記クロック出力を駆動するように選択されている。さらに、前記発振器複合体２４０Ｂは、１ＧＨｚより下で、アンロックで動作しており、そして未選択である。前記発振器複合体２４０Ｂが、まだ、電源を投入されていない場合には、対応するレジスターを変更して、前記発振器複合体２４０Ｂが１ＧＨｚより下で動作する値にすることができる。時刻７１０において、前記フィードバック・ループが前記発振器複合体２４０Ａと非接続となるようにし、その動作をアンロックさせ、前記クロック出力を６００ＭＨｚから低下させる。さらに、前記フィードバック・ループを前記発振器複合体２４０Ｂに接続し、割算器２３０の除数を指定し、前記発振器複合体２４０Ｂの出力を上げる。期間７１５の間、前記発振器複合体２４０Ｂは、基準信号２０３とロックするプロセスにある。この期間中、前記発振器複合体２４０Ａは、６００ＭＨｚより低いクロック出力を駆動するように選択され続ける。時刻７２５では、前記発振器複合体２４０Ｂはロックされ、制御ロジック５６０は、マルチプレクサー２５０をスイッチし、前記発振器複合体２４０Ｂを選択して駆動し、クロック出力信号にオーバーシュートが生じることなく、クロック出力を６００ＭＨｚの下から１ＧＨｚに増加させる。前記発振器複合体２４０Ａは、前記発振器複合体２４０Ｂが前記クロック出力を駆動しており、次の目標周波数が前記発振器複合体２４０Ａにより供給されるべきとなるまでの間、電源を落とされてもよい。

前記位相ロックループ５００は、一方の出力クロック周波数は一方の発振器複合体により駆動され、他方の出力クロック周波数は他方の発振器複合体により駆動されるところの任意の２つの出力クロック周波数の組み合わせの間で、どちらの方向にもホップするクロック出力を発生できるということが認識されるべきである。

図８は、図１に示されている位相ロックループの第３の実施形態である。位相ロックループ８００は、図２で説明されたのと類似のフィードバック素子を備えている。位相ロックループ８００は、さらに、発振器複合体８４０Ａ−８４０Ｄと、制御ロジック８６０と、グリッチ・フリー・マルチプレクサー８５５および８６５とを備えている。発振器複合体８４０Ａと８４０Ｂとは、併せて下位発振器複合体として呼ばれ、４００ＭＨｚから８００ＭＨｚの範囲の周波数で信号を発振するように指定されている。発振器複合体８４０Ｃと８４０Ｄとは、併せて上位発振器複合体として呼ばれ、８００ＭＨｚから１２００ＭＨｚの範囲の周波数で信号を発振するように指定されている。それぞれの発振器複合体は、マルチプレクサー８５５と８６５に接続されている。前記制御ロジック８６０は、発振器複合体のうちの任意の１つを前記位相ロックループ８００の前記クロック出力に接続するように構成されている。さらに、前記制御ロジック８６０は、発振器複合体の任意の１つを、前記位相ロックループ８００の前記フィードバック・パスに、独立に接続するように、構成されている。前記コントロール・ロジック８６０は、同じ発振器複合体を、前記クロック出力と前記フィードバック・パスの両方に接続してもよいし、あるいは１つの発振器複合体を前記フィードバック・パスに接続し、他の発振器複合体を前記クロック出力に接続してもよい。

制御ロジック８６０は、どの発振器がフィードバック・パスを駆動し、どの発振器がＰＬＬの出力を駆動するかを、変更することにより、種々のクロック・スルー方法を作り出すことができる。図９は、位相ロックループ８００により生成されたロック・スルー方法を示している典型的な出力信号のグラフである。制御ロジック８６０は、出力クロック周波数を上昇させるために、同一の範囲を有する発振器複合体（すなわち、下位の発振器複合体）を接続し、切り離すシーケンスを制御する。こうすることにより、クロック出力９０５は発振器複合体の切り替えにより生成される。

図９を読み取る際に、実線は、前記位相ロックループ８００の前記出力クロック９０５を示している。点線は、それぞれの発振器複合体が、前記位相ロックループ８００の出力として選択されていないことを、示している。

時刻９１０より前では、発振器複合体８４０Ａは、ロックされ、そして選択されてクロック出力９０５を駆動する。時刻９１０では、前記発振器複合体８４０Ｂの中にある発振器と、この他の下位バイアス回路は電源が投入され、そしてアンロックされる。発振器複合体８４０Ｂは、そのレジスターにより初期化され、７００ＭＨｚ付近の周波数範囲で動作する。時刻９２０では、制御ロジック８６０は、発振器複合体８４０Ａをフィードバック・パスから切り離し、結果としてクロック出力９０５の低下が生じる。さらに、時刻９２０では、制御ロジック８６０は、発振器複合体８４０Ｂをフィードバック・パスに接続し、そして割算器２３０をプログラムし、この結果、発振器複合体８４０Ｂの出力が約７００ＭＨｚまで増加する。

時刻９３０では、発振器複合体８４０Ｂはロックされる。制御ロジック８６０は、発振器複合体８４０Ａをクロック出力から切り離し、そして発振器複合体８４０Ｂをクロック出力に接続する。この結果、クロック出力は周波数のオーバーシュートを経験することなく、７００ＭＨｚの周波数まで上昇する。この典型的な出力信号９０５では、クロック出力９０５が１．２ＧＨｚで動作するまで、発振器複合体の間の、このフロップ・サイクルが、さらに５回繰り返される。図９は、さらに、下位の発振器複合体間（領域９４０として示される）、上位の発振器複合体間（領域９６０として示される）、そして、下位の下位発振器複合体と上位の下位の発振器複合体との間（領域９５０として示される）でのフロップを示す。

図１０は、位相ロックループの出力を変更する、複合スルー（ｃｏｍｐｌｅｘ ｓｌｅｗ）方法を示している、典型的な出力信号１００５のグラフである。複合スルー方法は、位相ロックループ８００が、他の発振器複合体に切り替えることにより、クロック出力信号からオーバーシュートを取り除く点を除いて、図６に示した単純スルー方法と似ている。以上の典型的なクロック出力の波形は、上昇するように、一般に進んで行くように示されているが、当業者は、典型的なクロック出力の波形が、逆に、下降するように進んで行くことができることを認識するであろう。

図１１は、位相ロックループの出力周波数を変えるための、単純スルー方法１１００を示すフローチャートである。ブロック１１１０では、位相ロックループの出力信号が動作すべきである、所要周波数が提示される。例として、プロセッサーの負荷が増加したとすると、したがって、負荷をより短時間で処理するために、より早いクロック・サイクルが必要になる。ブロック１１２０では、前記位相ロックループの出力を駆動している発振器は、基準信号２０３のような、基準信号からアンロックされる。前記駆動発振器をアンロックすると、結果として前記位相ロックループの出力における周波数の低下が生じる。ブロック１１３０では、前記駆動発振器を制御し、その最終出力周波数を変化させる、レジスター２４２Ａのような、ディジタル制御手段が修正され、その結果、前記駆動発振器の変化に依存して、前記位相ロックループの前記出力信号で、周波数を増加させるか、減少させる。単純スルー方法における２つの実施形態が図１１に示される。ブロック１１４０と１１５０が、１つの実施形態を定義する一方、ブロック１１６０と，１１７０と、１１８０と、１１９０は、もう１つの実施形態を定義する。

ブロック１１４０では、前記方法１１００は、前記発振器の前記最終出力周波数が前記所要出力周波数の範囲に入っているかどうかを、決定する。例として、所要周波数は１．１ＧＨｚを指定するかもしれない。前記方法は、対応する前記発振器複合体を制御する前記レジスターの値によって定義される範囲が周波数１．１ＧＨｚを含むかどうかを判定する。判定がそうであれば、前記方法１１００は、ブロック１１５０に進み、割算器の除数をセットし、前記駆動発振器を前記位相ロックループのフィードバック・パスに接続することにより、前記駆動発振器が前記基準信号にロックされる。判定が否の場合には、前記方法１１００は、ブロック１１３０に進み、レジスター２４２Ａの前記レジスター値のような、前記ディジタル手段を修正する。前記位相ロックループの出力を高くする必要がある場合には、増加されたレジスターの値が、前記クロック出力を上向きにジャンプさせて、次の最終周波数領域に上昇させる。前記位相ロックループ出力を下げる必要がある場合には、減少されたレジスターの値が、クロック出力を下向きにジャンプさせて、次の最終出力周波数範囲に下降させる。

第２の実施形態で、ブロック１１３０に戻ると、前記方法１１００はブロック１１６０に進む。ブロック１１６０では、前記方法１１００はルック・アヘッド機能を実行し、前記発振器の最終出力周波数の次の変更により、前記所要出力周波数の範囲に入る周波数を出力できるかどうかを決定する。そうならない場合には、方法１１００は、ブロック１１３０に進み、前記発振器は次の周波数領域で動作するように調整される。そうなる場合には、前記方法１１００は、ブロック１１７０に進み、前記位相ロックループの出力は割算をされる。たとえば、回路２７０の様な、除数２の割算回路を動作させることにより、出力を割算する。１つの実施形態においては、前記除数２の割算回路は、最後のアンロックのステップの前に起動され得る。もう１つの実施形態においては、前記除数２の割算回路は、前記最後のアンロックのステップの後に起動され得る。この２つの実施形態の両方において、ロック状態にループをスイッチする前に、除数２の割算回路は起動されている。ブロック１１７５では、前記割算器を通して前記位相ロックループの出力を駆動している前記発振器は、その出力周波数が前記所要出力周波数の範囲内にあるように、調整される。ブロック１１８０では、前記位相ロックループの出力を駆動している前記発振器が、割算の除数を設定し、前記駆動発振器を前記位相ロックループの前記フィードバック・パスに接続することにより、前記基準信号にロックされている。一旦、前記発振器がロックされると、前記方法１１００はブロック１１９０に進み、前記位相ロックループの出力は、もはや、割算をされない。たとえば、出力はもはや、除数２の割算回路２７０を不能にすることにより、出力はもはや、割算され得ない。

図１２は、位相ロックループの出力周波数を変えるためのホップ方法１２００を示すフローチャートである。ブロック１２１０では、前記位相ロックループの出力が動作すべき所要周波数が入力される。ブロック１２２０では、前記位相ロックループの出力を駆動している第１の発振器が、基準信号からアンロックされる。ブロック１２３０では、第２の発振器の電源が投入される。前記第２の発振器は前記位相ロックループの出力を駆動するために接続されない。ブロック１２４０では、前記第２の発振器は、前記所要周波数を含む周波数範囲内で発振するようにディジタル制御される。ブロック１２５０では、前記第１の発振器とは独立に、前記位相ロックループのフィードバック・パスに接続することにより、前記第２の発振器は、基準信号にロックされる。ブロック１２６０では、前記第１の発振器は、前記位相ロックループの出力を駆動しないように切り替えられ、そして前記第２の発振器は、前記位相ロックループの出力を駆動するように切り替えられる。それから、随意に、前記第１の発振器の電源が落とされてもよい。

図１３は、位相ロックループの出力周波数を変える、ロック・スルー（ｌｏｃｋｅｄ ｓｌｅｗ）方法を示すフローチャートである。ブロック１３１０では、位相ロックループの出力信号が動作すべき、所要周波数が入力される。ブロック１３２０では、前記位相ロックループの出力を駆動する発振器が、基準信号からアンロックされる。ブロック１３３０では、もう一つの発振器が最終出力周波数を変更するように、ディジタル制御される。出力のスルー（ｓｌｅｗ）の要求される方向によって、変更は、より高い周波数またはより低い周波数へとなる。ブロック１３４０では、もう一つの発振器は、前記基準信号にロックされる。たとえば、もう一つの発振器は、前記位相ロックループの前記フィードバック・パスに接続される。ブロック１３５０では、いったんロックされた、前記もう一つの発振器は、前記位相ロックループの出力を駆動するように切り替えられる。ブロック１３６０では、前記の方法１３００は、前記駆動発振器の前記最終出力周波数が、前記所要周波数の範囲内であるかどうかを判定する。そうであれば、方法１３６０は終了する。そうでなければ、方法１３００は、ブロック１３２０に進み、そこで前記位相ロックループの出力を駆動している前記発振器はアンロックされる。

図１４は、位相ロックループの出力周波数を変化させる、複合スルー方法１４００を示すフローチャートである。ブロック１４１０では、位相ロックループが動作すべき、所要周波数が入力される。ブロック１４２０では、前記位相ロックループの出力を駆動する発振器は基準信号からアンロックされる。ブロック１４３０では、前記位相ロックループの前記フィードバック・パスからアンロックされている間、前記発振器は、その最終出力周波数を変化させるためにディジタル制御される。ブロック１４４０では、方法１４００は、ルック・アヘッド機能を実行する。詳しく言うと、前記発振器の最終出力周波数の次の変化により、前記所要出力周波数が存在する範囲内の周波数を出力する結果となるかどうかについて判定する。そうならない場合には、方法１４００は、ブロック１４３０に進み、アンロックされている間に、最終出力周波数を変化させる。

そうなる場合には、方法１４００はブロック１４５０に進み、第２の発振器の電源が投入される。ブロック１４６０では、前記第２の発振器は、前記所要周波数を含む範囲で発振するように、ディジタル制御される。ブロック１４７０では、前記第２の発振器は前記基準信号にロックされる。１４８０では、前記第１の発振器は、前記位相ロックループの出力の駆動を停止するように切り替えられ、前記第２の発振器は出力を駆動するように、切り替えられる。

ここに開示された実施形態に関連して説明された、種々の例示となる、ロジック・ブロック、モジュール、回路、素子、および／またはコンポーネントは、汎用プロセッサー、ディジタル・シグナル・プロセッサー（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレー（ＦＰＧＡ）またはその他のプログラム可能なロジック・コンポーネント、ディスクリート・ゲートまたはトランジスター・ロジック、ディスクリート・ハードウエア・コンポーネント、または、ここに記載された機能を実行するように設計されたそれらの組み合わせにより、実装され、動作させることができる。汎用プロセッサーは、マイクロプロセッサーであってもよい。しかし、その換わりに、プロセッサーは、任意の、従来のプロセッサー、コントローラー、マイクロコントローラーまたはステート・マシーンであってもよい。さらに、プロセッサーは、演算素子、たとえばＤＳＰとマイクロプロセッサーの組み合わせ、複数個のマイクロプロセッサー、ＤＳＰコアとを接続した１個または複数個のマイクロプロセッサー、または、その他同様の構成として、実装することができる。

ここに開示された実施形態に関連して説明された方法は、直接ハードウエアにより、プロセッサーによって実行されるソフトウエア・モジュールにより、または、この２つの組み合わせにより、具現化することができる。ソフトウエア・モジュールは、ＲＡＭメモリー、フラッシュメモリー、ＲＯＭメモリー、ＥＰＲＯＭメモリー、ＥＥＰＲＯＭメモリー、レジスター、ハードディスク、媒体交換可能なディスク、ＣＤ−ＲＯＭ、公知の任意のその他の形式の記憶媒体に存在することができる。プロセッサーが、記憶媒体から情報を読み出すことができ、記憶媒体に情報を書き込むことができるように、記憶媒体はプロセッサーと結合され得る。他の選択肢として、記憶媒体はプロセッサーと一体化されていてもよい。

本発明は、実施形態の文脈において開示されているけれども、以上の説明および以下の請求項に一致する当業者にとって、種々様々なインプリメンテーションが使用されてもよいことは認識されるであろう。

Claims (18)

1. クロック出力と、
   出力信号を発生するように動作可能な複数個の発振器複合体と、
   複数個の発振器複合体のうち１個の出力信号を、前記クロック出力に、選択的に結合するように構成された制御ロジックと、
   を備える位相ロックループ。
2. 基準信号を受信する入力と
   前記基準信号に信号の位相をロックさせるフィードバック・パスと、そこにおいて前記制御ロジックが、さらに、前記複数個の発振器複合体のうち他の１個を、前記フィードバック・パスに、選択的に結合するように構成されている、
   をさらに備える、請求項１の位相ロックループ。
3. 前記複数の発振器複合体のうち１つの出力を、前記クロック出力に結合するように構成されたマルチプレクサー、
   をさらに備える、請求項１の位相ロックループ。
4. １つの発振器複合体は、周波数の特定の範囲に対応する値を記憶するように構成されたレジスターを備える、請求項１の位相ロックループ。
5. 前記制御ロジックに結合された除数２の割算回路であって、前記制御ロジックが、さらに、前記複数個の発振器複合体のうち１個が高い周波数にロックされている間に、前記出力信号の周波数を下げるために前記除数２の割算回路を起動させるように構成されている前記除数２の割算回路を
   さらに備える請求項１の位相ロックループ。
6. 前記フィードバック・パスを、前記複数個の発振器複合体のうちの１個に結合するように構成されたマルチプレクサー、
   をさらに備える請求項２の位相ロックループ。
7. 前記フィードバック・パスは、割算器と、位相検出器と、ループ・フィルターとを備える、請求項２の位相ロックループ。
8. 前記制御ロジックは、単純スルー動作を生成するために、前記複数個の発振器複合体を、前記フィードバック・パスの駆動と前記クロック出力との間で切り替える、請求項２の位相ロックループ。
9. 前記制御ロジックは、ホッピング動作を生成するために、前記複数個の発振器複合体を、前記フィードバック・パスの駆動と前記クロック出力との間で切り替える、請求項２の位相ロックループ。
10. 前記制御ロジックは、ロック・スルー動作を生成するために、前記複数個の発振器複合体を、前記フィードバック・パスの駆動と前記クロック出力との間で切り替える、請求項２の位相ロックループ。
11. 前記制御ロジックは、複合スルー動作を生成するために、前記複数個の発振器複合体を、前記フィードバック・パスの駆動と前記クロック出力との間で切り替える、請求項２の位相ロックループ。
12. 基準信号を受信する入力と
    クロック出力と
    信号を前記基準信号と同じ位相にロックするためのフィードバック・パスと、
    出力信号を発生し、前記フィードバック・パスと前記クロック出力に別々に結合することができる、複数個の発振器複合体と、
    前記複数個の発振器複合体のうち第１の１個の出力信号を前記クロック出力と選択的に結合するように構成された制御ロジックと、
    を備える位相ロックループ。
13. 前記制御ロジックは、さらに、前記複数個の発振器複合体のうち第２の１個を前記フィードバック・パスと選択的に結合するように構成されている、請求項１２の位相ロックループ。
14. 位相ロックループの出力信号が動作すべき所要周波数を入力することと、
    発振器複合体を前記位相ロックループのフィードバック・パスから切り離すことと、
    位相ロックループの出力として信号を生成するために、前記切り離された発振器複合体の制御を調整することと、
    前記信号が前記所要周波数の範囲内の周波数を持っているとき、前記信号を基準信号の位相とロックするために、前記発振器複合体を前記フィードバック・パスに結合すること、
    を含む、位相ロックループの出力周波数を変える方法。
15. 前記信号は、前記所要周波数の範囲内の周波数を持つまで、前記調整ステップを繰り返すことをさらに含む、請求項１４の方法。
16. 前記切り離された発振器複合体の制御は、ディジタルである、請求項１４の方法。
17. 最後の調整の前に、前記信号を割算することをさらに含む、請求項１５の方法。
18. 位相ロックループのフィードバック・パスから切り離されている第１の発振器複合体を前記位相ロックループの出力に結合することと、
    前記位相ロックループの出力信号が動作するべき所要周波数の入力することと、
    第２の発振器複合体の電源を供給することと、
    前記所要周波数を含む周波数範囲における信号を生成するように前記第２の発振器複合体をディジタル制御することと、
    前記第１の発振器複合体を前記位相ロックループの出力から切り離すことと、
    前記第２の発振器複合体を前記位相ロックループの出力に結合すること、
    を含む、位相ロックループの出力周波数を変える方法。

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