KR20090102859A - 마이크로프로세서용 위상-고정 루프의 동적 주파수 스케일링을 위한 방법 및 장치 - Google Patents

마이크로프로세서용 위상-고정 루프의 동적 주파수 스케일링을 위한 방법 및 장치

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Abstract

다수의 발진기 복합체들을 사용하는 위상-고정 루프가 제시된다. 위상-고정 루프는 클록 출력, 및 출력 신호들을 생성하도록 동작가능한 다수의 발진기 복합체들을 포함한다. 위상-고정 루프는 다수의 발진기 복합체들중 한 복합체의 출력 신호를 클록 출력에 선택적으로 연결하도록 구성되는 제어 로직을 포함한다.

Description

마이크로프로세서용 위상-고정 루프의 동적 주파수 스케일링을 위한 방법 및 장치{METHODS AND APPARATUS FOR DYNAMIC FREQUENCY SCALING OF PHASE LOCKED LOOPS FOR MICROPROCESSORS}
본 발명은 일반적으로 마이크로프로세서를 클록킹(clocking)하기 위한 위상-고정 루프의 분야, 특히 마이크로프로세서용 위상-고정 루프의 동적 주파수 스케일링을 위한 방법 및 장치에 관한 것이다.
마이크로프로세서들은 다양한 애플리케이션들에서 계산 작업들을 수행한다. 개선된 프로세서 성능은 소프트웨어 변경을 통해 고속 동작을 가능하게 하고 및/또는 기능을 향상시킬 수 있기 때문에 거의 항상 바람직하다. 휴대용 전자장치들과 같은 많은 내장형 애플리케이션들에 있어서, 전력 보전은 프로세서 설계 및 구현에 있어서 중요한 목표이다.
많은 현대의 프로세서들은 에너지 소비를 절약하기 위하여 처리 요구(processing demand)에 따라 프로세서의 동작 주파수 및 전압 레벨들을 변화시키는 것을 포함하는 동적 전압 및 주파수 스케일링 기술들을 사용한다. 프로세서가 저속 클록킹 주파수를 런-오프(run-off)할때, 회로들을 충전시키기 위하여 낮은 동작 전압들이 이용될 수 있는데, 이는 저전력의 이용을 야기한다.
주파수를 변화시키는 종래의 한 기술은 하나의 주파수에서 실행되며, 동작시 일시 정지되며, 일시 정지되는 동안 상이한 주파수에서 동작하도록 재프로그래밍되며, 새로운 원하는 주파수에서 재시작되는 프로그램가능 위상-고정 루프(PLL)를 포함한다. 이러한 방식은 동작 주파수들사이에 큰 전류 변동들을 유발할 수 있으며, 이는 더 강한 전원을 이용할 필요성을 유발한다. 이는 또한 동작의 재프로그래밍 및 재시작 단계들동안 많은 사이클들에 대하여 PLL 출력에 의하여 구동되는 프로세서의 동작을 정지시킬 수 있다.
PLL들은 주파수가 전압 제어 또는 전류 제어될 수 있는 발진기들을 포함한다. 발진기들은 지정된 동작 주파수 범위내에서 동작하도록 설계된다. 예컨대, 한 발진기는 400 Mhz 내지 800 Mhz에서 동작하도록 설계될 수 있는 반면에, 다른 발진기는 800 Mhz 내지 1200 Mhz에서 동작하도록 설계될 수 있다. 만일 400 Mhz 내지 1200 Mhz의 범위에서 동작하도록 발진기를 설계하면 성능 트레이드오브(performance tradeoff)가 존재한다. 발진기에 대한 동작 범위의 폭은 그것의 네거티브 지터 특성들(negative jitter characteristic)에 직접 비례한다. 따라서, 특정 발진기에 대한 동작 범위가 클수록, 그것의 대응하는 지터 특성들이 크다. 따라서, 낮은 지터 특성들을 가진 넓은 주파수 범위에 걸쳐 가변 클록 주파수들을 생성하기 위한 필요성이 요구된다.
도 1은 프로세서의 기능 블록도이다.
도 2는 도 1에 도시된 위상-고정 루프의 제 1 실시예를 도시한다.
도 3은 도 2에 도시된 발진기 복잡체의 대안 실시예를 도시한다.
도 4는 시간에 대한, 도 1의 위상-고정 루프의 예시적인 출력 신호의 그래프이다.
도 5는 피드백 및 출력 경로들에 2개의 발진기들을 선택적으로 연결하는, 도 1에 도시된 위상-고정 루프의 제 2 실시예를 도시한다.
도 6은 위상-고정 루프의 단순한 슬루(slew) 동작을 기술한 예시적인 출력 신호의 그래프이다.
도 7은 위상-고정 루프의 홉(hop) 동작을 기술한 예시적인 출력 신호의 그래프이다.
도 8은 도 1에 도시된 위상-고정 루프의 제 3 실시예를 도시한다.
도 9는 위상-고정 루프의 로크된 슬루 동작을 기술한 예시적인 출력 신호의 그래프이다.
도 10은 위상-고정 루프의 복합 슬루 동작을 기술한 예시적인 출력 신호의 그래프이다.
도 11은 위상-고정 루프의 출력의 주파수를 변화시키는 단순한 슬루 방법을 기술한 흐름도이다.
도 12는 위상-고정 루프의 출력의 주파수를 변화시키는 홉 방법을 기술한 흐름도이다.
도 13은 위상-고정 루프의 출력의 주파수를 변화시키는 로크된 슬루 방법을 기술한 흐름도이다.
도 14는 위상-고정 루프의 출력의 주파수를 변화시키는 복합 슬루 방법을 기술한 흐름도이다.
일 양상에서, 다수의 발진기 복합체(complex)들을 사용하는 위상-고정 루프(phase-locked loop)가 제시된다. 위상-고정 루프(phase-locked loop)는 클록 출력; 및 출력 신호들을 생성하도록 동작가능한 다수의 발진기 복합체들(complex)을 포함한다. 위상-고정 루프는 다수의 발진기 복합체들 중 한 복합체의 출력 신호를 클록 출력에 선택적으로 연결하도록 구성된 제어 로직(control logic)을 더 포함한다.
다른 양상에서, 위상-고정 루프(phase-locked loop)는 기준 신호를 수신하기 위한 입력; 클록 출력; 및 기준 신호와 동위상으로 신호를 로크(lock)하기 위한 피드백 경로를 포함한다. 위상-고정 루프는 출력 신호들을 생성하고, 피드백 경로 및 클록 출력에 개별적으로 연결하도록 동작가능한 다수의 발진기 복합체들을 더 포함한다. 또한, 위상-고정 루프는 다수의 발진기 복합체들 중 제 1 복합체의 출력 신호를 클록 출력에 선택적으로 연결하도록 구성된 제어 로직을 포함한다.
다른 양상에서는 위상-고정 루프(phase-locked loop)의 출력의 주파수를 변화시키기 위한 방법이 제시된다. 이러한 방법에서, 위상-고정 루프의 출력 신호가 동작해야 하는 원하는 주파수가 입력된다. 발전기 복합체는 위상-고정 루프의 피드백 경로로부터 분리된다. 분리된 발진기 복합체의 제어는 위상-고정 루프에 대한 출력으로서 신호를 생성하도록 조절된다. 발진기 복합체는 신호가 원하는 주파수의 범위내의 주파수를 가질때 기준 신호와 동위상으로 신호를 로크(lock)하기 위하여 피드백 경로에 연결된다. 또 다른 양상에서는 위상-고정 루프의 출력의 주파수를 변화시키기 위한 방법이 제시된다. 이러한 방법에서, 제 1 발진기 복합체는 위상-고정 루프의 출력에 연결된다. 제 1 발진기 복합체는 위상-고정 루프의 피드백 경로로부터 분리된다. 위상-고정 루프의 출력 신호가 동작해야 하는 원하는 주파수가 입력된다. 제 2 발진기 복합체가 파워링(powering)된다. 제 2 발진기 복합체는 원하는 주파수를 포함하는 주파수 범위내의 신호를 생성하도록 디지털적으로 제어된다. 제 1 발진기 복합체는 위상-고정 루프의 출력으로부터 분리된다. 제 2 발진기 복합체는 위상-고정 루프의 출력에 연결된다.
다른 실시예들이 이하의 상세한 설명으로부터 당업자에게 명백해질 것이라는 것이 이해되어야 하며, 다양한 실시예들은 예시적으로 기술되고 제시된다. 인식되는 바와같이, 본 발명은 다른 및 상이한 실시예들을 가질 수 있으며, 이의 여러 세부사항들은 모두 본 발명의 범위로부터 벗어나지 않고 다양한 다른 관점들에서 수정될 수 있다. 따라서, 도면들 및 상세한 설명은 제한적이 아니라 예시적인 것으로 간주되어야 한다.
도 1은 실시예들이 사용될 수 있는 예시적인 프로세서(100)의 기능 블록도를 도시한다. 프로세서(100)는 기지국들, 퍼스널 컴퓨터들(PC) 등과 같은 유선 장치들과 이동전화, 랩탑, 개인휴대단말, 포켓 PC들 등과 같은 무선장치들에서 사용될 수 있다. 프로세서(100)는 위상-고정 루프(PLL)(140), 프로세서 로직(130), 모뎀(120), 메모리(110), 및 입력/출력(I/O) 회로(150)를 포함한다. 모뎀(120)은 변조된 신호들을 수신하고 이들을 기저대역 신호들로 변환한다. 메모리(110)는 프로세서 로직(130)에 대한 데이터 및 명령들을 저장한다. 프로세서 로직(130)은 메모리(110)에 저장된 명령들을 실행하고, I/O 회로(150)에 데이터 및 제어 정보를 전송한다. I/O 회로(150)는 디스플레이들, 오디오 장치들 등과 인터페이싱하는 회로들을 포함한다. 프로세서 로직(130)은 버스 시스템(160)을 통해 모뎀(120), 메모리(110) 및 I/O 회로(150)와 통신한다.
PLL(140)은 기준 클록 신호(145)를 수신한다. 기준 클록 신호(145)는 프로세서(100) 외부에 있는 수정 발진기(oscillating crystal)에 의하여 제공될 수 있다. PLL(140)은 프로세서 로직(130), 모뎀(120), 메모리(110), I/O 회로(150) 및 버스 시스템(160)과 같은 동기 장치들을 트리거링하기 위하여 기준 신호의 주파수 배수(frequency multiple)인 클록 신호(148)를 생성한다. PLL(140)은 프로그램가능하며, 프로세서(100)에 영향을 미치는 처리 요구들 또는 환경 인자들에 따라 클록 신호(148)의 주파수를 자동적으로 변화시킬 수 있다. PLL(140)은 도 2-10과 관련하여 더 설명될 것이다.
당업자는 프로세서(100)의 다수의 변형들이 가능하다는 것을 인식할 것이다. 예컨대, 버스 시스템(160)을 포함하는 프로세서내의 다양한 엘리먼트들을 개별적으로 제어하기 위하여 하나 이상의 위상-고정 루프가 존재할 수 있다. 더욱이, 프로세서(100)내에 도시된 기능 블록들중 하나 이상은 특정 실시예에서 생략될 수 있다. 프로세서(100)의 컴포넌트들내에 있을 수 있는 다른 기능 블록들은 본 발명과 밀접한 관계가 없으며, 따라서 명확화를 위하여 생략된다. 예컨대, 프로세서 로직(130)은 멀티-스테이지 파이프라인(multi-stage pipeline), 변환 참조 버퍼(translation look-aside buffer), 데이터 캐시 등을 포함할 수 있다.
도 2는 도 1에 도시된 위상-고정 루프의 제 1 실시예이다. PLL(200)은 위상 검출기/비교기(210), 전하 펌프(charge pump)(215), 저역통과 필터(220), 분주기(divider)(230), 제어 로직(260), 발진기 복합체들(complex)(240A-240B) 및 글리치-프리(glitch-free) 다중화기(250)를 포함한다. 발진기 복합체들(240A-240B)은 발진기들(248A-240B)을 포함하며, 선택된 주파수 범위내에 있도록 발진기들의 출력 주파수를 전체적으로(grossly) 조절한다. 간명화를 위하여, 단지 발진기 복합체(240A)만이 여기에서 상세히 기술되나, 발진기 복합체(240B)는 발진기 복합체(240A)가 하단(low end) 주파수 범위에서 동작하도록 정격이 설정된 전류 제어 발진기(248A)를 포함하고 발진기 복합체(240B)가 상단 주파수 범위에서 동작하도록 정격이 설정된 전류 제어 발진기(248B)를 포함한다는 것을 제외하고 유사하며 유사한 컴포넌트들을 사용할 수 있다.
부가적으로, 발진기 복합체(240A)는 5비트 레지스터(242A), 전류 제어 소스(244A), 합산기(246A), 및 제어가능 스위치(247A)를 포함한다. 대안 실시예에서, 전류 제어 소스(244A) 및 전류 제어 발진기(248a)는 특정 애플리케이션 및 전체 설계 제약들에 따라 전압 제어 소스 및 전압 제어 발진기로 대체될 수 있다. 발진기 복합체(240A)는 전류 제어 소스(244A)가 5비트 레지스터(242A)의 값에 응답하여 바이어스 전류(245A)를 생성한다는 점에서 디지털적으로 제어된다. 5비트 레지스터(242A)는 프로그램적으로(programmatically)으로 세팅되며, 이의 값은 프로세서 로드(load), 환경 조건들 또는 이들 둘다에 기초하여 변화할 수 있다. 5비트 레지스터(242A)의 특정 값은 PLL(200)의 클록 출력이 동작하는데 바람직한 특정 주파수 범위에 대응한다. 전류 제어 발진기(248A)는 대략 400 내지 800 MHz의 하단 범위에서 발진하도록 설계된다. 예로서, 5비트 레지스터(242A)의 32개의 상이한 값들과 발진기(248A)의 400 MHz 동작 범위가 주어지면, 5비트 레지스터(242A)의 각각의 특정 값은 대략 12.5MHz의 출력 범위 폭에 대응한다. 5비트 레지스터(242A)의 크기 및 출력 범위 폭들이 설계 제약들에 따라 변화할 수 있다는 것에 유의해야 한다. 제어가능 스위치(247A)가 접지에 접속되고 예컨대 5비트 레지스터(242A)의 값이 2일때, 전류 제어 발진기(248A)의 발진기 출력(249A)는 425MHz 내지 437.5 MHz사이의 임의의 위치에 있는 비교적 일정한 값으로 세팅될 것이다. 발진기 출력(249A)은 발진기 복합체들(240A, 240B)의 출력들을 다중화하는 글리치-프리(glitch-free) 다중화기(250)에 연결된다.
유사하게, 고주파수 범위에서 발진하도록 설계된 발진기(248B)를 포함하는 발진기 복합체(240B)에 대하여, 제어가능 스위치(247B)가 접지에 접속되고 예컨대 5비트 레지스터(242B)의 값이 2일때, 전류 제어 발진기(248B)의 발진기 출력(249B)은 825 MHz 내지 837.5 MHz에서 변동할 것이다.
클록 출력을 안정화 및 로크(lock)하기 위하여, 클록 출력은 분주기(230), 위상 검출기/비교기(210), 전하 펌프(215) 및 저역통과 필터(220)에 의하여 정의된 공유 피드백 경로를 통해 공급된다. 분주기(230)는 프로그램가능하며, 피드백 신호(207)를 생성하기 위하여 기준 신호(203)에 의하여 분주된, 발진기 복합체(240A 또는 240B)에 대응하는 양(amount)으로 다중화기(250)의 출력을 분주한다.
위상 검출기/비교기(210)는 외부 신호(145) 및 피드백 신호(207)와 같은 기준 신호(203)를 입력으로서 수신한다. 위상 검출기/비교기(210)는 차동 신호를 생성하기 위하여 외부 신호(203) 및 피드백 신호(207)간의 위상을 비교한다. 전하 펌프(215)는 차동 신호를 수신하고, 제어 전류를 생성한다. 저역통과 필터(220)는 제어 전류를 수신하고, 전하 펌프(215)로부터의 급격한(abrupt) 제어 입력들을 평활화하여(smooth out) 감쇄된 제어 전류(225)를 생성하기 위하여 차단(cutoff) 주파수보다 높은 주파수들을 감쇄시킨다.
발진기 복합체(240A)가 프로그램 가능 스위치(247A)를 통해 저역통과 필터(220)에 연결될때, 감쇄된 제어 전류(225)는 바이어스 전류(245A)와 양으로(positively) 또는 음으로(negatively) 합산된다. 합산된 전류는 기준 신호(203)와 발진기 신호(249A)를 로크하기 위하여 전류 제어 발진기(248A)를 구동시킨다. 스위치들(247A, 247B)이 상호 배타적인 방식(mutually exclusive manner)으로 저역통과 필터(220)에 접속된다는 것에 유의해야 한다. 이러한 실시예에서, 로크된 출력은 발진기 복합체의 대응 스위치가 저역통과 필터(220)에 접속되고 동일한 발진기 복합체의 출력이 글리치-프리 다중화기(250)를 통해 선택될때 발생한다.
글리치-프리 다중화기(250)의 출력은 동기 장치들에 전송되기전에 선택적 2-분주 회로(divide by two circuit)(270)를 통해 제어된다. 선택적 2-분주 회로(270)는 고속 과도(transient) 주파수들을 조절하도록 설계되지 않을 수 있고 도 6을 참조로 하여 기술될 동기 장치들에 대한 영향을 배제한다.
제어 로직(260)은 스위치들(247A-247B) 및 글리치-프리 다중화기(250)에 연결된다. 다수의 발진기들에 의하여 위상-고정 루프의 출력을 분주하는 것을 막기 위하여, 발진기 복합체들의 출력들간의 스위칭 동작은 3개 이상의 발진기 클록 사이클만큼 지연된다. 이를 위하여, 제어 로직(260)은 다중화기(250)를 통해 발진기 복합체들(240A-240B)의 출력들을 스위칭할때 짧은 펄스들 또는 짧은 사이클들이 발생하지 않도록 유한 상태 머신(finite state machine)을 포함할 수 있다.
제어 로직(260)은 스위치들(247A-247B)을 독립적으로 제어한다. 특히, 제어 로직(260)은 스위치들(247A-247B)을 접지에 그리고 공유 피드백 경로에 접속해야 하는지를 결정한다. 제어 로직(260)은 또한 도 6을 참조로 하여 기술된 클록 램핑(clock ramping)의 단순한 슬루 방법동안 2-분주 회로(270)를 제어한다. 제어 로직(260)은 이하에서 기술되는 다양한 클록 램핑 방법들을 달성하기 위하여 레지스터들(242A, 242B)의 콘텐츠들을 선택적으로 제어할 수 있다. 제어 로직(260)은 위상-고정 루프가 동작해야 하는 원하는 주파수를 지시하는 정보를 입력으로서 수신한다. 이러한 입력 정보는 프로세서 로드, 환경 조건들 또는 이들 둘다에 기초할 수 있다. 제어 로직(260)은 타깃 주파수가 달성되었을때 장치에 다시 보고할 수 있다.
도 3은 위상-고정 루프 회로에 배치된, 도 2에 도시된 발진기 복합체(300)의 대안 실시예이다. 발진기 복합체(240A)는 기준 전압 Vref(310), 즉 로크된때 제어 루프로부터 예상되는 공칭 전압에 연결될 수 있다. 발진기(248A)는 PLL의 초기화시에 레지스터 값들의 교정(calibration)동안 Vref(310)에 연결될 수 있다. 교정동안, 기준 전압 Vref(310)은 세팅되며, 전체 조절 전류들은 그들의 범위를 통해 스텝(step)된다. 레지스터의 각각의 세팅을 위한 ICO들의 결과적인 주파수가 측정된다. PLL의 정상 상태 동작동안, 만일 새로운 주파수가 원해지면, 적정 분주기 세팅과 함께 대응하는 Vref 입력을 사용하여 원하는 주파수에 가장 근접한 주파수를 생성한 레지스터 값이 선택된다.
도 4는 시간에 대한, 도 1의 위상-고정 루프의 예시적인 클록 출력 신호의 주파수의 그래프(400)이다. 도 4에 도시된 실선 파형은 선택된 선택적 2-분주 회로(270)가 없을때임을 유의해야 한다. 이러한 예에서, 출력 클록 신호(410)는 600MHz에서 동작하며 1.2GHz에서 동작하도록 변화되는 것이 바람직하다. 도면부호 410에서, 출력 클록 신호는 발진기 복합체(240A)에 의하여 구동된다. 부가적으로, 발진기 복합체(240A)는 저역통과 필터(220)에 접속된다. 도면부호 415에서, 레지스터(242A)는 발진기(248A)의 대응하는 바이어스 전류를 증가시키기 위하여 증분되며(분주기(230)에 대하여 대응하는 분주기 양이 지정된다), 따라서 출력 클록 신호의 주파수를 증가시킨다. 시간(420)동안, 발진기(248A)는 외부 기준 신호(203)와 로크하는 과정에 있다. 로크된 출력에서 동작하고 바이어스 전류를 증가시키며 발진기 복합체(240A)에 의하여 재-로크(re-lock)하는 이러한 사이클은 도면부호 425까지 반복한다. 도면부호 425에서, 발진기(248A)의 레이팅(rating) 이상으로 클록 출력 주파수를 증가시키는 것이 바람직하다. 도면부호 425에서, 제어 로직(260)은 레지스터(242B)를 세팅함으로써 바이어스를 세팅하고, 분주기 양을 세팅하며, 접지로 스위치(247A)를 스위칭함으로써 클록 출력을 구동시키기 위하여 발진기 복합체(240B)를 선택하며, 피드백 경로로 스위치(247B)를 스위칭하며, 클록 출력을 구동시키기 위하여 발진기 출력(249B)을 선택한다. 발진기 복합체(240B)는 레지스터(242B)가 3개 이상의 사이클에 걸쳐 증분되게 함으로써 1.2GHz까지 스텝 업(step up)된다.
일 실시예에 있어서, 도면부호 430에서, 선택적 2-분주 회로(270)는 이용되지 않는다. 이러한 실시예에서, 출력 클록 신호(280)는 발진기 출력(249B)을 트래킹할 것이다(도 4에서 실선으로 도시됨). 이러한 실시예는 출력 클록 신호(280)에 의하여 구동되는 동기 회로들이 고주파수에서 오버슈트(overshoot)를 조절하도록 설계될때 특정 애플리케이션을 가진다.
다른 실시예에서, 도면부호 430에서, 제어 로직(260)은 그것의 타깃 동작 주파수에 도달하기 위하여 레지스터(242B)를 증가시킨다. 또한, 도면부호 430에서, 제어 로직(260)은 점선(422)에 의하여 도시된 바와같이 출력 클록 주파수를 2등분하기 위하여 2-분주 회로(270)를 활성화시킨다. 도면부호 435에서, 발진기 출력(249B)은 기준 신호(203)와 로크된다. 도면부호 427에서, 제어 로직(260)은 클록 출력이 로크된 출력 타깃 주파수로 상승하도록 2-분주 회로(270)를 역활성화시킨다.
비록 2-분주 회로(270)가 도 1에 도시되었을지라도, 프렉셔널(Fractional) 분주기 또는 출력 클록 신호의 주파수를 감소시키는 임의의 다른 분주기 회로를 포함하는 다른 분주기들이 이용될 수 있다는 것에 유의해야 한다. 발진기가 타깃 주파수에 로크 온(lock on)되도록 클록 출력 주파수를 드롭(drop)시키면, 높은 동작 주파수에서 주파수 오버슈트를 조절하기 위하여 설계될 수 없는 동기 회로들이 보호된다. 비록 동기 회로들이 타깃 주파수의 오버슈트를 조절하도록 설계될지라도, 이러한 설계는 전형적으로 오버슈트를 조절하도록 동기 회로들의 동작 전압을 증가시키는 것을 요구한다. 기술된 바와같이 클록 출력 주파수를 드롭시키면 증가된 동작 전압을 이용하여 동기 회로들을 동작시킬 필요성이 제거된다.
도 5는 독립적으로 피드백 및 출력 경로들에 2개의 발진기들을 선택적으로 연결한, 도 1에 도시된 위상-고정 루프의 제 2 실시예이다. 도 5는 2-분주 회로(270)을 제외하고, 도 1에 도시된 모든 엘리먼트들을 포함한다. 부가적으로, 위상-고정 루프(500)는 분주기(230), 위상 검출기(210), 저역통과 필터(220), 및 발진기 복합체들(240A-240B)중 하나의 복합체의 출력에 의하여 정의된 피드백 경로사이에 발진기들을 독립적으로 연결하기 위하여 제공한 글리치-프리 다중화기(530)를 포함한다. 예로서, 제어 로직(560)은 글리치 프리 다중화기(530) 및 스위치(247B)를 제어함으로써 피드백 경로에 접속될 발진기 복합체(240B)의 출력을 선택하면서 글리치 프리 다중화기(250)를 제어함으로써 클록 출력(540)에 연결될 발진기 복합체(240A)의 출력을 선택하도록 구성될 수 있다. 위상-고정 루프(500)는 클록 출력이 발진기 복합체들에 의하여 구동되는 동안에 변화할때 오버슈트를 제거한다. 게다가, 이러한 실시예는 도 6과 관련하여 기술되는 바와같이 클록 출력이 언로크(unlock)되도록 한다.
도 6은 타깃 주파수(615)에 도달하도록 출력 클록 변동의 단순한 슬루 방법을 구현한 예시적인 출력 클록 신호의 그래프(600)이다. 그래프(600)는 주파수 영역에서 출력 클록 신호(540) 및 발진기 복합체(240B)의 발진기 출력을 나타낸다. 그래프(600)에서, 출력 클록 신호(540)는 발진기 복합체(240B)에 의하여 구동된다. 기준(601)에서, 발진기 복합체(240B) 출력은 800MHz에서 동작하도록 출력 클록 신호(540)를 구동시킨다. 기준(605)에서, 단순한 슬루 기술은 접지로 스위칭하고(247A) 피드백 경로에 접속할 발진기 복합체(240A)를 선택함으로써 시작한다. 결과로서, 발진기 복합체(240B)의 주파수 및 이에 따라 출력 클록 신호(540)는 약간 낮은 주파수에서 드롭(drop)하여 언로크된 상태로 진행한다. 용어 "언로크된(unlocked)"은 PLL의 피드백 경로에 연결되지 않은 발진기에 의하여 PLL의 클록 출력을 구동하는 것을 지칭한다. 당업자는 용어 "언로크된"이 또한 위상-고정 루프의 피드백 경로로부터 PLL의 한 신호를 분리하는 것을 포함할 수 있다는 것을 인식할 것이다. 특정 바이어스 전압의 언로크 클록 출력이 일반적으로 동일한 특정 바이어스 전압의 로크 출력보다 낮은 주파수에서 동작한다는 것에 유의해야 한다.
드롭(drop)은 발진기 복합체(240B)로 인하여 레지스터(242B)의 값에 의하여 정의된 범위내에서 발생한다. 기준(610)에서, 레지스터(242B)는 발진기 출력(249B) 및 출력 클록 신호(540) 둘다가 다음 동작 주파수 범위에서 동작하기 위하여 증가하도록 제어 로직(560)에 의하여 증분된다. 다른 실시예들에서, 동작 주파수 범위의 증가는 다음 동작 주파수 범위 이상으로 점핑(jumping)하는 것을 포함할 수 있다. 레지스터(242B)는 대략 5 MHz/μsec의 출력 주파수를 달성하도록 연속적으로 증분된다. 위상-고정 루프가 언로크 상태동안 동작하기 때문에, 증분때마다 동작 주파수는 위상-고정 루프가 로크 상태동안 동작할때보다 훨씬 낮다. 게다가, 발진기 복합체(240B)가 피드백 경로에 연결되지 않고 출력을 구동하는 동안, 분주기 양(amount)은 발진기 복합체(240B)의 램핑(ramping)동안 중요치 않다.
또한, 도 4 및 도 6에 도시된 각각의 클록 출력 레벨 또는 스텝(step)간의 증가 크기가 예시적인 목적으로 선택되고 5비트 레지스터 값들에 의하여 정의된 주파수 폭 범위들로 직접 매핑될 수 없다는 것에 유의해야 한다. 게다가, 발진기들의 주파수 특성들은 도 4 및 도 6에 도시된 것 처럼 선형이 아니다. 발진기 주파수 곡선은 전형적으로 활모양으로 휘어져 있으나, 도시된 바와같이 단조적(monotonic)이다.
도 7은 1GHz의 타깃 주파수에 도달하도록 한 클록 변동의 홉(hop) 방법을 기술한 예시적인 출력 신호의 그래프(700)이다. 도 7에 도시된 클록 출력은 위상-동기 루프(500)에 의하여 적절하게 생성될 수 있다. 그래프(700)는 600 MHz 내지 1 GHz의 동작 클록 출력으로부터의 홉(hop)을 기술한다. 그래프(700)는 발진기 복합체(240A)의 출력 주파수(735) 및 발진기 복합체(240A)의 출력 주파수(730)를 나타낸다. 실선은 위상-고정 루프(500)의 출력 클록 주파수(540)를 지시한다. 점선은 각각의 발진기 복합체가 위상-고정 루프(600)의 출력으로 선택되지 않는다는 것을 지시한다.
시간(705)에, 발진기 복합체(240A)는 600MHz에서 로크되며, 클록 출력을 구동하도록 선택된다. 또한, 발진기 복합체(240B)는 언로크 상태로 동작중이며 1GHz 이하에서는 선택되지 않는다. 만일 발진기 복합체(240B)가 사전에 파워-온(power-on)되지 않으면, 대응하는 레지스터는 발진기 복합체(240B)가 1GHz 이하에서 동작하도록 하는 값으로 수정될 수 있다. 시간(710)에서, 피드백 루프는 발진기 복합체(240A)로부터 분리되어 그것의 동작을 언로크하고 클록 출력이 600MHz로부터 드롭(drop)하도록 한다. 또한, 피드백 루프는 발진기 복합체(240B)에 접속되며, 분주기(230)에 대한 분주기 양이 지정되어, 발진기 복합체(240B)의 출력을 상승시킨다. 기간(715)동안, 발진기 복합체(240B)는 기준 신호(203)와 로킹하는 과정에 있다. 반면에, 발진기 복합체(240A)의 출력은 600MHz 미만에서 클록 출력을 구동하도록 선택된 상태를 유지한다. 시간(725)에서, 발진기 복합체(240B)가 로크된후에, 제어 로직(560)은 클록 출력이 클록 출력 신호에 의하여 경험된 오버슈트없이 600MHz 이하에서부터 1GHz로 증가하도록 다중화기(250)를 스위칭함으로써 클록 출력을 구동시키는 발진기 복합체(240B)를 선택한다. 발진기 복합체(240A)는 다음 타깃 주파수가 발진기 복합체(240A)에 의하여 제공될때까지 발진기 복합체(240B)가 클록 출력을 구동시키는 동안 파워-다운(power-down)될 수 있다.
위상-고정 루프(500)가 어느 한 방향으로 출력 클록 주파수들의 임의의 2가지 조합들사이에서 홉(hop)하는 클록 출력을 발생시킬 수 있다는 것에 유의해야 하며, 여기서 하나의 출력 클록 주파수는 하나의 발진기 복합체에 의하여 구동되고 다른 출력 클록 주파수는 다른 발진기 복합체에 의하여 구동된다.
도 8은 도 1에 도시된 위상-고정 루프의 제 3 실시예이다. 위상-고정 루프(800)는 도 2에 도시된 것과 유사한 피드백 엘리먼트들을 포함한다. 위상-고정 루프(800)는 또한 발진기 복합체들(840A-840D), 제어 로직(860) 및 글리치 프리 다중화기들(855, 865)을 포함한다. 하단 발진기 복합체들로서 총칭하여 지칭되는 발진기 복합체들(840A, 840B)은 400MHz 내지 800MHz의 주파수들에서 신호들을 발진하도록 정격이 설정된다. 상단 발진기 복합체들로서 총칭하여 지칭되는 발진기 복합체들(840C, 840D)은 800MHz 내지 1200MHz의 주파수들에서 신호들을 발진하도록 규격이 정해진다. 발진기 복합체들의 각각은 다중화기들(855, 865)에 연결된다. 제어기 로직(860)은 위상-고정 루프(800)의 클록 출력에 발진기 복합체들중 어느 하나를 접속하도록 구성된다. 부가적으로, 제어 로직(860)은 위상-고정 루프(800)의 피드백 경로에 발진기 복합체들중 어느 하나를 독립적으로 접속하도록 구성된다. 제어 로직(860)은 클록 출력 및 피드백 경로 둘다에 동일한 발진기 복합체를 접속할 수 있거나 또는 하나의 발진기 복합체를 피드백 경로에 그리고 다른 발진기 복합체를 클록 출력에 접속할 수 있다.
제어 로직(860)은 발진기가 피드백 경로를 구동시키고 발진기가 PLL 출력을 구동시키는 것을 변화시킴으로써 다양한 클록 슬루윙(slewing) 방법들을 수행할 수 있다. 도 9는 위상-고정 루프(800)에 의하여 생성된 로크된 슬루 방법을 기술하는 예시적인 출력 신호의 그래프이다. 제어 로직(860)은 출력 클록 주파수를 스텝-업(step-up)하기 위하여 동일한 범위의 발진기 복합체들(즉, 하단 발진기 복합체)을 접속 및 분리하는 시퀀스를 제어한다. 이를 수행함으로써, 클록 출력(905)은 발진기 복합체들간을 스위칭함으로써 생성된다.
도 9에서, 실선은 위상-고정 루프(800)의 출력 클록(905)를 지시한다. 점선은 각각의 발진기 복합체가 위상-고정 루프(800)의 출력으로 선택되지 않는다는 것을 지시한다.
시간(910)전에, 발진기 복합체(840A)는 클록 출력(905)을 구동시키기 위하여 로크되고 선택된다. 시간(910)에, 발진기 복합체(840B)내의 발진기, 즉 다른 하단 바이어스 회로는 파워-온(power-on)되고 언로크된다. 발진기 복합체(840B)는 약 700MHz의 주파수 범위내에서 동작하도록 그것의 레지스터에 의하여 초기화된다. 시간(920)에서, 제어 로직(860)은 피드백 경로로부터 발진기 복합체(840A)를 분리하여 클록 출력(905)이 드롭(drop)하도록 한다. 또한, 시간(920)에서, 제어 로직(860)은 피드백 경로에 발진기 복합체(840B)를 접속하고 분주기(230)를 프로그래밍하여 발진기 복합체(840B)의 출력이 약 700MHz까지 증가하도록 한다.
시간(930)에, 발진기 복합체(840B)는 로크된다. 제어 로직(860)은 클록 출력으로부터 발진기 복합체(840A)를 분리하고 발진기 복합체(840B)를 클록 출력에 접속하여 주파수 오버슈트를 경험하는 클록 출력없이 700MHz의 주파수까지 스텝-업(step-up)한다. 이러한 예시적인 출력 신호(905)에서, 발진기 복합체들간의 이러한 플로핑(flopping) 사이클은 클록 출력(905)이 1.2GHz에서 동작할때까지 5번 이상 반복한다. 도 9는 하단 발진기 복합체들(영역(940)으로서 기술됨)과 상단 발진기 복합체들(영역(960)으로서 기술됨)사이 그리고 하단 하단 발진기 복합체들 및 상단 하단 발진기 복합체(영역(950)으로서 기술됨)사이의 플로핑(flopping)을 기술한다.
도 10은 위상-고정 루프 출력을 변화시키는 복합 슬루 방법을 기술한 예시적인 출력 신호(1005)의 그래프이다. 복합 슬루 방법은 위상-고정 루프(800)가 다른 발진기 복합체로 스위칭함으로써 클록 출력 신호로부터의 오버슈트를 제거한다는 것을 제외하고 도 6에 기술된 단순한 슬루 방법과 유사하다. 비록 앞의 예시적인 클록 출력 파형들이 상향 방식(ascending manner)으로 전진하는 것으로 도시되었을지라도, 당업자는 예시적인 클록 출력 파형들이 대안적으로 하향 방식(descending manner)으로 전진할 수 있다는 것을 인식할 것이다.
도 11은 위상-고정 루프의 출력의 주파수를 변화시키는 단순한 슬루 방법(1100)을 기술한 흐름도이다. 블록(1110)에서, 위상-고정 루프의 출력 신호가 동작해야 하는 원하는 주파수가 제시된다. 예로서, 프로세서의 로드는 증가될 수 있으며, 따라서 짧은 기간에 로드를 처리하기 위하여 고속 클록 사이클들을 필요로 한다. 블록(1120)에서, 위상-고정 루프의 출력을 구동시키는 발진기는 기준 신호(203)와 같은 기준 신호로부터 언로크된다. 구동 발진기를 언로크하면, 위상-고정 루프의 출력에서 주파수가 드롭된다. 블록(1130)에서, 구동 발진기의 전체 출력 주파수를 변화시키기 위하여 구동 발진기를 제어하는 레지스터(242A)와 같은 디지털 제어 수단은 수정되어, 위상-고정 루프의 출력 신호의 주파수가 구동 발진기의 변화에 따라 증가하거나 또는 감소하도록 한다. 단순한 슬루 방법의 2가지 실시예들이 도 11에 도시된다. 블록들(1140, 1150)은 한 실시예를 정의하는데 반해, 블록들(1160, 1170, 1180, 1190)은 다른 실시예를 정의한다.
블록(1140)에서, 방법(1100)은 발진기의 전체 출력 주파수가 원하는 출력 주파수의 범위내에 있는지의 여부를 결정한다. 예로서, 원하는 주파수는 1.1 GHz로 지정될 수 있다. 방법은 대응하는 발진기 복합체를 제어하는 레지스터 값에 의하여 정의된 범위가 1.1 GHz 주파수를 포함하는지를 결정한다. 만일 그렇다면, 방법(1100)은 구동 발진기가 분주기 양을 세팅하고 위상-고정 루프의 피드백 경로에 구동 발진기를 연결함으로써 기준 신호와 로크되는 블록(1150)으로 진행한다. 만일 그렇치 않다면, 방법(1100)은 레지스터(242A)의 레지스터 값과 같은 디지털 수단을 수정하기 위하여 블록(1130)으로 진행한다. 만일 위상-고정 루프의 출력을 높게 슬루(slew)하는 것이 원해지면, 증가된 레지스터 값은 클록의 출력이 다음의 전체 주파수 범위로 점프-업(jump-up)하도록 할 것이다. 만일 위상-고정 루프의 출력을 낮게 슬루(slew)하는 것이 원해지면, 감소된 레지스터 값은 클록의 출력이 다음의 전체 주파수 범위로 점프-다운(jump-down)하도록 할 것이다.
제 2 실시예에 있어서, 블록(1130)으로 리턴하면, 방법(1100)은 블록(1160)으로 진행한다. 블록(1160)에서, 방법(1100)은 발진기의 전체 출력 주파수의 다음 변화가 원하는 출력 주파수의 범위내의 주파수를 출력하는 것을 야기하는지의 여부를 결정함으로써 참조 함수(look ahead function)를 수행한다. 만일 그렇치 않으면, 방법(1100)은 발진기가 다음 주파수 범위내에서 동작하도록 조절되는 블록(1130)으로 진행한다. 만일 그렇다면, 방법(1100)은 위상-고정 루프의 출력이 분주되는 블록(1170)으로 진행한다. 예컨대, 출력은 회로(270)와 같은 2-분주 회로를 인에이블함으로써 분주될 수 있다. 일 실시예에서, 2-분주 회로는 마지막 언로크 단계전에 인에이블될 수 있다. 다른 실시예에서, 2-분주 회로는 마지막 언로크 단계후에 인에이블될 수 있다. 이들 2가지 실시예들 모두에서, 2-분주 회로는 로크 구성으로 루프를 스위칭하기전에 인에이블된다. 블록(1175)에서, 분주기를 통해 위상-고정 루프의 출력을 구동시키는 발진기는 그것의 출력 주파수가 원하는 출력 주파수의 범위내에 있도록 조절된다. 블록(1180)에서, 위상-고정 루프의 출력을 구동시키는 발진기는 분주기 양을 세팅하고 위상-고정 루프의 피드백 경로에 구동 발진기를 접속함으로써 기준 신호와 로크된다. 일단 발진기가 로크되면, 방법(1100)은 위상-고정 루프의 출력이 더이상 분주되지 않는 블록(1190)으로 진행한다. 예컨대, 출력은 2-분주 회로(270)를 디스에이블함으로써 더이상 분주되지 않을 수 있다.
도 12는 위상-고정 루프의 출력의 주파수를 변화시키는 홉 방법(1200)을 기술한 흐름도이다. 블록(1210)에서, 위상-고정 루프의 출력이 동작해야 하는 원하는 주파수가 입력된다. 블록(1220)에서, 위상-고정 루프의 출력을 구동시키는 제 1 발진기는 기준 신호로부터 언로크된다. 블록(1230)에서, 제 2 발진기는 파워-온(power-on)된다. 제 2 발진기는 위상-고정 루프의 출력을 구동시키기 위하여 접속되지 않는다. 블록(1240)에서, 제 2 발진기는 원하는 주파수를 포함하는 주파수들의 범위내에서 발진하도록 디지털적으로 제어된다. 블록(1250)에서, 제 2 발진기는 그것을 제 1 발진기로부터 위상-고정 루프의 피드백 경로로 독립적으로 접속함으로써 기준 신호와 로크된다. 블록(1260)에서, 제 1 발진기는 위상-고정 루프의 출력을 구동시키지 않도록 스위칭되며, 제 2 발진기는 위상-고정 루프의 출력을 구동시키도록 스위칭된다. 그 다음에, 선택적으로, 제 1 발진기는 파워-다운(power-down)될 수 있다.
도 13은 위상-고정 루프의 출력의 주파수를 변화시키는 로크된 슬루 방법을 기술한 흐름도이다. 블록(1310)에서, 위상-고정 루프의 출력 신호가 동작해야 하는 원하는 주파수가 입력된다. 블록(1320)에서, 위상-고정 루프의 출력을 구동시키는 발진기는 기준 신호로부터 언로크된다. 블록(1330)에서, 다른 발진기는 그것의 전체 출력 주파수를 변화시키기 위하여 디지털적으로 제어된다. 출력의 슬루의 원하는 방향에 따라, 변화는 더 높거나 또는 더 낮은 주파수로의 변화일 수 있다. 블록(1340)에서, 다른 발진기는 기준 신호와 로크된다. 예로서, 다른 발진기는 위상-고정 루프의 피드백 경로에 접속된다. 블록(1350)에서, 일단 로크되면, 다른 발진기는 위상-고정 루프의 출력을 구동시키도록 스위칭된다. 블록(1360)에서, 방법(1300)은 구동 발진기의 전체 출력 주파수가 원하는 출력 주파수의 범위내에 있는지의 여부를 결정한다. 만일 그렇다면, 방법(1360)은 종료된다. 만일 그렇치 않다면, 방법(1300)은 위상-고정 루프의 출력을 구동시키는 발진기가 언로크되는 블록(1320)으로 진행한다.
도 14는 위상-고정 루프의 출력의 주파수를 변화시키는 복합(complex) 슬루 방법(1400)을 기술한 흐름도이다. 블록(1410)에서, 위상-고정 루프의 출력 신호가 동작해야 하는 원하는 주파수가 입력된다. 블록(1420)에서, 위상-고정 루프의 출력을 구동시키는 발진기는 기준 신호로부터 언로크된다. 블록(1430)에서, 발진기는 위상-고정 루프의 피드백 경로로부터 언로크되는 동안 그것의 전체 출력 주파수를 변화시키도록 디지털적으로 제어된다. 블록(1440)에서, 방법(1400)은 참조 함수(look ahead function)를 수행한다. 특히, 방법은 원하는 출력 주파수가 있는 범위내의 주파수를 출력하는 것을 발진기의 전체 출력 주파수의 다음 변화가 야기하는지를 결정한다. 만일 그렇치 않다면, 방법(1400)은 언로크 동안 전체 출력 주파수를 변화시키기 위하여 블록(1430)으로 진행한다.
만일 그렇다면, 방법(1400)은 제 2 발진기가 파워-온되는 블록(1450)으로 진행한다. 블록(1460)에서, 제 2 발진기는 원하는 주파수를 포함하는 범위내에서 발진하도록 디지털적으로 제어된다. 블록(1470)에서, 제 2 발진기는 기준 신호와 로크된다. 블록(1480)에서, 제 1 발진기는 위상-고정 루프의 출력을 구동하는 것을 중지하도록 스위칭되며, 제 2 발진기는 출력을 구동하도록 스위칭된다.
여기에서 제시된 실시예들과 관련하여 기술된 다양한 예시적인 논리 블록들, 모듈들, 회로들, 엘리먼트들 및/또는 컴포넌트들은 범용 프로세서; 디지털 신호 처리기, DSP; 주문형 집적회로, ASIC; 필드 프로그램가능 게이트 어레이, FPGA; 또는 다른 프로그램가는 논리 컴포넌트; 이산 게이트 또는 트랜지스터 로직; 이산 하드웨어 컴포넌트들; 또는 여기에 기술된 기능들을 수행하도록 설계된 것들의 조합을 통해 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로 프로세서 일 수 있지만; 대안적 실시예에서, 이러한 프로세서는 임의의 기존 프로세서, 제어기, 마이크로 제어기, 또는 상태 머신일 수 있다. 또한, 프로세서는 예컨대, DSP 및 마이크로프로세서, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로프로세서, 또는 이러한 구성들의 조합과 같이 계산 장치들의 조합으로서 구현될 수 있다.
여기에서 제시된 실시예들과 관련하여 기술된 방법들은 하드웨어에서, 프로세서에 의해 실행되는 소프트웨어 모듈에서, 또는 이들의 조합에 의해 직접 구현될 수 있다. 소프트웨어 모듈들은 RAM 메모리; 플래시 메모리; ROM 메모리; EPROM 메모리; EEPROM 메모리; 레지스터들; 하드 디스크; 휴대용 디스크; CD-ROM; 또는 공지된 임의의 다른 형태의 저장 매체로서 존재한다. 저장매체는 프로세서와 결합되어, 프로세서는 저장매체로부터 정보를 판독하여 저장매체에 정보를 기록한다. 대안적으로, 저장 매체는 프로세서의 구성요소일 수 있다.
본 발명이 실시예들과 관련하여 기술되었을지라도, 전술한 설명 및 이하의 청구범위와 일치하는 다양한 구현들이 당업자에 의하여 이용될 수 있다는 것이 인식될 것이다.

Claims (18)

  1. 위상-고정 루프(phase-locked loop)로서,
    클록 출력;
    출력 신호들을 생성하도록 동작가능한 다수의 발진기 복합체들(complex); 및
    상기 다수의 발진기 복합체들 중 한 복합체의 출력 신호를 상기 클록 출력에 선택적으로 연결하도록 구성된 제어 로직(control logic)을 포함하는,
    위상-고정 루프.
  2. 제 1항에 있어서, 기준 신호를 수신하기 위한 입력; 및
    상기 기준 신호와 동위상(in phase)으로 신호를 로크(lock)하기 위한 피드백 경로를 더 포함하며,
    상기 제어 로직은 상기 다수의 발진기 복합체들 중 다른 복합체를 상기 피드백 경로에 선택적으로 연결하도록 추가로 구성되는, 위상-고정 루프.
  3. 제 1항에 있어서, 상기 다수의 발진기 복합체들 중 한 복합체의 출력을 상기 클록 출력에 연결하도록 구성된 다중화기를 더 포함하는, 위상-고정 루프.
  4. 제 1항에 있어서, 발진기 복합체는 주파수들의 특정 범위에 해당하는 값을 저장하도록 구성된 레지스터를 포함하는, 위상-고정 루프.
  5. 제 1항에 있어서, 상기 제어 로직에 연결된 2-분주 회로(divide-by-two circuit)를 더 포함하며, 상기 제어 로직은 상기 다수의 발진기 복합체들 중 하나가 고주파수에 로크되는 동안 상기 출력 신호의 주파수를 낮추기 위하여 상기 2-분주 회로를 작동시키도록 추가로 구성되는, 위상-고정 루프.
  6. 제 2항에 있어서, 상기 다수의 발진기 복합체들 중 하나에 상기 피드백 경로를 연결하도록 구성되는 다중화기를 더 포함하는, 위상-고정 루프.
  7. 제 2항에 있어서, 상기 피드백 경로는 분주기(divider), 위상 검출기 및 루프 필터를 포함하는, 위상-고정 루프.
  8. 제 2항에 있어서, 상기 제어 로직은 단순한 슬루 동작(simple slew operation)을 수행하기 위하여 상기 피드백 경로의 구동 및 상기 클록 출력의 구동사이에서 상기 다수의 발진기 복합체들을 스위칭하는, 위상-고정 루프.
  9. 제 2항에 있어서, 상기 제어 로직은 홉 동작(hop operation)을 수행하기 위하여 상기 피드백 경로의 구동 및 상기 클록 출력의 구동 사이에서 상기 다수의 발진기 복합체들을 스위칭하는, 위상-고정 루프.
  10. 제 2항에 있어서, 상기 제어 로직은 로크된 슬루 동작(locked slew operation)을 수행하기 위하여 상기 피드백 경로의 구동 및 상기 클록 출력의 구동 사이에서 상기 다수의 발진기 복합체들을 스위칭하는, 위상-고정 루프.
  11. 제 2항에 있어서, 상기 제어 로직은 복합 슬루 동작(complex slew operation)을 수행하기 위하여 상기 피드백 경로의 구동 및 상기 클록 출력의 구동 사이에서 상기 다수의 발진기 복합체들을 스위칭하는, 위상-고정 루프.
  12. 위상-고정 루프(phase-locked loop)로서,
    기준 신호를 수신하기 위한 입력;
    클록 출력;
    상기 기준 신호와 동위상으로 신호를 로크(lock)하기 위한 피드백 경로;
    출력 신호들을 생성하고, 상기 피드백 경로 및 상기 클록 출력에 개별적으로 연결하도록 동작가능한 다수의 발진기 복합체들; 및
    상기 다수의 발진기 복합체들중 제 1 복합체의 출력 신호를 상기 클록 출력에 선택적으로 연결하도록 구성된 제어 로직을 포함하는,
    위상-고정 루프.
  13. 제 12항에 있어서, 상기 제어 로직은 상기 다수의 발진기 복합체들 중 제 2 복합체를 상기 피드백 경로에 선택적으로 연결하도록 추가로 구성되는, 위상-고정 루프
  14. 위상-고정 루프(phase-locked loop)의 출력의 주파수를 변화시키기 위한 방법으로서,
    상기 위상-고정 루프의 출력 신호가 동작해야 하는 원하는 주파수를 입력하는 단계;
    상기 위상-고정 루프의 피드백 경로로부터 발진기 복합체를 분리(decouple)하는 단계;
    상기 위상-고정 루프에 대한 출력으로서 신호를 생성하기 위하여 상기 분리된 발진기 복합체의 제어를 조절하는 단계; 및
    상기 신호가 상기 원하는 주파수의 범위내의 주파수를 가질때 기준 신호와 동위상으로 신호를 로크(lock)하기 위하여 상기 피드백 경로에 상기 발진기 복합체를 연결하는 단계를 포함하는,
    위상-고정 루프의 출력의 주파수를 변화시키기 위한 방법.
  15. 제 14항에 있어서, 상기 신호가 상기 원하는 주파수의 범위내의 주파수를 가질때까지 상기 조절단계를 반복하는 단계를 더 포함하는, 위상-고정 루프의 출력의 주파수를 변화시키기 위한 방법.
  16. 제 14항에 있어서, 상기 분리된 발진기 복합체의 제어는 디지털적으로 이루어지는, 위상-고정 루프의 출력의 주파수를 변화시키기 위한 방법.
  17. 제 15항에 있어서, 마지막 조절전에 상기 신호를 분주(divide)하는 단계를 더 포함하는, 위상-고정 루프의 출력의 주파수를 변화시키기 위한 방법.
  18. 위상-고정 루프의 출력의 주파수를 변화시키기 위한 방법으로서,
    상기 위상-고정 루프의 출력에 제 1 발진기 복합체를 연결하는 단계 ― 상기 제 1 발진기 복합체는 상기 위상-고정 루프의 피드백 경로로부터 분리됨 ―;
    상기 위상-고정 루프의 출력 신호가 동작해야 하는 원하는 주파수를 입력하는 단계;
    제 2 발진기 복합체를 파워링(powering)하는 단계;
    상기 원하는 주파수를 포함하는 주파수 범위내의 신호를 생성하기 위하여 상기 제 2 발진기 복합체를 디지털적으로 제어하는 단계;
    상기 위상-고정 루프의 출력으로부터 상기 제 1 발진기 복합체를 분리하는 단계; 및
    상기 위상-고정 루프의 출력에 상기 제 2 발진기 복합체를 연결하는 단계를 포함하는,
    위상-고정 루프의 출력의 주파수를 변화시키기 위한 방법.
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