CN100576749C - 数字模拟变换电路及显示装置 - Google Patents

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Abstract

一种数字模拟变换器，具备：输出多个电压值互异的参照电压的参照电压发生电路(100)；对输入的多比特的数字数据信号中的由奇数及偶数比特中的一方构成的第1比特组，进行逻辑运算后输出运算结果的第1逻辑电路(310)；对所述多比特的数字数据信号中的由奇数及偶数比特中的另一方构成的第2比特组，进行逻辑运算后输出运算结果的第2逻辑电路(320)；按照所述第1及第2逻辑电路的各自的输出，将所述参照电压发生电路输出的多个参照电压中，包含重复在内的选择的电压，供给第1、第2端子(T1、T2)的开关组(200)；对从所述第1及第2端子输入的电压实施预定的运算，输出运算后的输出电压的放大电路(500)。可以削减元件数量，节省面积。

Description

数字模拟变换电路及显示装置
技术领域
[0001]
本发明涉及数字模拟变换电路及使用它的显示装置。
背景技术
[0002]
近几年来，显示装置中以薄型、轻量、低耗电为特征的液晶显示装置(LCD)得到迅猛普及，被手机(移动电话、蜂窝式电话)及PDA(个人用数字辅机)、笔记本PC等可移动机器的显示部广泛利用。可是最近，液晶显示装置的大画面化及适应运动图象要求的技术也迅猛发展，不仅用于可移动机器，而且还能实现固定型的大画面显示装置及大画面液晶电视机。作为这些液晶显示装置，可以高精细显示的有源矩阵驱动方式的液晶显示装置，被人们利用。首先参照图37，简要讲述有源矩阵驱动方式的液晶显示装置的典型结构。此外，在图37中，采用等效电路，示意性地表示液晶显示部的与1个象素连接的主要结构。
[0003]
一般来说，有源矩阵驱动方式的液晶显示装置的显示部960，采用下述结构构成：矩阵状地配置透明的象素电极964及薄膜晶体管(TFT)963的半导体基板(例如彩色SXGA屏时，1280×3象素列×1024象素行)，在整个画面上形成一个透明的电极966的相对基板，使这两枚基板相对，将液晶封入其间。
[0004]
具有开关功能的TFT963的接通·断开，受扫描信号控制，TFT963接通时，与图象数据信号对应的灰度信号电压，被外加给象素电极964，在各象素电极964和相对基板电极966之间的电位差的作用下，液晶的透过率发生变化，TFT963被断开后，也用液晶电容965将该电位差保持一定期间，从而显示图象。
[0005]
在半导体基板上，发送外加给各象素电极964的多个电平电压(灰度信号电压)的数据线962和发送扫描信号的扫描线961，被晶格状地布线(上述彩色SXGA屏时，数据线为1280×3根，扫描线为1024根)，扫描线961及数据线962，在相互交叉部产生的电容及在相对基板电极之间被夹住的液晶电容等的作用下，成为较大的电容性负载。
[0006]
此外，扫描信号被栅极驱动器970供给扫描线961，而灰度信号电压则由数据驱动器980，通过数据线962，供给各象素电极964。另外，栅极驱动器970及数据驱动器980，受显示控制器950的控制，各自被所需的时钟脉冲CLK、控制信号、电源电压等，由显示控制器950供给，图象数据则由数据驱动器980供给。此外，现在数字数据已经成为图象数据的主流。
[0007]
一个画面的数据的改写，在1帧期间(1/60·秒)中进行，用各扫描线按照每个象素行(每行)，依次选择，在选择期间内，由各数据线供给灰度信号电压。
[0008]
此外，栅极驱动器970，只要至少供给2值的扫描信号就行。与此不同，数据驱动器980则需要用与灰度数对应的多值电平的灰度信号电压驱动数据线。因此，数据驱动器980具备由将图象数据变换成灰度信号电压的译码器，和将该灰度信号电压向数据线962放大输出的运算放器构成的数字模拟变换器(DAC)。
[0009]
另外，目前，在液晶显示装置中，高图象质量化(多色化)迅速发展，对至少26万色(RGB各6比特图象数据)，进而2680万色(RGB各8比特图象数据)以上的需求高涨。因此，输出与多比特图象数据对应的灰度信号电压的数据驱动器，DAC的电路规模增加，数据驱动器LSI的芯片面积也因此增加，成为成本上升的主要原因。下面，详细讲述这个问题。
[0010]
图38(a)和图38(b)是表示显示控制装置中广泛使用的现有技术的DAC结构的一个示例。图38(a)是表示8比特输入的电阻串DAC的结构的图形。具备灰度电压发生电路811、选择部812、逻辑电路813和放大器815。灰度电压发生电路811，从给两端外加电压的电阻串的各连接点的抽头，输出与8比特数字数据对应的256个灰度电压。选择部812，具备开关，选择256个灰度电压中的一个灰度电压。放大器815，将选择部812选择的灰度电压放大输出。逻辑电路813，根据输入的8比特的数字数据，控制选择部812的开关。
[0011]
图38(b)是表示图38(a)的选择部812的某开关812A(由P沟道晶体管构成的开关)和控制它的逻辑电路813A的结构的图形。逻辑电路813A，可以由单纯输入8比特的数字数据(B1、B2、B3、B4、B5、B6、B7、B8)(其中也包含比特的互补信号)的8输入NAND等构成。
[0012]
在图38(a)和图38(b)的结构中，其特征在于：由于能够与液晶的伽马特性(液晶的透过率和外加电压的特性)一致地设计用灰度电压发生电路811生成的256个灰度电压，所以能够进行高质量的显示。
[0013]
但是，灰度数增多后，却存在电路规模增大的问题。针对这个问题，作为实现节省面积的方法，图39、图40所示的结构，已经广为人知。
[0014]
图39是组合电阻串DAC和电容阵列DAC的8比特DAC的结构示例。电阻串DAC，由参照电压发生电路821、选择部822、逻辑电路823构成，根据8比特数据(B8、B7、B6、B5、B4、B3、B2、B1)的高位4比特数据(B8、B7、B6、B5)动作。参照电压发生电路821，输出V1～V17为止的17个参照电压，用选择部824选择开关Sna、Snb(n是1～16中的某一个)，向各自的端子Na、Nb输出彼此相邻电平的参照电压Vn、Vn+1。逻辑电路823，根据高位4比特数据(B8、B7、B6、B5)，控制选择部824的开关。
[0015]
另一方面，电容阵列DAC由电容元件835～839、开关825～829、逻辑电路822及放大器830构成，根据低位4比特数据(B4、B3、B2、B1)动作。该动作，首先，开关825接通，切换开关826～829与端子Na连接，在向端子Nc供给端子Na的电压Vn的同时，还将电容元件835～839的各端子间的电压复位成零。然后，开关825断开，切换开关826～829按照低位4比特数据(B4、B3、B2、B1)，与端子Na、Nb中的某一个连接后，就在端子Nc中引起电荷再分配，端子Nc的电位成为将电压Vn、Vn+116等分的规定的电压电平，该电压由放大器830放大输出。所以，图39的DAC，能够利用高位4比特数据及低位4比特数据，选择256灰度中的某个灰度电压。
[0016]
图39的DAC，用电阻串生成的电压数，成为图38的十六分之一，选择它的开关及逻辑电路823的电路规模，也比图38的结构大幅度削减。另外，电容阵列DAC也能比较节省面积地构成，所以作为DAC整体，也具有能够比图38的结构大幅度削减电路规模的特点。
[0017]
图39的结构，是按照数字数据，在电容阵列部中，对基准电压Vn、Vn+1进行并行取样，通过电荷再分配，获得灰度电压的方式。与此不同，对基准电压Vn、Vn+1进行时间串行取样，获得灰度电压的方式，已经广为人知。图40是表示这种串行DAC的现有技术的结构的一个示例。
[0018]
图40的DAC，由下述部件构成：一端与GND端子连接，另一端分别与端子Nd、Ne连接的2个电容844、845；切换与GND端子或供给基准电压VR的端子中的某一个连接的开关841，在端子Nd、Ne之间连接的开关842，在端子Ne和GND端子之间连接的开关843，由非反相输入端(+)与端子Ne连接、反相输入端(-)与输出端子连接的差动放大器构成的电压跟随电路846。此外，电容844、845的电容值Cs、Ch，通常为Cs＝Ch。
[0019]
下面，讲述图40的电路的动作。最初，开关843被暂时接通，电容器845两端的电位差(端子间电压)被复位成零。
[0020]
接着，按照最低位比特数据B1的值，在切换开关841的作用下，基准电压VR、GND的某一个被端子Nd取样，然后，开关841成为非连接状态(断开)。再然后，开关842接通，在电容844、845之间，出现电荷再分配，开关842断开后，电荷被电容845保持。
[0021]
接着，按照下一个比特数据B2，被开关841取样，在开关842的作用下，在电容844、845之间电荷再分配后，被分配的电荷，由电容845保持。
[0022]
以下，同样按照从低位的比特数据到高位的比特数据的顺序，反复取样和保持。
[0023]
在K比特数据时，取样和保持的一个循环，反复进行K次。这时的端子Ne的电压为：
VK＝(2-1· BK+2-2·BK-1+…+2-K·B1)·VR
式中，BK、BK-1、…、B1为0或1，
该电压，被电压跟随电路846放大输出。
[0024]
这样，图40的DAC，可以按照K比特数据，输出将基准电压VR、GND之间平均分割成2K个的各电压电平。
[0025]
图40的DAC，因其结构不依赖数据的比特数，所以对于多比特化而言，具有能使电路规模非常小的特点。
[0026]
可是，图40的DAC的输出电压，各电压电平之间成为等间隔的直线输出，照那个样子就不能输出与液晶的伽马特性一致的灰度电压。
[0027]
针对这种情况，进来在非专利文献2等中，人们提出构成可以进行输出所需的灰度电压数的数倍的线性输出的DAC，在其许多线性输出电平中，分配与液晶的伽马特性一致的灰度电压的方法。
[0028]
在该方法中，比与实际输出的灰度电压数对应的比特数，增加二、三比特左右。因此，不依赖比特数的图40的DAC被认为适合。
[0029]
图41是将图40的结构高精度化的结构，是具备补偿电压跟随电路的偏置功能的串行DAC。
[0030]
图41的DAC，由下述部件构成：基准电压Vref被输入非反相输入端(+)，反相输入端(-)与端子Nf连接的差动放大器856；一端与端子Nf连接，另一端分别与端子Ng、Nh连接的2个电容844、845；与端子Ng连接，选择基准电压VI、VR的供给端子中的某一个的开关851；在端子Ng、Nh之间连接的开关852；在基准电压VI的供给端子和端子Nh之间连接的开关853；在差动放大器856的输出端子和端子Nf之间连接的开关857；在差动放大器856的输出端子和端子Nh之间连接的开关858。此外，电容854、855的电容值Cs、Ch，通常为Cs＝Ch。
[0031]
下面，讲述图41的电路的动作。最初，开关857、858被分别接通、断开。差动放大器856具有偏置Δ时，端子Nf的电压VNf为VNf＝Vref+Δ。
[0032]
接着，开关853被暂时接通，端子Nh的电位被复位成基准电压V1。
[0033]
然后，按照最低位比特数据B1的值，在开关851的作用下，基准电压VR、VI中的某一个被端子Ng取样，然后，开关851成为非连接状态。
[0034]
再然后，开关852接通，在电容854、855之间，出现电荷再分配，开关852断开后，被分配的电荷，由电容855保持。
[0035]
以下，同样按照从低位的比特数据到高位的比特数据的顺序，反复取样和保持。在K比特数据时，取样和保持的一个循环，反复进行K次，这时的端子Nh的电压为：
VK＝(2-1·BK+2-2·BK-1+…+2-K·B1)·(VR-VI)+VI
式中，BK、BK-1、…、B1为0或1。该原理和图40一样。
[0036]
这时电容855的电位差(端子间电压)，成为(Vk-VNf)。
[0037]
接着，开关857、858被分别断开、接通。端子Nb与差动放大器856的输出端子连接，输出电压Vout成为
Vout＝VNf+(VK-VNf)＝VK，可以获得不依赖偏置Δ的输出电压。
[0038]
此外，图38、图39、图40与非专利文献1的图5-33、图5-38、图5-42对应，图41与专利文献1的第1图、第2图对应，介绍各自的原理。
[0039]
【专利文献1】特开昭59-154820号公报
【专利文献2】美国专利说明书第6246451号(Fig、2)
【非专利文献1】近代科学社《超LSI入门丛书5 MOS集成电路的基础》pp.157～167(图5-33)
【非专利文献2】SOCIEIY FOR INFORMATION DISPLAY 2004INTERNATONAL SIMPOSUM DIGEST DF IECHNICAL PAPERS VOLUMEXXXV pp.1556-1559
[0040]
图38所示的结构，对于多比特化而言，存在元件数量增多，带来面积增大的问题。
[0041]
图39所示的结构，由于使用许多电容元件，所以存在着电容元件之间的电容值出现离差，容易受到选择电容元件的晶体管开关的寄生电容及开关噪声等的影响，容易产生输出误差的问题。
[0042]
图40、图41所示的结构，虽然只有2个电容元件，但由于进行数据比特数的循环动作，所以存在着在1个循环中产生的电容值出现离差，以及起因于晶体管开关的寄生电容的微小的输出误差在多次循环中积蓄，容易增大的问题。
[0043]
另外，由于循环时间长，实质驱动期间减少，所以存在着在数据线负载大、1个数据驱动期间短的大画面、高精细显示装置的数据驱动器中难以应用的问题。
发明内容
[0044]
这样，本发明要解决的课题，就是提供可以削减元件数量，节省面积的数字模拟变换器及具备数字模拟变换器的显示装置。
[0045]
另外，本发明要解决的其它课题，就是提供电容元件数较少，能够避免实质驱动期间减少的数字模拟变换器及具备数字模拟变换器的显示装置。
[0046]
为了解决上述课题，本申请书展示的发明，大致采用以下的结构。
[0047]
本发明的1个形态涉及的数字模拟变换器(DAC)，具备：输出多个电压值互异的参照电压的参照电压发生电路；对输入的多比特的数字数据信号中的由奇数及偶数比特中的一方构成的第1比特组，进行逻辑运算，输出运算结果的第1逻辑电路；对所述多比特的数字数据信号中的由奇数及偶数比特中的另一方构成的第2比特组，进行逻辑运算，输出运算结果的第2逻辑电路；按照所述第1及第2逻辑电路的各自的输出，将所述参照电压发生电路输出的多个参照电压中，包含重复在内的选择的电压，供给第1、第2端子的开关组；对从所述第1及第2端子输入的电压实施预定的运算，输出运算后的输出电压的放大电路。
[0048]
在本发明中，所述放大电路，输出用预定的内分比内分供给所述第1、第2端子的电压的电压。
[0049]
或者，在本发明中，所述放大电路，输出用预定的外分比外分供给所述第1、第2端子的电压的电压。
[0050]
本发明的其它形态涉及的数字模拟变换器(DAC)，具备：输出多个电压值互异的参照电压的参照电压发生电路；对输入的多比特的数字数据信号中的由奇数及偶数比特中的一方构成的第1比特组，进行逻辑运算，输出运算结果，对所述多比特的数字数据信号中的由奇数及偶数比特中的另一方构成的第2比特组，进行逻辑运算，依次输出运算结果的逻辑电路；按照所述逻辑电路的输出，将所述参照电压发生电路输出的多个参照电压中，包含重复在内进行选择，将该选择的2个电压，依次供给1个端子的开关组；从所述1个端子依次输入2个电压，对该2个电压实施预定的运算，输出运算后的输出电压的放大电路。
[0051]
在本发明中，所述放大电路，输出用预定的内分比内分1个端子依次供给的2个电压。
[0052]
或者，在本发明中，所述放大电路，输出用预定的外分比外分1个端子依次供给的2个电压。
[0053]
本发明的其它形态涉及的数据驱动器，具备本发明涉及的所述数字模拟变换器。
[0054]
本发明的其它形态涉及的显示装置，具备：包含本发明涉及的所述数字模拟变换器的数据驱动器和显示屏；根据所述数据驱动器的输出信号，驱动所述显示屏的数据线。
[0055]
采用本发明后，能够实现削减元件数量、节省面积的DAC。
[0056]
另外，采用本发明后，能够实现电容元件数较少、可以避免实质驱动期间减少的DAC。
附图说明
图1是本发明的第1实施方式涉及的数字模拟变换器(DAC)。
图2是本发明的第1实施方式的变形例。
图3(a)、(b)是演算放大电路500，1比2地内分(内插)输出端子T1、T2的电压V(T1)、V(T2)时的输出入电平对应图。
图4是演算放大电路500，1比2地外分(外插)输出端子T1、T2的电压V(T1)、V(T2)时的本发明的DAC的输出入电平对应图。
图5是表示将与图3(b)对应的各参照电压向端子T1、T2选择输出时的比特数据的选择条件的图形。
图6是表示将与图4(b)对应的各参照电压向端子T1、T2选择输出时的比特数据的选择条件的图形。
图7是表示图1、图2的逻辑电路300及开关组200的结构的一个示例的图形。
图8是表示图7的变形示例的图形。
图9是表示图7的变形示例的图形。
图10是表示图1、图2的逻辑电路300及开关组200的结构的其他示例的图形。
图11是表示图1、图2的演算放大电路500的结构的一个示例的图形，是放大输出用1比2的比率内分(内插)端子T1、T2的电压的演算放大电路。
图12(A)是表示图1、图2的演算放大电路500的结构的一个示例的图形，是放大输出用1比2的比率外分(外插)端子T1、T2的电压V(T1)、V(T2)的演算放大电路的结构，(B)是表示开关的接通·断开控制的图形。
图13(A)是表示图1、图2的演算放大电路500的结构的一个示例的图形，是放大输出用1比2的比率外分(外插)端子T1、T2的电压V(T1)、V(T2)的演算放大电路的结构，(B)是表示开关的接通·断开控制的图形。
图14是将图11的演算放大电路高精度化的产物，是具备图11的差动放大器的输出偏置的补偿功能的演算放大电路500的一个示例的图形。
图15是表示图1、图2的演算放大电路500的结构的另一个其它示例，是放大输出用1比2的比率内分(内插)端子T1、T2的电压V(T1)、V(T2)的电压的演算放大电路。
图16是表示图1、图2的演算放大电路500的结构的又一个其它示例，是放大输出用1比2的比率外分(外插)端子T1、T2的电压V(T1)、V(T2)的电压的演算放大电路。
图17是是表示漏·源间电流Ids和电压V的关系(V-I)的图形。
图18是表示在本发明的实施方式的多输出DAC的结构的图形。
图19是表示在本发明的显示装置的实施方式的图形。
图20是演算放大电路500，1比2地内分(内插)端子T1、T2的电压V(T1)、V(T2)时的8比特DAC的输出入电平对应图。
图21是演算放大电路500，1比2地外分(外插)端子T1、T2的电压V(T1)、V(T2)时的8比特DAC的输出入电平对应图。
图22是表示将与图20对应的各参照电压向端子T1、T2选择输出时的比特数据的选择条件的图形。
图23是表示将与图21对应的各参照电压向端子T1、T2选择输出时的比特数据的选择条件的图形。
图24是表示将图22中的16个参照电压中的参照电压V001、V004、V013、V016向端子T1、T2选择输出的开关组和逻辑电路的结构示例的图形。
图25是表示将图23中的16个参照电压中的参照电压V086、V087、V090、V091向端子T1、T2选择输出的开关组和逻辑电路的结构示例的图形。
图26是表示图24的开关组和逻辑电路的结构的变形示例的图形。
图27是表示图25的开关组和逻辑电路的结构的变形示例的图形。
图28是表示本发明的其它实施方式的DAC的结构的图形。
图29(A)是在图28的DAC中，输出用1比2的比率内分(内插)时间串行地向端子T1选择输出的2个电压的演算放大电路510的结构，(B)是表示开关的接通·断开控制的图形。
图30(A)是在图28的DAC中，输出用1比2的比率外分(外插)时间串行地向端子T1选择输出的2个电压的演算放大电路510的结构，(B)是表示开关的接通·断开控制的图形。
图31(A)是在图28的DAC中，输出用1比2的比率内分(内插)时间串行地向端子T1选择输出的2个电压的演算放大电路510的结构，(B)是表示开关的接通·断开控制的图形。
图32(A)是在图28的DAC中，输出用1比2的比率外分(外插)时间串行地向端子T1选择输出的2个电压的演算放大电路510的结构，(B)是表示开关的接通·断开控制的图形。
图33是表示图33的变形示例的图形。
图34是表示本发明的其它实施方式的多输出DAC的结构的图形。
图35是表示将图22中的16个参照电压中的参照电压V001、V004、V013、V016时间串行地向端子T1选择输出的输入数据控制电路、开关组和逻辑电路的结构示例的图形。
图36是表示将图23中的16个参照电压中的参照电压V086、V087、V090、V091时间串行地向端子T1选择输出的输入数据控制电路、开关组和逻辑电路的结构示例的图形。
图37是表示有源矩阵驱动方式的液晶显示装置的典型结构的图形。
图38(a)、(b)是表示显示控制装置中广泛使用的现有技术的DAC结构的一个示例。
图39是表示组合电阻串DAC和电容阵列DAC的8比特DAC的结构示例的图形。
图40是表示串行DAC的现有技术的结构示例的图形。
图41是表示具备补偿电压跟随电路的偏置功能的串行DAC的结构的图形。
具体实施方式
[0057]
下面，讲述本发明的实施方式。
[0058]
图1是表示本发明的第1实施方式涉及的数字模拟变换器(DAC)的结构的图形。由图1可知，本发明的第1实施方式涉及的DAC，由下述部件构成：发生2K个参照电压(V(1)、V(2)、…、V(2K))的参照电压发生电路100；输入2K比特的数字数据信号(B(2K)、B(2K-1)、…、B3、B2、B1)，输出逻辑运算值的逻辑电路300；根据该逻辑运算值，从2K个参照电压中，选择2个相同或不同的电压，向端子T1、T2输出的开关组200；放大输出用1比2的比例内分(内插)或外分(外插)端子T1、T2的2个电压的放大电路500。
[0059]
逻辑电路300，由从最低位比特B1(LSB)到最高位比特B(2K)(MSB)为止，序列化的2K比特的数字数据信号中，输出第奇数个的比特信号(B(2K-1)、…、B3、B1)的逻辑运算值、及第偶数个的比特信号(B(2K)、…、B4、B2)的逻辑运算值的第1、第2逻辑电路310、320构成。
[0060]
构成选择电路的开关组200，由下述部件构成：在输出2K个参照电压的各电压供给端子和端子T2之间连接，根据第1逻辑电路310的输出值而被控制的第1开关组201；在输出2K个参照电压的各电压供给端子和端子T1之间连接，根据第2逻辑电路320的输出值而被控制的第2开关组202。
[0061]
参照电压发生电路100，只要是能够输出2K个参照电压的结构就行，在图1中，示出由在电压VA、VB的供给端子之间连接的电阻串构成的结构。
[0062]
2K个参照电压，从电阻串的电阻连接点的各抽头取出后输出。
[0063]
演算放大电路500，示出放大输出用1比2的比率内分端子T1、T2的电压的电压的结构示例。关于演算放大电路500的适当的结构，以后将参照图11～图17，详细讲述。
[0064]
图1所示的DAC，输入2K比特的数字数据信号(B(2K)、B(2K-1)、…、B3、B2、B1)时，可以按照数据信号，选择输出最大4K个电压电平。
[0065]
采用本实施方式，使用能够放大输出用1比2的比率内分或外分端子T1、T2的电压的电压的演算放大电路500后，能够使参照电压发生电路100中产生的参照电压数，最小为2K个。这样，即使面对多比特化，也由于参照电压数非常少，所以能够抑制构成选择参照电压的开关组200及控制它的逻辑电路300的元件数的增加，实现节省面积的DAC。
[0066]
在图1的DAC中，第1、第2逻辑电路310、320，由于分别根据第奇数个、第偶数个比特信号进行运算，所以分别能用实质K比特输入的逻辑电路实现。
[0067]
在本实施方式中，演算放大电路500只要是能够用1比2的比率演算放大输出被端子T1、T2选择输出的电压(V(T1)、V(T2)就行，而不象图39所示的结构那样，需要许多电容元件及开关。
[0068]
另外，在本实施方式中，演算放大电路500还不象图40、图41所示的结构那样，需要进行多次的循环动作。所以能够实现电容元件数少、实质驱动期间也不减少的DAC。
[0069]
图2是表示本发明的第1实施方式的变形例的结构的图形。与图1的结构上的不同点是：追加了旨在放大输出参照电压发生电路100的2K个参照电压(V(1)、V(2)、…、V(2K))的电压跟随电路101。特别是采用演算放大电路500包含电容的结构，在其输入电容比较大时，为了给电容供给足够的电荷，最好在参照电压发生电路100中具备电压跟随电路101。比外，在图1讲述的本发明的结构中，由于用参照电压发生电路100生成的参照电压数少，所以即使具备电压跟随电路101时，也能将电路规模的增加和消耗电力的增加抑制得比较小。
[0070]
下面，参照图3、图4，讲述在本实施方式中能够大幅度削减参照电压数的理由。图3(a)、图3(b)是演算放大电路500，1比2地内分(内插)端子T1、T2的电压V(T1)、V(T2)时，本发明的DAC的输出入电平对应图。图3(a)是在图1、图2中，根据K＝1即2比特数据(B2、B1)，选择输出4个电压电平时的输出入电平对应图。
[0071]
这时，参照电压数是2个就行。将这2个参照电压，设定成第1、第4电平V1、V4后，可以将4个电压电平作为线性输出。图3(a)还示出这时根据2比特数据(B2、B1)，作为V(T1)、V(T2)选择的参照电压V1、V4的组合。此外，在输出入电平对应图中，在符号V之附带电平数，表示各电压电平。
[0072]
另外，输出电压Vout是1比2内分电压V(T1)、V(T2)的电压时，下述关系成立。
[0073]
Vout＝{2·V(T1)+V(T2)}/3…(1)
[0074]
因此，根据2比特数据(B2、B1)，作为(V(T1)、V(T2))，分别选择(V1、V1)、(V1、V4)、(V4、V1)、(V4、V4)时，根据公式(1)，能够确认Vout分别成为V1、V2、V3、V4，可以根据2个参照电压，输出4个线性电压。
[0075]
图3(b)是根据K＝2即4比特数据(B4、B3、B2、B1)，选择输出16个电压电平时的输出入电平对应图。这时，参照电压数是4个就行。将这4个参照电压，设定成第1、第4、第13、第16电平V1、V4、V13、V16后，可以将16个电压电平作为线性输出。
[0076]
然后，将图3(b)所示的、根据4个参照电压包含重复在内选择的((V(T1)、V(T2))代入公式(1)后，可以获得V1～V16的Vout，能够确认可以根据4个参照电压，输出16个线性电压。
[0077]
以上，图3(a)、(b)示出K＝1，2时的情况，但K＝3以上时，对于2K比特数据(B(2K)、B(2K-1)、…、B3、B2、B1)而言，也可以根据2K个参照电压，输出4K个线性电压。
[0078]
此外，2K个参照电压的电平设定，可以利用下列公式(2)给予。式中，运算符号∑K-1X＝0，表示X＝0～K-1为止的总和。
[0079]
VREF1＝1+(ε0·40)+(ε1·41)+(ε2·42)+…+(εK-1·4K-1)＝1+∑K-1 X＝0(εX·4X)
式中，εX＝0，3…(2)
[0080]
图4(a)和图4(b)是演算放大电路500，1比2地外分(外插)端子T1、T2的电压V(T1)、V(T2)时的本发明的DAC的输出入电平对应图。图4(a)是在图1、图2中，根据K＝1即2比特数据(B2、B1)，选择输出4个电压电平时的输出入电平对应图。这时，参照电压数是2个就行。将这2个参照电压，设定成第2、第3电平V2、V3后，可以将4个电压电平作为线性输出。
[0081]
图4(a)还示出这时根据2比特数据(B2、B1)，作为V(T1)、V(T2)选择的参照电压V1、V4的组合。
[0082]
另外，输出电压Vout是1比2外分电压V(T1)、V(T2)的电压时，下述关系成立。
[0083]
Vout＝2·V(T1)-V(T2)…(3)
[0084]
因此，根据2比特数据(B2、B1)，作为(V(T1)、V(T2))，分别选择(V2、V3)、(V2、V2)、(V3、V3)、(V3、V2)时，根据公式(3)，能够确认Vout分别成为V1、V2、V3、V4，可以根据2个参照电压，输出4个线性电压。
[0085]
图4(b)是根据K＝2即4比特数据(B4、B3、B2、B1)，选择输出16个电压电平时的输出入电平对应图。这时，参照电压数是4个就行。
[0086]
将这4个参照电压，设定成第6、第7、第10、第11电平V6、V7、V10、V11后，可以将16个电压电平作为线性输出。
[0087]
然后，将图4(b)所示的、根据4个参照电压包含重复在内选择的((V(T1)、V(T2))代入公式(3)后，可以获得V1～V16的Vout，能够确认可以根据4个参照电压，输出16个线性电压。
[0088]
以上，图4(a)、图4(b)示出K＝1，2时的情况，但K＝3以上时，对于2K比特数据(B(2K)、B(2K-1)、…、B3、B2、B1)而言，也可以根据2K个参照电压，输出4K个线性电压。
[0089]
此外，2K个参照电压的电平设定，可以利用下列公式设定。
[0090]
VREF2＝1+(ε0·40)+(ε1·41)+(ε2·42)+…+(εK-1·4K-1)＝1+∑K-1 X＝0(εX·4X)
式中，εX＝1，2…(4)
[0091]
此外，公式(2)和(4)的不同之处，只是εX可取的值不同。
[0092]
图5、图6是分别表示将与图3(b)、图4(b)对应的各参照电压向端子T1、T2选择输出时的比特数据的选择条件的图形。如图5、图6所示，在本发明中，根据第偶数个比特信号选择给端子T1的参照电压，根据第奇数个比特信号选择给端子T2的参照电压。下面，讲述其原理。
[0093]
首先，讲述输出电压Vout以1比2内分电压V(T1)、V(T2)时的情况。如果使用2K位的二进制数(bk-1、ak-1、bk-2、ak-2、…、b1、a1、b0、a0)，数字数据是2K比特数据时，输出电压Vout的1～4K电平，就可以表示为下列公式(5)、(6)。
[0094]
Vout＝1+(a0·20)+(b0·21)+(a1·22)+(b1·23)+…+(ak-1·22 (K-1))+(bK-1·22(K-1)+1)
    ＝1+∑K-1 X＝0(aX·22X+bX·22X+1)  式中，ax，bX＝0，1…(5)
    ＝1+∑K-1 X＝0(ax+2·bX)·4X       式中，ax，bX＝0，1…(6)
[0095]
此外，ax、bx，分别是2K位的二进制数的奇数位、偶数位的各值(0或1)。
[0096]
另外，2K位的二进制数为了表示0～(4K-1)给右边加1，使其与左边Vout的1～4K为止的电平数一致。
[0097]
另外，公式(6)还可以用2位的四进制数表记。而且，对于ax，bX＝0，1而言的(ax+2·bX)的关系，成为表1所示的关系。
[0098]
【表1】
b<sub>X</sub> a<sub>X</sub> (a<sub>X</sub>+2·b<sub>X</sub>)
  0   0   0
  0   1   1
  1   0   2
1 1 3
[0099]
可是，输出电压Vout以1比2内分参照电压V(T1)、V(T2)的电压电平时，公式(1)成立，而且，可用公式(2)表示参照电压V(T1)、V(T2)。
[0100]
因此，根据公式(2)，可将V(T1)、V(T2)如下表示。
[0101]
V(T1)＝1+∑K-1 X＝0(βX·4X)式中，βX＝0，3…(7)
[0102]
V(T2)＝1+∑K-1 X＝0(αX·4X)式中，αX＝0，3…(8)
[0103]
然后，将公式(7)、(8)代入公式(1)后，可以获得以下的公式。
[0104]
Vout＝1+∑K-1 X＝0{(αX+2·βX)/3}·4X式中，αX，βX＝0，3…(9)
[0105]
公式(9)的∑项，表示K位的4进制数；(αX+2·βX)/3，表示各位的值。对于αX，βX＝0，3而言的αX+2·βX)/3的关系，成为表2所示的关系。
[0106]
【表2】
  β<sub>X</sub>   α<sub>X</sub>   (α<sub>X</sub>+2·β<sub>X</sub>)/3
  0   0   0
  0   3   1
  3   0   2
  3   3   3
[0107]
将公式(9)及表2与公式(6)及表1进行比较后，可知两者存在同等的关系。
[0108]
因此，能够确认：用公式(2)规定V(T1)、V(T2)，满足公式(1)的关系时，Vout的电压电平可取1～4K电平，根据公式(2)设定参照电压是正确的。
[0109]
另外，比较表1、表2，可以推导出如下关系。
[0110]
βX＝3·bX式中，bX＝0，1…(10)
[0111]
αX＝3·aX式中，aX＝0，1…(11)
[0112]
将公式(10)、(11)代入公式(7)、(8)后，
V(T1)＝1+∑K-1 X＝0(3·bX·4X)式中，bX＝0，1…(12)
[0113]
V(T2)＝1+∑K-1 X＝0(3·aX·4X)式中，aX＝0，1…(13)
[0114]
根据公式(12)、(13)，V(T1)的电平，用Vout的二进制数表记的偶数位的各值(bX)规定；V(T2)的电平，用Vout的二进制数表记的奇数位的各值(aX)规定。
[0115]
因此，这表明：输出电压Vout是以1比2内分电压V(T1)、V(T2)的电压时，分别根据第偶数个比特信号及第奇数个比特信号，选择给端子T1、T2的参照电压。
[0116]
因此，可以确认：根据4比特数据(B4、B3、B2、B1)的输出入电平对应图(图3(b))，抽出分别作为V(T1)、V(T2)选择的参照电压V1、V4、V13、V16的条件后，就如图5所示，供给端子T1的各参照电压的选择，被比特信号(B4、B2)规定；供给端子T2的各参照电压的选择，被比特信号(B3、B1)规定。
[0117]
下面，讲述Vout的二进制数表记和参照电压V(T1)、V(T2)的关系。将有关V(T1)的公式(12)，变形成下述二进制数表记。
[0118]
V(T1)＝1+∑K-1 X＝0{(2+1)·bX·4X}
     ＝1+∑K-1 X＝0(bx·22X+1+bX·22X)式中，bX＝0，1…(14)
[0119]
比较公式(5)和公式(14)，Vout的输出电平用二进制数对应，用bX表记偶数位，用aX表记1位下的奇数位时，可以推导出：和(bX、aX)相同的2位被定作(bx、bX)的电压电平，成为V(T1)。
[0120]
另外，有关V(T2)的公式(13)，也同样变形成二进制数表记。
[0121]
V(T2)＝1+∑K-1 X＝0(aX·22X+1+aX·22X)式中，aX＝0，1…(15)
[0122]
比较公式(5)和公式(15)，Vout的输出电平用二进制数对应，用bX表记偶数位，用aX表记1位下的奇数位时，可以推导出：和(bX、aX)相同的2位被定作(aX、aX)的电压电平，成为V(T2)。
[0123]
例如：与4比特数据(B4、B3、B2、B1)对应的Vout，在(0，1，0，0)时，
根据偶数位的B4、B2的值，V(T1)成为(0，0，0，0)；
根据奇数位的B3、B1的值，V(T2)成为(1，1，0，0)；
与图3(b)所示的关系一致。
[0124]
此外，V(T1)、(T2)选择相同的参照电压时，根据公式(1)，
V(T1)＝V(T2)＝Vout
可以根据公式(14)、(15)，推出bX＝aX。
[0125]
这样，V(T1)、(T2)选择相同的参照电压时，规定V(T1)的二进制表记的偶数位的各值(bX)，和规定V(T2)的奇数位的各值(aX)，成为相等的关系。
[0126]
例如在图5中，向V(T1)V(T2)选择输出参照电压V01的偶数比特数据(B4、B2)、奇数比特数据(B3、B1)，都存在(0，0)的相等关系，其他的参照电压也一样。
[0127]
下面，讲述输出电压Vout以1比2外分(外插)电压V(T1)、V(T2)的情况。此外，关于Vout的公式(5)(6)及表1，都原封不动的使用。
[0128]
输出电压Vout以1比2外分(外插)参照电压V(T1)、V(T2)的电压电平时，公式(3)成立，而且，可用公式(4)表示参照电压V(T1)、V(T2)。
[0129]
因此，根据公式(4)，可将V(T1)、V(T2)如下表示。
[0130]
V(T1)＝1+∑K-1 X＝0(βX·4X)式中，βX＝1，2…(16)
[0131]
V(T2)＝1+∑K-1 X＝0(αX·4X)式中，αX＝1，2…(17)
[0132]
将公式(16)、(17)代入公式(3)后，可以获得以下的公式。
Vout＝1+∑K-1 X＝0(-αX+2·βX)·4X  式中，αX，βX＝1，2…(18)
[0133]
公式(18)的∑项，表示K位的4进制数；(-αX+2·βX)，表示各位的值。对于αX，βX＝1，2而言的(-αX+2·βX)的关系，成为表3所示的关系。
[0134]
【表3】
  β<sub>X</sub>   α<sub>X</sub>   (-α<sub>X</sub>+2·β<sub>X</sub>)
  1   2   0
  1   1   1
  2   2   2
  2   1   3
[0135]
在这里，将公式(18)及表3与公式(6)及表1进行比较后，可知两者存在同等的关系。
[0136]
因此，能够确认：用公式(4)规定V(T1)、V(T2)，满足公式(3)的关系时，Vout的电压电平可取1～4K电平，根据公式(4)设定参照电压是正确的。
[0137]
另外，比较表1、表3，可以推导出如下关系。
[0138]
βX＝1+bX式中，bX＝0，1…(19)
[0139]
αX＝2-aX式中，aX＝0，1…(20)
[0140]
将公式(19)、(20)代入公式(16)、(17)后，
V(T1)＝1+∑K-1 X＝0(1+bX)·4X式中，bX＝0，1…(21)
[0141]
V(T2)＝1+∑K-1 X＝0(2-aX)·4X式中，aX＝0，1…(22)
[0142]
根据公式(21)、(22)，V(T1)的电平，用Vout的二进制数表记的偶数位的各值(bX)规定；V(T2)的电平，用Vout的二进制数表记的奇数位的各值(aX)规定。
[0143]
因此，这表明：输出电压Vout是以1比2外分电压V(T1)、V(T2)的电压时，分别根据第偶数个比特信号及第奇数个比特信号，选择给端子T1、T2的参照电压。
[0144]
因此，可以确认：根据4比特数据(B4、B3、B2、B1)的输出入电平对应图(图4(b))，抽出分别作为V(T1)、V(T2)选择的参照电压V6、V7、V10、V11的条件后，就如图6所示，供给端子T1的各参照电压的选择，被比特信号(B4、B2)规定；供给端子T2的各参照电压的选择，被比特信号(B3、B1)规定。
[0145]
下面，讲述Vout的二进制数表记和参照电压V(T1)、V(T2)的关系。将有关V(T1)的公式(21)，变形成下述二进制数表记。
[0146]
V(T1)＝1+∑K-1 X＝0(1+bX)·22X式中，bX＝0，1…(23)
[0147]
比较公式(5)和公式(23)，(1+bX)是2K位的二进制数的奇数位的值，
bX＝0时，(1+bX)＝1
bX＝1时，(1+bX)＝2
[0148]
但是，(1+bX)＝2时，往上进1位。
[0149]
所以，Vout的输出电平用二进制数对应，用bX表记偶数位，用aX表记1位下的奇数位时，可以推导出：bX＝0时，和(bX、aX)相同的2位被定作(0、1)的电压电平，成为V(T1)；bX＝1时，和(bX、aX)相同的2位被定作(1、0)的电压电平，成为V(T1)。
[0150]
另外，有关V(T2)的公式(22)，也同样变形成二进制数表记。
[0151]
V(T2)＝1+∑K-1 X＝0(2-aX)·22X式中，aX＝0，1…(24)
[0152]
比较公式(5)和公式(24)，(2-aX)是2K位的二进制数的奇数位的值，
aX＝0时，(2-aX)＝2
aX＝1时，(2-aX)＝1
[0153]
但是，(2-aX)＝2时，往上进1位。
[0154]
所以，Vout的输出电平用二进制数对应，用bX表记偶数位，用aX表记1位下的奇数位时，可以推导出：aX＝0时，和(bX、aX)相同的2位被定作(1、0)的电压电平，成为V(T2)；aX＝1时，和(bX、aX)相同的2位被定作(0、1)的电压电平，成为V(T2)。
[0155]
例如：与4比特数据(B4、B3、B2、B1)对应的Vout，在(0，1，0，0)时，根据偶数位的B4、B2的值，V(T1)成为(0，1，0，1)；根据奇数位的B3、B1的值，V(T2)成为(0，1，1，0)；与图4(b)所示的关系一致。
[0156]
此外，V(T1)、(T2)选择相同的参照电压时，根据公式(3)，V(T1)＝V(T2)＝Vout，可以根据公式(23)、(24)，推出
(1+bX)＝(2-aX)式中，aX，bX＝0，1
满足它的(bX，aX)的条件如下。
[0157]
(bX，aX)＝(0，1)、(1、0)
[0158]
这样，V(T1)、(T2)选择相同的参照电压时，规定V(T1)的二进制表记的偶数位的各值(bX)，和规定V(T2)的奇数位的各值(aX)，成为互补(反相)的关系。
[0159]
例如在图6中，向V(T1)V(T2)选择输出参照电压V06的偶数比特数据(B4、B2)、奇数比特数据(B3、B1)，分别存在(0，0)、(1，1)的互补(反相)关系，其他的参照电压也一样。
[0160]
图7是表示图1、图2的逻辑电路300及开关组200的结构的一个示例的图形。图7是表示向端子T1、T2选择输出参照电压V(n)的电路结构的一个示例的图形。该电路由下述部件构成：在参照电压V(n)的供给端子N和端子T2之间连接的晶体管开关2001；在供给端子N和端子T1之间连接的晶体管开关2002；根据第奇数个比特信号(B(2K-1)、…、B3、B1)，向开关2001的控制端输出逻辑运算值的第1逻辑电路3101；根据第偶数个比特信号(B(2K)、…、B4、B2)，向开关2002的控制端输出逻辑运算值的逻辑运算值的第2逻辑电路3201。
[0161]
具体地说，开关2001、2002，用P沟道型晶体管开关构成；逻辑电路3101、3201，用NAND电路构成。输入NAND电路3101、3201的各比特信号，被输入正信号或其互补信号中的某一个，只有被输入的所有信号成为1时，输出的逻辑值为0，P沟道型晶体管开关被接通。此外，互补信号，在图中未示出。
[0162]
图8是表示图7的变形示例的图形。是将P沟道型晶体管2001、2002置换成N沟道型晶体管2003、2004、将NAND电路3101、3201置换成NOR电路3102、3202的结构，输入NOR电路3102、3202的各比特信号，被输入正信号或其互补信号中的某一个，只有被输入的所有信号成为0时，输出的逻辑值为1，N沟道型晶体管开关被接通。
[0163]
此外，还可以在图7的NAND电路3101、3201的输出中，采用通过倒相器，输入N沟道型晶体管2003、2004的控制端的结构。但这时，与图8的结构相比，元件数只增加倒相器的部分。
[0164]
图9也是表示图7的变形示例的图形。是将P沟道型晶体管2001、2002置换成由P沟道及N沟道型晶体管构成的传输门开关2005、2006，将NAND电路3101、3201置换成由NAND电路和倒相器构成的电路3103、3203的结构。
[0165]
图7、图8结构，在电源电压范围中，适合于参照电压分别为规定的电压以上或小于规定的电压等时，例如适合于液晶显示装置的点反相驱动用的DAC等。在液晶显示装置的点反相驱动中，数据驱动器输出的灰度信号电压，具备成为相对基板电极的一定电压Vcom以上的正极性灰度信号电压，和成为小于一定电压Vcom的负极性灰度信号电压。
[0166]
图7、图8结构，是分别适合于正极用DAC、负极用DAC的结构。另一方面，图9适合于参照电压达到电源电压范围等时，例如，液晶显示装置的公共反相驱动用的DAC等。
[0167]
在液晶显示装置的公共反相驱动中，由于相对基板电极的电压Vcom按照极性改变电位，所以数据驱动器输出的正极性及负极性灰度信号电压，大致达到相同的电压的范围。图9的结构，适合于这种DAC。
[0168]
图10是表示图1、图2的逻辑电路300及开关组200的结构的其他示例的图形。在图10中，采用在图1、图2的第1、第2逻辑电路310、320中，将分别输入的比特信号，进一步分作高位比特组和低位比特组，对高位比特组和低位比特组逐一输出逻辑运算值的结构。
[0169]
由图10可知，在向端子T1、T2选择输出参照电压V(n)的电路结构中，由下述部件构成：在参照电压V(n)的供给端子N和端子T2之间串连的晶体管开关2007、2008；在供给端子N和端子T1之间连接的晶体管开关2009、2010。
[0170]
进而，还由下述部件构成：根据第奇数个比特信号(B(2K-1)、…、B3、B1)的低位比特(B(2L-1)、…、B1)及高位比特(B(2K-1)、…、B(2L+1))的每一个，向开关2007、2008的控制端输出逻辑运算值的第1逻辑电路310的要素电路3104；根据第偶数个比特信号(B(2K)、…、B4、B2)的低位比特(B(2L)、…、B2)及高位比特(B(2K)、…、B(2L+2))的每一个，向开关2009、2010的控制端输出逻辑运算值的第2逻辑电路320的要素电路3104。
[0171]
具体地说，开关2007～2010，用P沟道型晶体管开关构成；逻辑电路3104、3204，用2组NAND电路构成。
[0172]
此外，输入2组NAND电路3104、3204的各比特信号，被输入正信号或其互补信号中的某一个，只有被输入的所有信号成为1时，输出的逻辑值为0，P沟道型晶体管开关被接通。
[0173]
图10的结构，将参照电压V(n)的供给端子N和端子T1、T2之间连接的开关，作为多个，从而与图7的结构相比，可以简化控制开关的逻辑电路的结构。另外，归纳共同的逻辑电路，共享输入比特信号后，还能削减逻辑电路整体的元件数。
[0174]
图11(A)是表示图1、图2的演算放大电路500的结构的一个示例的图形，是放大输出用1比2的比率内分(内插)端子T1、T2的电压的演算放大电路。由下列部件构成：一端与端子T1连接的开关SW11，在开关SW11的另一端和基准电压Vref之间连接的电容C11，一端与端子T2连接的开关SW12，在开关SW12的另一端和基准电压Vref之间连接的电容C12，在开关SW12的另一端和开关SW11的另一端之间连接的开关SW13。开关SW11、SW13、电容C11的连接点，与差动放大器501的非反相输入端子(+)连接。差动放大器501，采用输出端子与反相输入端子(-)连接的电压随动结构。
[0175]
图11(B)是表示开关SW11、SW12、SW13的接通·断开控制的图形。
[0176]
在期间t1，开关SW11、SW12接通，开关SW13断开时，电压V(T1)、V(T2)被外加给电容C11、C12的一端，在期间t1，开关SW11、SW12断开、开关SW13接通时，由于进行电荷再分配，所以差动放大器501的电压被确定。该电压作为电压Vout，被差动放大器501的输出端子放大输出。期间t1、t2中的电容C11、C12，在电荷守恒定律的作用下，下列关系式成立。
C11·V(T1)+C12·V(T2)＝(C11+C12)·Vout
[0177]
电容C11、C12，被设定成比率2比1的电容值时，由上式可以推出下式，和公式(1)相同。
[0178]
Vout＝{C11·V(T1)+C12·V(T2)}/(C11+C12)
    ＝{2·V(T1)+V(T2)}/3
[0179]
图11的结构，不需要许多电容及许多开关，只需2个电容C11、C12和少量的开关就能构成，而且不必进行反复动作，驱动时间缩短到只要期间t1就行。因此，适合于高精度、高速驱动的大画面显示装置的数据驱动器的DAC等。
[0180]
图12、图13是表示图1、图2的演算放大电路500的结构的一个示例的图形，是放大输出用1比2的比率外分(外插)端子T1、T2的电压V(T1)、V(T2)的演算放大电路。
[0181]
这些演算放大电路，采用具备下述单元的结构：该单元具有电容和差动放大器，将被端子T1及T2给予的参照电压的差电压，作为所述电容的端子间电压给予，将所述电容的端子间电压与端子T1及T2的参照电压的一方相加或相减去，从而输出外分被端子T1及T2给予的参照电压的电压地进行控制。
[0182]
在图12(A)中，示出演算放大电路500的结构的一个示例，图12(B)示出第1～第3开关SW21、SW22、SW23在1个输出期间中的接通·断开控制的状态。该演算放大电路500，由下列部件构成：第1端子T1与OP放大器等的差动放大器501的非反相输入端子(+)连接，一端与差动放大器501的反相输入端子(-)连接，另一端和输出电压Vout连接的开关SW22；一端与差动放大器501的反相输入端子连接，另一端和电容C20的一端连接的开关SW23；一端与第2端子T2连接，另一端与电容C20和开关SW23的连接点连接的开关SW21。电容C20，在SW21、SW23的连接点和输出电压Vout之间连接。
[0183]
由图12(B)可知：在期间t1中，将开关SW23断开，将开关SW21、SW22接通后，电压随动结构的差动放大器501的输出端子电压Vout，成为非反相输入端子(+)的端子电压V(T1)，该电压V(T1)被外加给与输出端子连接的电容C20的一端。另外，电容C20的另一端(SW21、SW23的连接点)，被外加第2端子T2的电压V(T2)，所以将输出端子侧作为基准的电容C1的端子间电压，就成为：
ΔV＝V(T2)-V(T1)…(25)
[0184]
接着，在期间t2中，将开关SW21、SW22断开，将开关SW23接通后，形成电容C20在差动放大器501的输出端子和反相输入端子(-)之间连接的电路，电压(Vout+ΔV)被外加给反相输入端子(-)。另外，电压随动结构的差动放大器501，在非反相输入端子(+)和反相输入端子(-)各自的外加电压相等时，成为稳定状态，所以下列公式(26)成立：
[0185]
V(T1)＝(Vout+ΔV)…(26)
[0186]
使用上述ΔV的关系式(25)、(26)，解Vout后，可得：
Vout＝2·V(T1)-V(T2)…(27)
输出电压Vout，成为1比2外分第1端子电压V(T1)和第2端子电压V(T2)的电压。
[0187]
然后，第1端子电压比第2端子电压低时(V(T1)＜V(T2))，输出端子电压Vout在靠近第1端子电压V(T1)的低电位侧被外分(外插)；第1端子电压比第2端子电压高时(V(T1)＞V(T2))，输出端子电压Vout在靠近第1端子电压V(T1)的高电位侧被外分(外插)。
[0188]
在图13(A)中，示出演算放大电路500的结构的其它示例，图13(B)示出图13(A)的开关SW31、SW32、SW33在1个输出期间中的接通·断开控制的状态。在图13(A)中，该演算放大电路500，具备：一端与第1端子T1连接，另一端与OP放大器等的差动放大器501的非反相输入端子(+)连接的开关SW31；一端与第1端子T1连接，另一端与电容C30的一端连接的开关SW33；一端与第2端子T2连接，另一端与电容C30的一端连接的开关SW32。电容C30的另一端与非反相输入端子(+)连接，输出端子与反相输入端子(-)连接。
[0189]
如图13(B)所示：在期间t1中，将开关SW33断开，将开关SW31、SW32分别接通后，第1端子T1的电压V(T1)，被外加给非反相输入端子(+)，第2端子T2的电压V(T2)，被外加给电容C30的一端(SW21、SW23的连接点)，将非反相输入端子(+)侧作为基准的电容C30的端子间电压，就成为：
ΔV＝V(T2)-V(T1)…(28)
[0190]
接着，在期间t2中，将开关SW31、SW32断开，将开关SW23接通后，形成电容C30在端子T1和非反相输入端子(+)之间连接的电路，电压(Vout+ΔV)被外加给非反相输入端子(+)。这样，非反相输入端子的电压，被电压随动结构的差动放大器501的输出端子电压Vout输出，下列公式(29)成立：
[0191]
Vout＝V(T1)-ΔV  …(29)
[0192]
使用上述ΔV的关系式(28)、(29)，解Vout后，可得：
Vout＝2·V(T1)-V(T2)  …(30)
输出电压Vout，成为1比2外分第1端子电压V(T1)和第2端子电压V(T2)的电压。
[0193]
然后，第1端子电压比第2端子电压低时(V(T1)＜V(T2))，输出端子电压Vout在靠近第1端子电压V(T1)的低电位侧被外分(外插)；第1端子电压比第2端子电压高时(V(T1)＞V(T2))，输出端子电压Vout在靠近第1端子电压V(T1)的高电位侧被外分(外插)。
[0194]
图11～图13，示出包含图1、图2的演算放大电路500的电容和开关的典型的结构例。可是近来，为了实现更高的显示质量，要求显示装置多灰度化，从而对高精度输出的要求越来越高。因此，还能对图11～图13附加各种高精度化功能。
[0195]
图14(A)是将图11的演算放大电路高精度化的产物，是具备图11的差动放大器501的输出偏置的补偿功能的演算放大电路500的一个示例。由图14(A)可知，该演算放大电路由下列部件构成：基准电压Vret输入非反相输入端子(+)，电容C11、C12的一端与反相输入端子(-)连接的差动放大器501；在端子T1和电容C11的另一端之间连接的开关SW11；在端子T2和电容C12的另一端之间连接的开关SW12；在开关SW11和电容C11的连接点、开关SW12和电容C12的连接点的之间连接的开关SW13；在差动放大器501的输出端子和反相输入端(-)之间连接的开关SW14；在差动放大器501的输出端子和开关SW11和电容C11的连接点之间连接的开关SW15。此外，电容C11、C12的电容比为2比1。
[0196]
图14(B)是表示图14(A)的开关SW11、SW12、SW13、SW14、SW15的接通·断开控制的图形。在期间t1中，开关SW11、SW12、SW14接通，开关SW13、SW15断开后，与差动放大器501的反相输入端(-)连接的电容C11、C12的一端的电压，对基准电压Vref而言，成为包含偏置Δ的电压(Vref+Δ)，电容C11、C12的另一端的电压，分别外加电压V(T1)、V(T2)。在期间t2中，开关SW11、SW12、SW14断开，开关SW13、SW15接通后，在电容C11、C12之间进行电荷重新分配，从而使差动放大器501的输出端子和反相输入端(-)的电压差被确定。期间t1、t2中的电容C11、C12，在电荷守恒定律的作用下，下列关系式成立。
[0197]
C11·{V(T1)-(Vref+Δ)}+C12·{V(T2)-(Vref+Δ)}＝(C11+C12)·{Vout-(Vref+Δ)}
[0198]
在这里，消去(Vref+Δ)项，电容C11、C12的电容值之比为2比1时，根据上式，Vout被按照下式给予，成为与公式(1)相同。
[0199]
Vout＝{C11·V(T1)+C12·V(T2)}/(C11+C12)
    ＝{2·V(T1)+V(T2)}/3
[0200]
综上所述，图14(A)的演算放大电路可以不依赖于差动放大器501的输出偏置，放大输出以1比2的比例内分(内插)端子T1、T2的电压的电压。
[0201]
图15是表示图1、图2的演算放大电路500的结构的另一个其它示例，是放大输出用1比2的比率内分(内插)端子T1、T2的电压V(T1)、V(T2)的演算放大电路。图15是应用专利文献2(美国专利说明书第6246451号(Fig、2))的放大器部分的结构。专利文献2的放大器部分，具有多个输入对中的一个与输出端连接的差动对，将2个电压选择性地输入各差动对的输入对的另一个，从而可以输出等分2个电压的多个电压电平。
[0202]
另一方面，图15可以用1比2的比率内分(内插)端子T1、T2的电压V(T1)、V(T2)，采用下述结构：具有3个输入对中的一个与输出端连接的差动对，将端子T1与2个差动对的输入对的另一个固定连接，将端子T2与1个差动对的输入对的另一个固定连接。
[0203]
由图15可知，该电路具备输出对与构成负载电路的电流反射镜(由晶体管520、521构成)共同连接的3个差动对(差动晶体管对511、512和电流源晶体管517，差动晶体管对513、514和电流源晶体管518，差动晶体管对515、516和电流源晶体管519)；差动对(513、514)的非反相输入和反相输入(晶体管对513、514的栅极)，与端子T1和输出端子连接；差动对(515、516)的非反相输入和反相输入(晶体管对515、516的栅极)，与端子T1和输出端子连接；放大器522输入电流反射镜(520、521)的输出端(晶体管515、521的连接点)的电压，输出端与输出端子连接。
[0204]
在图15中，用相同尺寸的晶体管构成3对差动晶体管对，将驱动各差动对的电流源(517、518、519)也相同地设定时，能够将1∶2内插V(T1)和V(T2)的电压，作为输出电压Vout输出。此外，在图15中，还可以将2组差动晶体管对513、514和电流源晶体管518，差动晶体管对515、516和电流源晶体管519，置换成使沟道宽度分别增加1倍的1组差动晶体管对和使电流量增加1倍的电流源晶体管的结构。
[0205]
图16是表示图1、图2的演算放大电路500的结构的又一个其它示例，是放大输出用1比2的比率外分(外插)端子T1、T2的电压V(T1)、V(T2)的演算放大电路。
[0206]
图16是采用具有2个输入对中的一个与端子T1连接的差动对，输入对的另一个与端子T2和输出端子连接的结构。具体地说，该电路具备输出对与构成负载电路的电流反射镜(由晶体管537、538构成)共同连接的2个差动对(由差动晶体管对531、532和电流源晶体管535构成的差动对，由差动晶体管对533、534和电流源晶体管536构成的差动对)；构成差动对(531、532)的非反相输入和反相输入的晶体管对531、532的栅极，与端子T1和端子T2连接；差动对(533、534)的非反相输入和反相输入(晶体管对533、534的栅极)，与端子T1和输出端子连接；放大器539输入电流反射镜(537、538)的输出端(晶体管531、533、538的连接点)的电压，输出端与输出端子连接。
[0207]
在图16中，用相同尺寸的晶体管构成2对差动晶体管对，将驱动各差动对的电流源(535、536)也相同地设定时，能够将1∶2外插V(T1)和V(T2)的电压，作为输出电压Vout输出。
[0208]
下面，参照图17，讲述图16能够以1比2的比率外分(外插)端子T1、T2的电压V(T1)、V(T2)的原理。
[0209]
图17是讲述V(T1)＞V(T2)时的作用的图形，是表示漏·源间电流Ids和电压V的关系(V-I)的图形，示出晶体管531、532的特性曲线1和晶体管533、534的特性曲线2。各晶体管的动作点，在于各自的特性曲线上，此外，2个差动对的各自的源极电位单独变化后，2个特性曲线相互只向横轴方向错开。
[0210]
将与晶体管531、532、533、534的各自的动作点a、b、c、d对应的电流(漏·源间电流)，分别作为Ia、Ib、Ic、Id后，作为图17的各晶体管的电流的关系，下列公式(31)、(32)成立。
[0211]
Ia+Ib＝Ic+Id…(31)
Ia+Ic＝Ib+Id…(32)
[0212]
在这里，公式(31)是根据流入电流源535、536的电流相等推出的公式，公式(32)是根据电流反射镜(537、538)的输出入电流相等推出的公式。
[0213]
计算上述关系式，可以推出下列公式(33)。
[0214]
Ia＝Id、Ib＝Ic…(33)
[0215]
根据公式(33)，4个动作点a、b、c、d，如图17所示确定。晶体管531、533、534的动作点a、c，对于图17的横轴V而言，V＝V(T1)是共同的。所以连接4个动作点的图形，成为平行四边形，边ad和边bc相等，所以，输出电压Vout成为1比2外分电压V(T1)、V(T2)的电压。
[0216]
图17是表示V(T1)≥V(T2)时的作用的图形，但V(T1)≤V(T2)时，输出电压Vout也同样成为1比2外分电压V(T1)、V(T2)的电压。
[0217]
图18是表示在本发明的实施方式中多输出DAC的结构的图形。参照电压发生电路100，能够使多个译码器400(由逻辑电路300和开关组200构成)共享。
[0218]
图19是表示在本发明的显示装置的实施方式的结构的图形。数据驱动器980，是采用图18的结构构成的本发明的数据驱动器。用m(＝2K)比特数据输入，作为线性输出。
[0219]
在图19中，具备：旨在将n比特数据变换成m(m＞n)比特数据的数据变换表991；根据数据变换表991，进行数据变换的数据变换电路990。
[0220]
数据变换表991，例如适合于与液晶的伽马曲线、液晶及有机EL的RGB各特性对应的元件等。数据变换表991和数据变换电路990，只要是能够将m(＝2K)比特数据输入数据驱动器980的结构就行，如图19所示，具备与显示控制器950链接的结构，比较简单。
[0221]
图20是演算放大电路500，1比2地内分(内插)端子T1、T2的电压V(T1)、V(T2)时的本发明的8比特DAC的输出入电平对应图。
[0222]
图20是将图3(a)、(b)扩展成8比特的情况。图20是在图1、图2中，根据K＝4、即8比特数据(B8、B7、B6、B5、B4、B3、B2、B1)，选择输出256个电压电平时的输出入电平对应图。参照电压数是16个，按照公式(2)进行电平设定。16个参照电压，被设定成第1、第4、第2、第13、第16、第49、第52、第61、第64、第193、第196、第205、第208、第241、第244、第253、第256电平，可以将256个电压电平作为线性输出。
[0223]
图21是演算放大电路500，1比2地外分(外插)端子T1、T2的电压V(T1)、V(T2)时的本发明的8比特DAC的输出入电平对应图。图21是将图4(a)、(b)扩展成8比特的情况。图21是在图1、图2中，根据K＝4、即8比特数据(B8、B7、B6、B5、B4、B3、B2、B1)，选择输出256个电压电平时的输出入电平对应图。参照电压数是16个，按照公式(4)进行电平设定。这16个参照电压，被设定成第86、第87、第90、第91、第102、第103、第106、第107、第150、第151、第154、第155、第166、第167、第170、第171电平，可以将256个电压电平作为线性输出。
[0224]
如在图5、图6中讲述的那样，在本发明DAC中，根据第偶数个比特信号选择给端子T1的参照电压，根据第奇数个比特信号选择给端子T2的参照电压。图22、图23是分别表示将与图20、图21对应的各参照电压向端子T1、T2选择输出时的比特数据的选择条件的图形。
[0225]
图24是表示将图22中的16个参照电压中的参照电压V001、V004、V013、V016向端子T1、T2选择输出的开关组和逻辑电路的结构示例的图形。图24的开关组和逻辑电路，按照图7构成。具备端子N001和端子T1之间的开关2211、端子N001和端子T2之间的开关2111，开关2211、2111的接通·断开受NAND3211、3111的控制，NAND3211将B2、B4、B6、B8的反相信号作为输入，NAND3111将B1、B3、B5、B7的反相信号作为输入。具备端子N016和端子T1之间的开关2214、端子N016和端子T2之间的开关2114，开关2214、2114的接通·断开受NAND3214、3114的控制，NAND3214将B2、B4和B6、B8的反相作为输入，NAND3114将B1、B3和B5、B7的反相作为输入。
[0226]
图25是表示将图23中的16个参照电压中的参照电压V086、V087、V090、V091向端子T1、T2选择输出的开关组和逻辑电路的结构示例的图形。图25的开关组和逻辑电路，按照图7构成。
[0227]
图26和图24一样，是表示将参照电压V001、V004、V013、V016向端子T1、T2选择输出的开关组和逻辑电路的结构示例的图形，开关组和逻辑电路，按照图10构成。在图26中，第奇数个比特信号(B7、B5、B3、B1)被分作低位比特(B3、B1)和高位比特(B7、B5)；第偶数个比特信号(B8、B6、B4、B2)被分作低位比特(B4、B2)及高位比特(B8、B6)。
[0228]
此外，采用图22后，由于选择参照电压V001、V004、V013、V016的高位比特(B7、B5)及(B8、B6)的条件，都成为(0，0)，所以开关2135、2235及逻辑电路3135、3235，可以采用对各自的下位比特共享的结构。通过这种共享，能够进一步消减元件数量。
[0229]
另外，关于低位比特，由于例如选择图22的参照电压V001、V049、V193、V241的(B3、B1)及(B4、B2)都成为(0，0)，所以也可以采用共享逻辑电路3131、3231，将其输出输入分别对应的开关的控制端的结构。
[0230]
图27和图25一样，是表示将参照电压V086、V087、V090、V091向端子T1、T2选择输出的开关组和逻辑电路的结构示例的图形，开关组和逻辑电路，按照图10构成。在图27中，第奇数个比特信号(B7、B5、B3、B1)也被分作低位比特(B3、B1)和高位比特(B7、B5)；第偶数个比特信号(B8、B6、B4、B2)也被分作低位比特(B4、B2)及高位比特(B8、B6)。此外，采用图23后，由于选择参照电压V086、V087、V090、V091的高位比特(B7、B5)及(B8、B6)的条件，都分别成为(1，1)，所以开关2145、2245及逻辑电路3145、3245，可以采用对各自的下位比特共享的结构。通过这种共享，能够进一步消减元件数量。另外，关于低位比特，由于例如选择图23的参照电压V086、V102、V150、V166的(B3、B1)及(B4、B2)都分别成为(1，1)，所以也可以采用共享逻辑电路3141、3241，将其输出输入分别对应的开关的控制端的结构。
[0231]
以上讲述了将多个参照电压向端子T1、T2并行选择输出，以1比2的定比率演算放大输出其电压V(T1)、V(T2)的DAC。但也可以采用时间串行地进行向端子T1、T2的选择输出的结构。这时，虽然由于分别设置向端子T1、T2的选择输出的期间，所以实质驱动期间相应变短，但与图40、41的串行DAC相比，却非常短。
[0232]
另外，由于能够进一步大幅度消减逻辑电路及开关组的元件数，所以能够有效地节省面积。下面，讲述时间串行地进行向端子T1、T2的选择输出的DAC结构。
[0233]
图28的DAC，由下述部件构成：发生2K个参照电压(V(1)、V(2)、…、V(2K))的参照电压发生电路100；输入2K比特的数字数据信号(B(2K)、B(2K-1)、…、B3、B2、B1)，其第偶数个比特信号(B(2K)、…、B4、B2)的和第奇数个比特信号(B(2K-1)、…、B3、B1)被分作各自的比特组，按照各比特组串行输出逻辑演算值的逻辑电路301；根据该逻辑演算值，从2K个参照电压中，按照各自的比特组，1个个地选择后向端子T1串行输出的开关组202；包含至少保持串行输入端子T1的2个电压中的一个的电容在内，放大输出以1比2的比率内分(内插)或外分(外插)这2个电压的电压的演算放大电路510。逻辑电路301，由输入数据控制电路330和逻辑电路320构成。此外，参照电压发生电路100和图1的结构相同。另外，关于演算放大电路510，将在后文中参照图29～图33讲述具体示例。
[0234]
图28所示的结构，是从图1的结构中除去端子T2及参与选择供给端子T2的电压的第1逻辑电路310、第1开关组201，在图1的第2逻辑电路320的前段，附加输入数据控制电路330的结构。
[0235]
输入数据控制电路330，将2K比特的数字数据信号(B(2K)、B(2K-1)、…、B3、B2、B1)分作第偶数个及第奇数个比特组，根据控制信号2，将各自的比特组的数据，以K比特单位，向逻辑电路320串行输出。输入数据控制电路330，能够象后述的图35的330A、图36的330B那样，采用简单的结构。该输入数据控制电路(330A、330B)的元件数量的增加，非常少。因此，图28的DAC，与图1相比，能够大幅度削减元件数量，能够节省面积地构成。
[0236]
此外，输入数据控制电路330，在采用演算放大电路510输出以1比2的比率内分(内插)向端子T1串行输入的2个电压的电压的结构时，根据控制信号2，原封不动地K比特单位输出第偶数个及第奇数个比特数据组的数据。
[0237]
另一方面，输入数据控制电路330，在采用演算放大电路510输出以1比2的比率外分(外插)向端子T1串行输入的2个电压的电压的结构时，根据控制信号2，原封不动地K比特单位输出第偶数个及第奇数个比特数据组的数据。
[0238]
下面，讲述能够用输入数据控制电路330和图1的第2逻辑电路320及第2开关组202构成逻辑电路301的理由。
[0239]
首先，讲述采用演算放大电路510输出以1比2的比率内分(内插)向端子T1串行输入的2个电压的电压的结构时的情况。在图5的讲述中，作为电压V(T1)、V(T2)，选择相同的参照电压时，规定V(T1)的二进制数表记的偶数位的各值(bX)和规定V(T2)的奇数位的各值(aX)，成为相等的关系。就是说，在图1的DAC中，根据第偶数个比特信号(B(2K)、…、B4、B2)，将规定的参照电压向端子T1选择输出的第2逻辑电路320和开关组202，与根据第奇数个比特信号(B(2K-1)、…、B3、B1)，将规定的参照电压向端子T2选择输出的第1逻辑电路310和开关组201的作用相同。
[0240]
这样，在图28中，在输入数据控制电路330的作用下，即使第偶数个比特信号(B(2K)、…、B4、B2)和第奇数个比特信号(B(2K-1)、…、B3、B1)被时间串行输入逻辑电路320，也能够分别将正确的参照电压作为电压V(T1)、V(T2)，向端子T1选择输出。第偶数个及第奇数个比特信号的输入顺序，可以切换。
[0241]
接着，讲述采用演算放大电路510输出以1比2的比率外分(外插)向端子T1串行输入的2个电压的电压的结构时的情况。在图6的讲述中，作为电压V(T1)、V(T2)，选择相同的参照电压时，规定V(T1)的二进制数表记的偶数位的各值(bX)和规定V(T2)的奇数位的各值(aX)，成为相等的关系。
[0242]
就是说，在图1的DAC中，根据第偶数个比特信号(B(2K)、…、B4、B2)，将规定的参照电压向端子T1选择输出的第2逻辑电路320和开关组202，与根据第奇数个比特信号(B(2K-1)、…、B3、B1)，将规定的参照电压向端子T2选择输出的第1逻辑电路310和开关组201的作用相同。所以在图28中，将第偶数个比特信号(B(2K)、…、B4、B2)原封不动地输入逻辑电路320后，就可以将正确的参照电压向端子T1选择输出。
[0243]
另外，第奇数个比特信号(B(2K-1)、…、B3、B1)，将各比特数据反相后输入逻辑电路320，就能够将正确的参照电压向端子T1选择输出。这样，图28的输入数据控制电路330，只将第奇数个比特信号的各比特数据反相输出地控制。然后，和第偶数个比特信号(B(2K)、…、B4、B2)反相的第奇数个比特信号(B(2K-1)、…、B3、B1)，被时间串行输入逻辑电路320后，作为电压V(T1)、V(T2)，就可以分别将正确的参照电压向端子T1选择输出。第偶数个及第奇数个比特信号的输入顺序，可以切换。
[0244]
此外，在图28中，还可以采用用图1的第1逻辑电路310和第1开关组201构成逻辑电路320和开关组202，将串行输出2个参照电压的端子，从端子T1置换成端子T2的结构。但是这时，使用进行外插动作的演算放大电路510时，输入数据控制电路330采用下述方法控制：反相输出第偶数个比特信号，原封不动地输出第奇数个比特信号。
[0245]
接着，参照图29～图33，讲述适合图28的DAC的演算放大电路510的主要结构示例。此外，在以下的结构示例中，示出在第偶数个比特信号之后，根据第奇数个比特信号，选择参照电压的结构。
[0246]
图29是在图28的DAC中，输出用1比2的比率内分(内插)时间串行地向端子T1选择输出的2个电压的演算放大电路510的结构的一个示例的图形，是变更图11的演算放大电路的结果。图29(A)是只将端子T2与端子T1连接的结构。图29(B)是在图29(A)中，开关SW11、SW12、SW13在1个数据期间(t1～t3)中被接通·断开控制的时序图。
[0247]
在期间t1中，将图29(A)的开关SW11接通，将开关SW12、SW13分别断开。这时，在图28中，第偶数个比特信号(B(2K)、…、B4、B2)由输入数据控制电路330输出，向输入逻辑电路320。然后，根据第偶数个比特信号选择的参照电压(作为“第1选择电压”)向端子T1输出。在通过成为接通状态的开关SW11做媒介，向电压随动结构的差动放大器501的非反相输入端(+)输入的同时，还向电容C11供给电荷，将电容C11和差动放大器501的非反相输入端(+)的连接点的电位，保持成第1选择电压。
[0248]
接着，在期间t2中，将开关SW12、SW13断开，将开关SW11接通。这时，在图28中，第奇数个比特信号(B(2K-1)、…、B3、B1)由输入数据控制电路330输出，输入逻辑电路320。然后，根据第奇数个比特信号选择的参照电压(作为“第2选择电压”)向端子T1输出。通过成为接通状态的开关SW12做媒介，向电容C12供给电荷，将开关SW12和电容C12的连接点的电位，保持成第2选择电压。
[0249]
另外，差动放大器501的非反相输入端(+)的电位，在开关SW11断开后，也在电容C11保持的电荷的作用下，保持成第1选择电压。
[0250]
然后，在期间t3中，将开关SW11、SW12断开，将开关SW13接通后，和图11一样，按照电容C11和电容C12的电容比，重新分配电荷。电容C11和电容C12的电容比为2比1时，差动放大器501的非反相输入端(+)的端子电压，成为以1比2内分(内插)第1选择电压和第2选择电压的电压，其放大输出，作为电压Vout，被输出端子输出。
[0251]
此外，输出电压Vout，在期间t1、t2中，作为第1选择电压；在期间t3中，成为以1比2内分(内插)第1选择电压和第2选择电压的电压。
[0252]
另外，上述第1选择电压和第2选择电压，等于图1的DAC中的V(T1)、V(T2)，使用图29的图28的DAC，和进行内插作用的图1的DAC同等。
[0253]
另外，在图29中，示出在期间t1、t2中，输入数据控制电路330输出的第偶数个比特信号及第奇数个比特信号，依次串行输入逻辑电路320的示例。但也可以切换向逻辑电路320输入第偶数个比特信号及第奇数个比特信号的输入顺序。这时，在图29(B)的期间t1、t2中，使开关SW11、SW12接通的顺序也被切换。
[0254]
图30是在图28的DAC中，输出用1比2的比率外分(外插)时间串行地向端子T1选择输出的2个电压的演算放大电路510的结构的一个示例的图形，是变更图12的演算放大电路的结果。
[0255]
图30(A)是将图12(A)的端子T2与端子T1连接，追加开关SW20和电容C21的结构。其它和图12(A)一样。
[0256]
在图30(A)中，开关SW20在端子T1和差动放大器501的非反相输入端(+)之间连接；电容C21，在差动放大器501的非反相输入端(+)与开关SW20的连接点和基准电压Vref之间连接。
[0257]
图30(B)是在图30(A)的结构中，开关SW20、SW21、SW22、SW23在1个数据期间(t1～t3)中被接通·断开控制的时序图。由图30(B)可知：在期间t1中，将开关SW20、SW22接通，将开关SW21、SW23断开。这时，在图28中，第偶数个比特信号(B(2K)、…、B4、B2)由输入数据控制电路330输出，向输入逻辑电路320。然后，根据第偶数个比特信号选择的参照电压(作为“第1选择电压”)向端子T1输出。在通过成为接通状态的开关SW11做媒介，向电压随动结构(开关SW22接通)的差动放大器501的非反相输入端(+)输入的同时，还向电容C21供给电荷，将电容C21和差动放大器501的非反相输入端(+)的连接点的电位，保持成第1选择电压。另外，差动放大器501放大输出的第1选择电压，被外加给与输出端子连接的电容C20。
[0258]
接着，在期间t2中，将开关SW20、SW23断开，将开关SW21、SW22接通。这时，在图28中，第奇数个比特信号(B(2K-1)、…、B3、B1)由输入数据控制电路330反相输出，输入逻辑电路320。然后，根据第奇数个比特信号选择的参照电压(作为“第2选择电压”)向端子T1输出。通过开关SW21做媒介，第2选择电压被外加给电容C20，在电容C20中，保持第1选择电压和第2选择电压的电位差。另外，差动放大器501的非反相输入端子(+)的电位，在开关SW20断开后，也在电容C21保持的电荷的作用下，保持成第1选择电压。
[0259]
然后，在期间t3中，将开关SW20、SW21、SW22断开，将开关SW23接通后，和图12一样，差动放大器501的输出电压Vout，成为以1比2外分(外插)第1选择电压和第2选择电压的电压，
[0260]
此外，输出电压Vout，在期间t1、t2中，作为第1选择电压；在期间t3中，成为以1比2外分(外插)第1选择电压和第2选择电压的电压。另外，上述第1选择电压和第2选择电压，等于图1的DAC中的V(T1)、V(T2)，使用图30的图28的DAC，和进行外插作用的图1的DAC同等。
[0261]
图31是在图28的DAC中，输出用1比2的比率内分(内插)时间串行地向端子T1选择输出的2个电压的演算放大电路510的结构的一个示例的图形，是变更图15的演算放大电路的结果。图31(A)是将图15的端子T2与端子T1连接，附加开关SW41和电容C41的结构。其它和图15一样。在图31(A)中，开关SW41，在端子T1和差动对(513、514)、差动对(515、516)的非反相输入端子(晶体管513、515的栅极)之间连接；电容C41，在该非反相输入端子与SW41的连接点和基准电压VSS之间连接。
[0262]
图31(B)是开关SW41在1个数据期间(t1～t2)中被接通·断开控制的时序图。由图31(B)可知：在期间t1中，将开关SW41接通。这时，在图28中，第偶数个比特信号(B(2K)、…、B4、B2)由输入数据控制电路330输出，向逻辑电路320输入。然后，根据第偶数个比特信号选择的参照电压(作为“第1选择电压”)被端子T1输出，在向3个差动对(511、512)、(513、514)、(515、516)的非反相输入端子(晶体管511、513、515的栅极)输入的同时，还向电容C41供给电荷，将电容C41和晶体管511、513、515的栅极的连接点的电位，保持成第1选择电压。这时，图31(A)成为随动结构，输出电压Vout成为第1选择电压。
[0263]
接着，在期间t2中，将开关SW41断开。这时，在图28中，第奇数个比特信号(B(2K-1)、…、B3、B1)由输入数据控制电路330反相输出，输入逻辑电路320。然后，根据第奇数个比特信号选择的参照电压(作为“第2选择电压”)被端子T1输出。第2选择电压被外加给差动对(511、512)的非反相输入端子(晶体管511)。另外，晶体管513、515的栅极的电位，在开关SW41断开后，也在电容C41保持的电荷的作用下，保持成第1选择电压。所以，和图15一样，输出电压Vout成为以1比2内分(内插)第1选择电压和第2选择电压的电压。
[0264]
此外，上述第1选择电压和第2选择电压，等于图1的DAC中的V(T1)、V(T2)，使用图31的图28的DAC，和进行内插作用的图1的DAC同等。
[0265]
另外，在图31中，示出在期间t1、t2中，输入数据控制电路330输出的第偶数个比特信号及第奇数个比特信号，依次串行输入逻辑电路320的示例。但切换向逻辑电路320输入第偶数个比特信号及第奇数个比特信号的输入顺序时，只要将图31(A)的开关SW41及电容C41，变更成在端子T1和晶体管511的栅极之间连接就行(未图示)。
[0266]
图32是在图28的DAC中，输出用1比2的比率外分(外插)时间串行地向端子T1选择输出的2个电压的演算放大电路510的结构的一个示例的图形，是变更图16的演算放大电路的结果。图32(A)是将图16的端子T2与端子T1连接，附加开关SW51和电容C51的结构。其它和图16一样。在图32(A)中，开关SW51，在端子T1和差动对(531、532)、差动对(533、534)的非反相输入端子(晶体管531、533的栅极)之间连接；电容C51，在该非反相输入端子与SW51的连接点和基准电压VSS之间连接。
[0267]
图32(B)是开关SW51在1个数据期间(t1～t2)中被接通·断开控制的时序图。
[0268]
由图32(B)可知：在期间t1中，将开关SW51接通。这时，在图28中，第偶数个比特信号(B(2K)、…、B4、B2)由输入数据控制电路330输出，向逻辑电路320输入。然后，根据第偶数个比特信号选择的参照电压(作为“第1选择电压”)被端子T1输出，在向差动对(531、532)的输入对的两端及差动对(533、534)的非反相输入端子(晶体管533的栅极)输入的同时，还向电容C51供给电荷，将电容C51与晶体管531和533的栅极的连接点的电位，保持成第1选择电压。这时，图32(A)成为随动结构，输出电压Vout成为第1选择电压。
[0269]
接着，在期间t2中，将开关SW51断开。这时，在图28中，第奇数个比特信号(B(2K-1)、…、B3、B1)由输入数据控制电路330反相输出，输入逻辑电路320。然后，根据第奇数个比特信号选择的参照电压(作为“第2选择电压”)被端子T1输出。第2选择电压被外加给差动对(531、532)的非反相输入端子(晶体管532)。另外，晶体管531和533的栅极的电位，在开关SW51断开后，也在电容C51保持的电荷的作用下，保持成第1选择电压。所以，和图16一样，输出电压Vout成为以1比2外分(外插)第1选择电压和第2选择电压的电压。
[0270]
此外，上述第1选择电压和第2选择电压，等于图1的DAC中的V(T1)、V(T2)，使用图32的图28的DAC，和进行外插作用的图1的DAC同等。
[0271]
另外，在图32中，示出在期间t1、t2中，输入数据控制电路330输出的第偶数个比特信号及第奇数个比特信号，依次串行输入逻辑电路320的示例。但切换向逻辑电路320输入第偶数个比特信号及第奇数个比特信号的输入顺序时，只要将图32(A)的开关SW51及电容C51，变更成在端子T1和晶体管532的栅极之间连接就行(未图示)。
[0272]
图33是表示图32的变更例的图形。在图32所示的例子中，在期间t1，差动对(533、534)作为电压随动动作，但差动对(531、532)不作为电压随动动作。与此不同，在图33所示的例子中，在期间t1，2个差动对531、532)、(533、534)都作为电压随动动作。这样，就提高了输出第1选择电压的期间t1的驱动能力。
[0273]
图34是将图28多输出化的多输出DAC。参照电压发生电路100的参照电压及控制信号1、2，对多个由逻辑电路301和开关组202构成的译码器400而言，成为共同的。译码器400从一个输出端子，时间串行地向演算放大电路510(参照图28)输出输出信号。
[0274]
图35、图36是将图26、图27的4个选择输出参照电压的开关组和逻辑电路的结构，变更成适合图28的DAC的结构的例子。
[0275]
图35的结构，是在图28的进行内插动作的8比特DVC中，为了按照输入数据控制电路时间串行输出的第偶数个比特信号(B8、B6、B4、B2)和第奇数个比特信号(B7、B5、B3、B1)，依次向端子T1输出4个参照电压V001、V004、V013、V016的输入数据控制电路、开关组和逻辑电路的结构。
[0276]
图35的结构，可以在图26中去掉端子T2及参与向端子T2进行电压选择的逻辑电路和开关组，附加输入数据控制电路330A(参照图28)后构成。
[0277]
输入数据控制电路330A，用多个开关组构成，按照控制信号2，输出第偶数个比特信号(B8、B6、B4、B2)时，开关332、334、336、338接通，开关331、333、335、337断开，向逻辑电路3231～3235等输出。
[0278]
另一方面，输出第奇数个比特信号(B7、B5、B3、B1)时，开关332、334、336、338断开，开关331、333、335、337接通，同样向逻辑电路3231～3235等输出。这样，与图26的结构相比，能够将构成逻辑电路和开关组的元件数减少一半。此外，输入数据控制电路330A的结构简单，由此引起的元件数量的增加量非常小。
[0279]
图36的结构，是在图28的进行外插动作的8比特DVC中，为了按照输入数据控制电路时间串行输出的第偶数个比特信号(B8、B6、B4、B2)和第奇数个比特信号(B7、B5、B3、B1)，依次向端子T1输出4个参照电压V086、V087、V090、V091的输入数据控制电路、开关组和逻辑电路的结构。
[0280]
图36的结构，可以在图27中去掉端子T2及参与向端子T2进行电压选择的逻辑电路和开关组，附加输入数据控制电路330B(参照图28)后构成。输入数据控制电路330B，在输入数据控制电路330A中添加倒相器后构成，按照控制信号2，输出第偶数个比特信号(B8、B6、B4、B2)时，使开关332、334、336、338接通，开关331、333、335、337断开，向逻辑电路3241～3245等输出。另一方面，输出第奇数个比特信号(B7、B5、B3、B1)时，开关332、334、336、338断开，开关331、333、335、337接通，向逻辑电路3241～3245等输出用倒相器反相的信号。这样，与图27的结构相比，能够将构成逻辑电路和开关组的元件数减少一半。此外，输入数据控制电路330B的结构简单，由此引起的元件数量的增加量非常小。
[0281]
以上，通过上述实施示例，讲述了本发明，但本发明并不限于述实施示例的结构，毫无疑问，它还包含业内人士在本发明的范围内能够进行的各种变形、修正。

Claims (21)

1、一种数字模拟变换器，其特征在于，具备：
参照电压发生电路，其输出多个电压值互异的参照电压；
第1逻辑电路，其对输入的多比特的数字数据信号中的由奇数或偶数比特中的一方所构成的多个比特——第1比特组，进行逻辑运算，输出运算结果；
第2逻辑电路，其对所述多比特的数字数据信号中的由奇数或偶数比特中的另一方所构成的多个比特——第2比特组，进行逻辑运算，输出运算结果；
开关组电路，其输入由所述参照电压发生电路输出的多个参照电压和所述第1逻辑电路及所述第2逻辑电路的各自的输出，并根据所述第1逻辑电路的输出，从所述多个参照电压中选择第1电压，根据所述第2逻辑电路的输出，从所述多个参照电压中选择第2电压，将所选择的所述第1电压和所述第2电压，分别供给第1、第2端子；以及
放大电路，其输入所述第1及第2端子的电压，并对所输入的所述电压实施预定的运算，由输出端子输出运算后的输出电压。
2、如权利要求1所述的数字模拟变换器，其特征在于：所述开关组电路，至少对于1个参照电压具备第1、第2开关，所述第1、第2开关，分别连接在所述参照电压的供给端子与所述第1、第2端子之间，根据所述第1、第2逻辑电路的逻辑运算结果，分别被控制为接通或断开。
3、如权利要求1所述的数字模拟变换器，其特征在于：分别输入所述第1及第2逻辑电路的所述第1及第2比特组，被分作高位比特组和低位比特组；
所述第1、第2逻辑电路，输出各所述高位比特组的逻辑运算结果、各所述低位比特组的逻辑运算结果。
4、如权利要求3所述的数字模拟变换器，其特征在于：作为所述开关组电路，至少对于1个参照电压，具备在所述参照电压的供给端子与所述第1端子之间串联的两个开关，和在所述参照电压的供给端子与所述第2端子之间串联的两个开关；
在所述参照电压的供给端子与所述第1端子之间串联的两个开关，分别根据在所述第1逻辑电路中的所述高位比特组的逻辑运算结果和低位比特组的逻辑运算结果，受到接通或断开的控制；
在所述参照电压的供给端子与所述第2端子之间串联的两个开关，分别根据在所述第2逻辑电路中的所述高位比特组的逻辑运算结果和低位比特组的逻辑运算结果，受到接通或断开的控制。
5、如权利要求3所述的数字模拟变换器，其特征在于：所述开关组电路，具备各自的一端与所述第1、第2端子连接的第1、第2开关；
至少对于1个参照电压，具备在所述参照电压的供给端子与所述第1开关的另一端之间连接的第3开关，和在所述参照电压的供给端子与所述第2开关的另一端之间连接的第4开关；
所述第1、第2开关，分别根据在所述第1、第2逻辑电路中的所述高位比特组的逻辑运算结果，受到接通或断开的控制；
所述第3、第4开关，分别根据在所述第1、第2逻辑电路中的所述低位比特组的逻辑运算结果，受到接通或断开的控制。
6、如权利要求1所述的数字模拟变换器，其特征在于：所述放大电路，由所述输出端子输出用预定的内分比内分供给所述第1、第2端子的电压的电压。
7、如权利要求1所述的数字模拟变换器，其特征在于：所述放大电路，由所述输出端子输出用预定的外分比外分供给所述第1、第2端子的电压的电压。
8、如权利要求1所述的数字模拟变换器，其特征在于，所述放大电路，具有：多个差动对，其受到各自对应的电流源驱动；
负载电路，其与所述多个差动对的各输出对共同连接；和
放大单元，其输入端与所述负载电路和所述多个差动对的输出对的共同连接点的至少一个连接，输出端与所述输出端子连接，
所述多个差动对中规定个数的差动对的各输入对的第1输入，分别与所述第1端子公共连接，
所述多个差动对中所述规定个数的差动对的各输入对的第2输入，分别与所述输出端子公共连接，
所述多个差动对中所述规定个数以外的差动对的各输入对的第1输入，分别与所述第2端子公共连接；
所述多个差动对中所述规定个数以外的差动对的各输入对的第2输入，分别与所述输出端子公共连接。
9、如权利要求1所述的数字模拟变换器，其特征在于：所述开关组电路，包含：
第1开关组电路，其由分别连接在输出所述多个参照电压的所述参照电压发生电路的各电压供给端子与所述第1端子之间，根据所述第1逻辑电路的输出值，被分别接通或断开地控制的多个开关组成；和
第2开关组电路，其由分别连接在所述参照电压发生电路的各电压供给端子与所述第2端子之间，根据所述第2逻辑电路的输出值，被分别接通或断开地控制的多个开关组成。
10、如权利要求3所述的数字模拟变换器，其特征在于：所述开关组电路，具备：
第1开关组电路，其具有以串联形态连接在输出所述多个参照电压的所述参照电压发生电路的各电压供给端子与所述第1端子之间的至少两个开关，且至少一个开关根据输入所述第1逻辑电路的所述第1比特组的低位比特数据的输出值而被加以控制，另一个开关根据输入所述第1逻辑电路的所述第1比特组的高位比特数据的输出值而被加以控制；和
第2开关组电路，其具有以串联形态连接在所述参照电压发生电路的各电压供给端子与所述第2端子之间的至少两个开关，
且至少一个开关根据输入所述第2逻辑电路的所述第2比特组的低位比特数据的输出值而被加以控制，另一个开关根据输入所述第2逻辑电路的所述第2比特组的高位比特数据的输出值而被加以控制。
11、一种数字模拟变换器，其特征在于，具备：参照电压发生电路，其输出多个电压值互异的参照电压；
逻辑电路，其依次输出对输入的多比特的数字数据信号中的由奇数或偶数比特中的一方所构成的多比特——第1比特组进行逻辑运算的第1运算结果，和对所述多比特的数字数据信号中的由奇数或偶数比特中的另一方所构成的多比特——第2比特组进行逻辑运算的第2运算结果；
开关组电路，其输入由所述参照电压发生电路输出的多个参照电压和由所述逻辑电路输出的所述第1及第2运算结果，并根据所述第1运算结果，从所述多个参照电压中选择第1电压，接着根据所述第2运算结果，从所述多个参照电压中选择第2电压，将所选择的所述第1、第2电压，依次供给1个端子；以及
放大电路，其从所述1个端子，依次输入所述第1、第2电压，并对依次输入的所述第1、第2电压实施预定的运算，由输出端子输出运算后的输出电压。
12、如权利要求11所述的数字模拟变换器，其特征在于：所述放大电路，由所述输出端子输出用预定的内分比内分依次输入的所述第1、第2电压的电压。
13、如权利要求11所述的数字模拟变换器，其特征在于：所述放大电路，由所述输出端子输出用预定的外分比外分依次输入的所述第1、第2电压的电压。
14、如权利要求11所述的数字模拟变换器，其特征在于，具备输入数据控制电路，其通过控制，使得根据控制信号，输出所述输入的多比特的数字数据信号中的所述第1比特组，接着输出所述第2比特组，
所述输入数据控制电路的输出，被供给所述逻辑电路。
15、如权利要求14所述的数字模拟变换器，其特征在于：在所述放大电路是采用输出外分由所述一个端子依次供给的所述第1、第2电压的电压的结构时，所述输入数据控制电路，将所述第1比特组或第2比特组的一方反相，并按照所述控制信号，依次输出。
16、如权利要求11所述的数字模拟变换器，其特征在于：所述开关组电路，具备一端与所述一个端子连接的第1开关；
至少对于1个参照电压，具备在所述参照电压的供给端子与所述第1开关的另一端之间连接的第2开关；
所述第1开关，根据所述逻辑电路中的所述第1、及第2比特组的高位比特组的逻辑运算结果，受到接通或断开控制；
所述第2开关，根据所述逻辑电路中的所述第1、及第2比特组的低位比特组的逻辑运算结果，受到接通或断开控制。
17、如权利要求11所述的数字模拟变换器，其特征在于，所述放大电路，具有：多个差动对，其受到各自对应的电流源驱动；
负载电路，其与所述多个差动对的各输出对共同连接；和
放大单元，其输入端与所述负载电路和所述多个差动对的输出对的共同连接点的至少一个连接，输出端与所述输出端子连接，
所述数字模拟变换器，具备：
一端与所述1个端子连接的开关，和
连接在所述开关的另一端与基准电压端子之间的电容；
所述多个差动对中规定个数的差动对的各输入对的第1输入，分别与所述1个端子公共连接，
所述多个差动对中所述规定个数的差动对的各输入对的第2输入，分别与所述输出端子公共连接，
所述多个差动对中所述规定个数以外的差动对的各输入对的第1输入，分别与所述开关的另一端共同公共连接；
所述多个差动对中所述规定个数以外的差动对的各输入对的第2输入，分别与所述输出端子公共连接。
18、一种数据驱动器，根据输入的数字数据信号，驱动数据线，其特征在于：
具备权利要求1所述的数字模拟变换器。
19、一种数据驱动器，根据输入的数字数据信号，驱动数据线，其特征在于：
具备权利要求11所述的数字模拟变换器。
20、一种显示装置，其特征在于：具备：包含权利要求1所述的数字模拟变换器的数据驱动器，和
显示屏；
根据所述数据驱动器的输出信号，驱动所述显示屏的数据线。
21、一种显示装置，其特征在于：具备：包含权利要求11所述的数字模拟变换器的数据驱动器，和
显示屏；
根据所述数据驱动器的输出信号，驱动所述显示屏的数据线。
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