JP2009278407A - データ変調回路 - Google Patents

Abstract

【課題】高速動作が可能なデータ変調回路の提供を図る。
【解決手段】入力信号Ｖin[7:0]と記憶装置２０３の出力信号Ｂ４[7:0]を加算する加算器２００と、該加算器の出力信号Ｂ２[7:0]を所定の閾値で判定して量子化する出力回路部２０１と、を備え、前記記憶装置２０３は、前記加算器の出力信号Ｂ２[5:0]（Ｂ３[5:0]）および所定の信号Ｙ[1]（Ｂ３[7])，Ｂ３[6]を受け取って保持し、該保持された信号を前記記憶装置の出力信号Ｂ４[7:0]として前記加算器２００に供給するように構成する。
【選択図】図３

Description

この出願は、データ変調回路に関し、特に、ΔΣ変調を適用してデータ変調を行うデータ変調回路に関する。

従来、ΔΣ変調回路（データ変調回路）は、オーディオやＡ／Ｄコンバータ等に利用され、例えば、アナログ信号やＰＣＭディジタル信号を１ビットの信号（列）に変換するために使用されている。

図１は従来のデータ変調回路の一例を示す図であり、一次のΔΣ変調を適用してデータ変調を行うデータ変調回路を示すものである。なお、図１（ａ）は、従来のデータ変調回路のブロック図であり、また、図１（ｂ）は従来のデータ変調回路におけるセレクタの動作を説明するための図である。

図１（ａ）において、参照符号１００および１０１は加算器、１０２は量子化器（コンパレータ）、そして、１０３および１０４はＤフリップフロップ（ＤＦＦ）を示している。ここで、入力信号Ｖinは、例えば、７ビットのディジタル信号（最小および最大側の所定帯域を除いた２８〜１００の信号）とする。

図１（ａ）に示されるように、入力信号Ｖin[7:0]は、加算器１００に入力されて、ＤＦＦ１０３の出力信号ＡＺ^-1[7:0]と加算される。加算器１００の出力信号は、加算器（減算器）１０１に入力され、加算器１０１の負入力に入力されたＤＦＦ１０４の出力信号ＹＺ^-1[8:0]が減算（負の加算）される。

ここで、ＤＦＦ１０３および１０４は、入力する信号に対してクロック信号の１周期分だけ遅延した信号（Ｚ^-1）を出力するものである。また、信号Ｙ[1:0]は、出力回路部１０２の出力信号Ｖout[1:0]であり、さらに、信号Ａ[7:0]は、加算器１０１の出力信号である。なお、[8:0]は８ビットの信号であることを示し、[7:0]は７ビットの信号であることを示し、そして、[1:0]は１ビットの信号であることを示す。

加算器１００は、例えば、２８から１００までの入力信号Ｖin[7:0]と、ＤＦＦ１０３の出力である演算信号Ａが１クロック遅延された信号ＡＺ^-1[7:0]とを加算する。また、加算器１０１は、加算器１００の出力信号から、ＤＦＦ１０４の出力である演算信号Ｂが１クロック遅延された信号ＢＺ^-1[8:0]を減算する。

そして、出力回路部１０２は、加算器１０１の出力信号Ａ[7:0]を所定の閾値で判定して量子化する。すなわち、図１（ｂ）に示されるように、出力回路部１０２は、例えば、その入力信号（加算器１０１の出力信号）Ａ[7:0]が、『０未満』（Ａ２[7:0]＜０）の場合はＹ[1:0]＝００を出力し、『０〜６３』（０≦Ｂ２[7:0]≦６３）の場合はＹ[1:0]＝０１を出力し、そして、『６４〜１２８』（６４≦Ｂ２[7:0]≦１２８）の場合はＹ[1:0]＝１０を出力する。

セレクタ１０５は、出力回路部１０２の出力信号Ｙ[1:0]を入力とし、信号Ｂ[8:0]を出力する。そして、セレクタ１０５の出力信号Ｂ[8:0]は、出力回路部１０２の出力信号Ｙ[1:0]により、例えば、Ｙ[1:0]＝００の場合はＢ[8:0]＝０とされ、Ｙ[1:0]＝０１の場合はＢ[8:0]＝６４とされ、そして、Ｙ[1:0]＝１０の場合はＢ[8:0]＝１２８とされる。そして、ＤＦＦ１０４は、信号Ｂ[8:0]を１クロック遅延した信号をＢＺ^-1[8:0]を出力する。

図２は図１に示すデータ変調回路の動作を説明するための図であり、図２（ａ）は入力信号Ｖinに『１００』を入力したときの１番目から１０番目のクロック１〜１０に対する時系列的な各信号（ＡＺ^-1，Ａ，Ｙ[1:0]，ＢＺ^-1，Ｂ）の変化を示し、また、図２（ｂ）は入力Ｖinに『２８』を入力したときの１番目から１０番目のクロック１〜１０に対する時系列的な各信号の変化を示している。

ここで、入力信号ＶinをＸとし、出力回路部１０２の量子化誤差をＱとすると、
Ａ＝ＡＺ^-1−ＹＺ^-1＋Ｘ ……（１）
Ｙ＝Ａ＋Ｑ ……（２）
式（２）を式（１）に代入すると、
Ｙ−Ｑ＝（Ｙ−Ｑ）Ｚ^-1−ＹＺ^-1＋Ｘ
従って、
Ｙ＝Ｘ＋（１−Ｚ^-1）Ｑ ……（３）
が得られる。

なお、Ｙ[1:0]＝００は信号Ａが『０』であることを表し、Ｙ[1:0]＝０１は信号Ａが『６４』であることを表し、そして、Ｙ[1:0]＝１０は信号Ａが『１２８』であることを表している。

ΔΣ変調器の場合、ある時間のＹ[1:0]＝０１の個数×６４と、Ｙ[1:0]＝１０の個数×１２８とを加えた総和を、クロック数で割れば、入力の信号を復調することができる。

具体的に、例えば、図２（ａ）の場合、１０クロック中にＹ[1:0]＝１０が６個とＹ[1:0]＝０１が４個あるので（１２８×６＋６４×４）／１０＝１０２．４となり、入力信号１００を１ビットの信号で表すのが可能であることが分かる。

また、例えば、図２（ｂ）の場合、１０クロック中にＹ[1:0]＝０１が５個とＹ[1:0]＝００が５個あるので（６４×５＋０×５）／１０＝３２となり、入力信号２８を１ビットの信号で表すのが可能であることが分かる。

なお、この値は、クロック数が多くなるのに従って、それぞれ『１００』および『２８』に近い値を表現することができる。

ところで、従来、低いオーバーサンプリング比で高い変換精度（直線性）を維持すると共に、アナログ素子の個数を少なくすることができるΔΣ変調器として、アナログΔΣ変調器の後段にディジタルΔΣ変調器を設け、ディジタルΔΣ変調器の１ビット出力を遅延させた信号を前段のアナログΔΣ変調器に帰還させるものが提案されている（例えば、特許文献１参照）。

さらに、従来、量子化器を簡略化することにより演算回路のビット数を削減し、回路規模を増大させることなく多ビットの信号処理および高速演算処理を実現する高速オーバーサンプル変調回路も提案されている（例えば、特許文献２参照）。この高速オーバーサンプル変調回路は、複数ビットの入力信号と第１帰還信号を加算する加算器と、加算器からの出力信号のうち上位側の所定数のビットの第１信号から第２帰還信号を減算する減算器と、加算器の出力信号の下位側の残りのビットからなる第２信号を下位ビットとし、減算器からの出力信号を上位ビットとする第の信号を遅延して第１の帰還信号を出力する第１遅延素子と、第３信号を入力として量子化処理を行い、所定のビット数の量子化信号を出力する量子化器と、量子化信号を遅延して第２帰還信号を出力する第２遅延素子とを備え、量子化器は第３信号のうち特定のビットを選択して量子化信号を出力するようになっている。

特開２００１−０９４４２９号公報 特開２００４−１４７０７４号公報

図１および図２を参照して説明した従来のデータ変調回路は、入力信号Ｖin[7:0]（Ｘ）が入力されてから出力信号Ｖout[1:0]（Ｙ[1:0]）となるまで、加算器１００および１０１、並びに、出力回路部１０２を通過する演算を行う必要があり、システムの高速化および多ビット化が進むと、これらの演算を１クロック内で完了することが困難になる。

この出願は、上述した課題に鑑み、高速動作が可能なデータ変調回路の提供を目的とする。

本実施形態によれば、入力信号と記憶装置の出力信号を加算する加算器、および、該加算器の出力信号を所定の閾値で判定して量子化する出力回路部を備えるデータ変調回路が提供される。前記記憶装置は、前記加算器の出力信号および所定の信号を受け取って保持し、該保持された信号を前記記憶装置の出力信号として前記加算器に供給するようになっている。

各実施例によれば、高速動作が可能なデータ変調回路を提供することができる。

以下、データ変調回路の実施例を、添付図面を参照して詳述する。
図３はデータ変調回路の第１実施例を説明するための図であり、一次のΔΣ変調を適用してデータ変調を行うデータ変調回路を示すものである。なお、以下に説明する各実施例においても、一次のΔΣ変調を適用したデータ変調回路を例として説明するが、各実施例の適用が二次或いは複数次のΔΣ変調に適用することができるのはいうまでもない。

ここで、図３（ａ）は第１実施例のデータ変調回路のブロック図であり、また、図３（ｂ）は第１実施例のデータ変調回路におけるセレクタの動作を説明するための図である。図３（ａ）において、参照符号２００は加算器、２０１は出力回路部、２０２は論理回路部、そして、２０３はＤフリップフロップ（ＤＦＦ）を示している。なお、入力信号Ｖin[7:0]は、例えば、−１２８〜１２７の範囲のディジタル信号であり、Ｖin[7]は符号ビットを示している。なお、本第１実施例のデータ変調回路において、入力信号Ｖin[7:0]は−１２８〜１２７の範囲の整数で、量子化レベルは４レベルである。

図３（ａ）に示されるように、入力信号Ｖin[7:0]は、加算器２００によりＤＦＦ２０３の出力信号Ｂ４[7:0]と加算され、加算器２００からは信号Ｂ２[7:0]が出力される。そして、出力回路部２０１は、加算器２００の出力信号Ｂ２[7:6]を所定の閾値で判定して量子化する。

すなわち、図３（ｂ）に示されるように、出力回路部２０１は、例えば、その入力信号（加算器２００の出力信号）Ｂ２[7:0]に関して、−１２８≦Ｂ２[7:0]≦−６５の場合はＹ[1:0]＝００を出力し、−６４≦Ｂ２[7:0]≦−１の場合はＹ[1:0]＝０１を出力し、０≦Ｂ２[7:0]≦６３の場合はＹ[1:0]＝１１を出力し、そして、６４≦Ｂ２[7:0]≦１２７の場合はＹ[1:0]＝１０を出力する。

出力回路部２０１から出力された２ビット信号Ｙ[1:0]のうち、上位ビットＹ[1]はＤＦＦ２０３に入力され、また、下位ビットＹ[0]は論理回路部２０２に入力される。

ＤＦＦ２０３には、加算器２００からの５ビットの信号Ｂ３[5:0]，６ビット目の信号Ｂ３[6]となる論理回路部２０２からの出力信号、および、７ビット目の信号Ｂ３[7]となる出力回路部２０１の出力信号Ｙ[1]が入力され、前述した７ビットの信号Ｂ４[7:0]を加算器２００に出力する。なお、加算器２００からの信号Ｂ２[5:0]は、そのままＤＦＦ２０３に入力するＢ３[5:0]となる。

また、論理回路部２０２には、加算器２００からの６ビット目の信号Ｂ２[6]および出力回路部２０１からの信号Ｙ[0]が入力され、前述した信号Ｂ３[6]をＤＦＦ２０３に出力する。

なお、論理回路部２０２は、例えば、一方の入力が反転入力とされた２つのＡＮＤゲート２２１，２２２およびＯＲゲート２２３で構成され、その出力信号Ｂ３[6]は、次の式（４）により得られる。
Ｂ３[6]＝／Ｂ２[6]・Ｙ[0]＋Ｂ２[6]・／Ｙ[0] ……（４）

図４は図３に示すデータ変調回路における出力回路部の一例を示す回路図である。
図４に示されるように、第１実施例のデータ変調回路における出力回路部２０１は、インバー２１１，両方の入力が反転入力とされたＡＮＤゲート２１２，ＡＮＤゲート２１３およびＮＯＲゲート２１４を備え、加算器２００の出力Ｂ２[7:0]のうちの上位２ビットＢ２[7]およびＢ２[6]を受け取って、Ｂ２[7]を反転した信号Ｙ[1]、および、次の式（５）により得られる信号Ｙ[0]を出力する。
Ｙ[0]＝Ｂ２[6]・Ｂ２[7]＋／Ｂ２[6]・／Ｂ２[7] ……（５）

そして、本第１実施例において、ＤＦＦ２０３は、入力される信号Ｂ３[7:0]を１クロック分遅延して、信号Ｂ４[7:0]を加算器２００に供給することにより、図１に示す従来のデータ変調回路に比べて大幅な回路の増大を来すことなく高速動作を実現することができる。

図５および図６は図３に示すデータ変調回路の動作を説明するための図である。
図５（ａ）は入力信号Ｖinに『１００』を入力したときの１番目から１０番目のクロック１〜１０に対する時系列的な各信号（Ｂ４，Ｂ２，Ｂ３，Ｙ[1:0]）の変化を示し、また、図５（ｂ）は入力Ｖinに『２８』を入力したときの１番目から１０番目のクロック１〜１０に対する時系列的な各信号の変化を示している。

さらに、図６（ａ）は入力Ｖinに『−２８』を入力したときの１番目から１０番目のクロック１〜１０に対する時系列的な各信号の変化を示し、そして、図６（ｂ）は入力Ｖinに『−１００』を入力したときの１番目から１０番目のクロック１〜１０に対する時系列的な各信号の変化を示している。なお、各図において、Ｖin，Ｂ４，Ｂ２およびＢ３は１０進数で表し、また、Ｙ[1:0]は２進数で表現している。

前述した図３（ｂ）に示されるように、Ｙ[1:0]＝００のときは、Ｂ２が−１２８を示し、Ｙ[1:0]＝０１のときは、Ｂ２が−６４を示し、Ｙ[1:0]＝１１のときは、Ｂ２が６４を示し、そして、Ｙ[1:0]＝１０のときは、Ｂ２が１２８を示す。

図５（ａ）の場合、１０個のクロックに対して、Ｙ[1:0]＝００が０個、Ｙ[1:0]＝０１が０個、Ｙ[1:0]＝１１が４個、そして、Ｙ[1:0]＝１０が６個となっており、
Ｖout＝((−１２８)×０＋(−６４)×０＋６４×４＋１２８×６)／１０
という計算式が成立し、Ｖout＝１０２．４という数字を算出することができる。

すなわち、本来、出力は２ビットなので、０から３までの信号しか表現することができないが、ΔΣ変調器を使うことにより、『１００』に近似した値が得られる。

また、図５（ｂ）の場合、１０個のクロックに対して、Ｙ[1:0]＝００が０個、Ｙ[1:0]＝０１が４個、Ｙ[1:0]＝１１が３個、そして、Ｙ[1:0]＝１０が３個となっており、
Ｖout＝((−１２８)×０＋(−６４)×４＋６４×３＋１２８×３)／１０
という計算式が成立し、Ｖout＝３２となり、『２８』に近似した値が得られる。

さらに、図６（ａ）の場合、１０個のクロックに対して、Ｙ[1:0]＝００が３個、Ｙ[1:0]＝０１が３個、Ｙ[1:0]＝１１が４個、そして、Ｙ[1:0]＝１０が０個となっており、
Ｖout＝((−１２８)×３＋(−６４)×３＋６４×４＋１２８×０)／１０
という計算式が成立し、Ｖout＝−３２となり、『−２８』に近似した値が得られる。

そして、図６（ｂ）の場合、１０個のクロックに対して、Ｙ[1:0]＝００が６個、Ｙ[1:0]＝０１が４個、Ｙ[1:0]＝１１が０個、そして、Ｙ[1:0]＝１０が０個となっており、
Ｖout＝((−１２８)×６＋(−６４)×４＋６４×０＋１２８×０)／１０
という計算式が成立し、Ｖout＝−１０２．４となり、『−１００』に近似した値が得られる。

このように、本来は、出力が２ビットなので、０から３までの信号しか表現することができないが、ΔΣ変調器を使うことにより、それぞれ『１００』，『２８』，『−２８』および『１００』に近似した値を得ることが可能なのが分かる。なお、これらの値は、１０個のクロックで計算したが、クロック数が多ければ多いほど誤差が少なくなる。

図７はデータ変調回路の第２実施例を説明するための図である。ここで、図７（ａ）は第２実施例のデータ変調回路のブロック図であり、また、図７（ｂ）は第２実施例のデータ変調回路におけるセレクタの動作を説明するための図である。

図７（ａ）において、参照符号３００は加算器、３０１は出力回路部、３０２は第１論理回路部、３０３はＤフリップフロップ（ＤＦＦ）、そして、３０４は第２論理回路部を示している。なお、入力信号Ｖin[7:0]は、例えば、正の整数（０〜１２７）の範囲のディジタル信号である。

図７（ａ）に示されるように、入力信号Ｖin[7:0]は、加算器３００によりＤＦＦ３０３の出力信号Ｂ４[7:0]と加算され、加算器３００からは信号Ｂ２[7:0]が出力される。そして、出力回路部３０１は、加算器３００の出力信号Ｂ２[7:6]を所定の閾値で判定して量子化する。

すなわち、図７（ｂ）に示されるように、出力回路部３０１は、例えば、その入力信号（加算器３００の出力信号）Ｂ２[7:0]に関して、Ｂ２[7:0]≦０の場合はＹ[1:0]＝００を出力し、０≦Ｂ２[7:0]≦６３の場合はＹ[1:0]＝１１を出力し、そして、６４≦Ｂ２[7:0]≦１２７の場合はＹ[1:0]＝１０を出力する。

出力回路部３０１から出力された２ビット信号Ｙ[1:0]のうち、上位ビットＹ[1]は第２論理回路部３０４に入力され、また、下位ビットＹ[0]は第１論理回路部３０２に入力される。

ＤＦＦ３０３には、加算器３００からの５ビットの信号Ｂ３[5:0]，６ビット目の信号Ｂ３[6]となる第１論理回路部３０２からの出力信号、および、７ビット目の信号Ｂ３[7]となる第２論理回路部３０４の出力信号が入力され、前述した７ビットの信号Ｂ４[7:0]を加算器３００に出力する。なお、加算器３００からの信号Ｂ２[5:0]は、そのままＤＦＦ３０３に入力するＢ３[5:0]となる。

また、第１論理回路部３０２には、加算器３００からの６ビット目の信号Ｂ２[6]および出力回路部３０１からの信号Ｙ[0]が入力され、前述した信号Ｂ３[6]をＤＦＦ３０３に出力する。なお、第１論理回路部３０２は、前述した第１実施例の論理回路部２０２と同様に、例えば、一方の入力が反転入力とされた２つのＡＮＤゲート３２１，３２２およびＯＲゲート３２３で構成され、その出力信号Ｂ３[6]は、前述した式（４）により得られる。

さらに、第２論理回路部３０４には、加算器３００からの７ビット目の信号Ｂ２[7]および出力回路部３０１からの信号Ｙ[1]が入力され、前述した信号Ｂ３[7]をＤＦＦ３０３に出力する。なお、第２論理回路部３０４は、例えば、一方の入力が反転入力とされた２つのＡＮＤゲート３４１，３４２およびＯＲゲート３４３で構成され、その出力信号Ｂ３[7]は、次の式（６）により得られる。
Ｂ３[7]＝／Ｂ２[7]・Ｙ[1]＋Ｂ２[7]・／Ｙ[1] ……（６）

図８は図７に示すデータ変調回路における出力回路部の一例を示す回路図である。
図８に示されるように、第２実施例における出力回路部３０１は、２つのインバータ３１１および３１２で構成され、出力信号Ｙ[0]およびＹ[1]は、入力された信号Ｂ２[6]およびＢ２[7]の論理を反転した信号となっている。

すなわち、出力回路部３０１は、入力信号Ｖin[7:0]が正の整数（０〜１２７）の範囲のディジタル信号なので、量子化レベルが６４の場合は、上位ビットＢ２[7]およびＢ２[6]を反転した（入力が『０』ならば『１』を出力し、入力が『１』ならば『０』を出力する）信号をそれぞれＹ[1]およびＹ［０］とする簡単な回路となり、より一層の高速化が可能となる。

図９は図７に示すデータ変調回路の動作を説明するための図であり、図９（ａ）は入力信号Ｖinに『１００』を入力したときの１番目から１０番目のクロック１〜１０に対する時系列的な各信号（Ｂ４，Ｂ２，Ｂ３，Ｙ[1:0]）の変化を示し、また、図９（ｂ）は入力Ｖinに『２８』を入力したときの１番目から１０番目のクロック１〜１０に対する時系列的な各信号の変化を示している。なお、各図において、Ｖin，Ｂ４，Ｂ２およびＢ３は１０進数で表し、また、Ｙ[1:0]は２進数で表現している。

図９（ａ）の場合、１０個のクロックに対して、Ｙ[1:0]＝００が０個、Ｙ[1:0]＝０１が０個、Ｙ[1:0]＝１１が４個、そして、Ｙ[1:0]＝１０が６個となっており、
Ｖout＝(６４×４＋１２８×６)／１０
という計算式が成立し、Ｖout＝１０２．４という数字を算出することができる。

また、図９（ｂ）の場合、１０個のクロックに対して、Ｙ[1:0]＝００が５個、Ｙ[1:0]＝０１が０個、Ｙ[1:0]＝１１が５個、そして、Ｙ[1:0]＝１０が０個となっており、
Ｖout＝(０×５＋６４×５)／１０
という計算式が成立し、Ｖout＝３２となり、『２８』に近似した値が得られる。なお、これらの値は、１０個のクロックで計算したが、クロック数が多ければ多いほど誤差が少なくなるのはいうまでもない。

図１０はデータ変調回路の第３実施例を説明するための図である。ここで、図１０（ａ）は第３実施例のデータ変調回路のブロック図であり、また、図１０（ｂ）は第３実施例のデータ変調回路におけるセレクタの動作を説明するための図である。

図１０（ａ）において、参照符号４００は加算器、４０１は出力回路部、そして、４０３はＤＦＦを示している。なお、本第３実施例のデータ変調回路は、入力信号Ｖin[7:0]が正の整数（０〜１２７）の範囲のディジタル信号で量子化レベルが３の場合、さらに高速動作が可能な回路を示すものである。

図１０（ａ）に示されるように、本第３実施例のデータ変調回路において、出力回路部４０１からの信号Ｙ[1:0]はＤＦＦ４０３の入力とはされておらず、ＤＦＦ４０３の入力信号Ｂ３[7:0]は、加算器４００からの信号Ｂ２[5:0]および高レベル『１』に固定された信号Ｂ３[6]およびＢ３[7]により構成される。なお、図１０（ａ）におけるＢ３[7]＝1’b1は、ＤＦＦ４０３に入力される最上位ビットＢ３[7]の１ビットを高レベル『１』に設定することを示している。

図１０（ａ）に示されるように、入力信号Ｖin[7:0]は、加算器４００によりＤＦＦ４０３の出力信号Ｂ４[7:0]と加算され、加算器４００からは信号Ｂ２[7:0]が出力される。そして、出力回路部４０１は、加算器４００の出力信号Ｂ２[7:6]を所定の閾値で判定して量子化する。

すなわち、図１０（ｂ）に示されるように、出力回路部４０１は、例えば、その入力信号（加算器４００の出力信号）Ｂ２[7:0]に関して、Ｂ２[7:0]＜０の場合はＹ[1:0]＝００を出力し、０≦Ｂ２[7:0]≦６３の場合はＹ[1:0]＝１１を出力し、そして、６４≦Ｂ２[7:0]≦１２７の場合はＹ[1:0]＝１０を出力する。

なお、本第３実施例のデータ変調回路におけるタイミングのクリティカルパスは、加算器４００の遅延が１クロック内で完了すればよいので高速化に適したものといえる。

図１１は図１０に示すデータ変調回路の動作を説明するための図であり、図１１（ａ）は入力信号Ｖinに『１００』を入力したときの１番目から１０番目のクロック１〜１０に対する時系列的な各信号（Ｂ４，Ｂ２，Ｂ３，Ｙ[1:0]）の変化を示し、また、図１１（ｂ）は入力Ｖinに『２８』を入力したときの１番目から１０番目のクロック１〜１０に対する時系列的な各信号の変化を示している。

図１１（ａ）に示されるように、入力信号Ｖinが『１００』の場合、Ｙ[1:0]＝１１が４個で、Ｙ[1:0]＝１０が６個となっており、Ｖout＝１０２．４となって『１００』に近似した値が得られることが分かる。

また、図１１（ａ）に示されるように、入力信号Ｖinが『２８』の場合、Ｙ[1:0]＝００が５個で、Ｙ[1:0]＝１１が５個となっており、Ｖout＝３２となって『２８』に近似した値が得られることが分かる。

図１２はデータ変調回路の第４実施例を説明するための図であり、上述した第３実施例において、入力信号Ｖin[7:0]を負の値も含めた整数（１２８〜１２７）の範囲のディジタル信号とした場合の一例を示すものである。ここで、図１２（ａ）は第４実施例のデータ変調回路のブロック図であり、また、図１２（ｂ）は第４実施例のデータ変調回路におけるセレクタの動作を説明するための図である。

図１２（ａ）において、参照符号５００は加算器、５０１は出力回路部、そして、５０２はインバータ、５０３はＤＦＦを示している。

図１２（ａ）に示されるように、本第４実施例のデータ変調回路においても、出力回路部５０１からの信号Ｙ[1:0]はＤＦＦ５０３の入力とはされておらず、ＤＦＦ５０３の入力信号Ｂ３[7:0]は、加算器５００からの信号Ｂ２[5:0]，並びに，加算器５００からの信号Ｂ２[7]をインバータ５０２で反転した信号Ｂ３[6]およびＢ３[7]により構成される。

図１２（ａ）に示されるように、入力信号Ｖin[7:0]は、加算器５００によりＤＦＦ５０３の出力信号Ｂ４[7:0]と加算され、加算器５００からは信号Ｂ２[7:0]が出力される。そして、出力回路部５０１は、加算器５００の出力信号Ｂ２[7:6]を所定の閾値で判定して量子化する。

すなわち、図１２（ｂ）に示されるように、出力回路部５０１は、例えば、その入力信号（加算器５００の出力信号）Ｂ２[7:0]に関して、−１２８≦Ｂ２[7:0]≦−６５の場合はＹ[1:0]＝００を出力し、−６４≦Ｂ２[7:0]≦−１の場合はＹ[1:0]＝０１を出力し、０≦Ｂ２[7:0]≦６３の場合はＹ[1:0]＝１１を出力し、そして、６４≦Ｂ２[7:0]≦１２７の場合はＹ[1:0]＝１０を出力する。

なお、本第４実施例のデータ変調回路におけるタイミングのクリティカルパスは、加算器５００の遅延とインバータ５０２の遅延の和となるため、従来例と比べると大幅な高速動作が可能となる。

図１３および図１４は図１２に示すデータ変調回路の動作を説明するための図である。ここで、図１３（ａ），図１３（ｂ），図１４（ａ）および図１４（ｂ）は、前述した第１実施例の動作を説明する図５（ａ），図５（ｂ），図６（ａ）および図６（ｂ）に対応するものである。

すなわち、図１３（ａ）に示されるように、入力信号Ｖinに『１００』を入力したときは、出力Ｖout＝１０２．４となり、また、図１３（ｂ）に示されるように、入力信号Ｖinに『２８』を入力したときは、出力Ｖout＝３２となる。さらに、図１４（ａ）に示されるように、入力信号Ｖinに『−２８』を入力したときは、出力Ｖout＝−３２となり、そして、図１４（ｂ）に示されるように、入力信号Ｖinに『−１００』を入力したときは、出力Ｖout＝−１０２．４となる。

このように、本第４実施例のデータ変調回路によれば、それぞれ入力信号Ｖinに近似した出力信号Ｖoutを出力するのが可能なことが分かる。

図１５はデータ変調回路の第５実施例を説明するための図である。ここで、図１５（ａ）は第５実施例のデータ変調回路のブロック図であり、また、図１５（ｂ）は第５実施例のデータ変調回路におけるセレクタの動作を説明するための図である。なお、図１５（ａ）に示す本第５実施例のデータ変調回路は、図３（ａ）に示す第１実施例のデータ変調回路を一般化したものに相当する。

図１５（ａ）において、参照符号６００は加算器、６０１は出力回路部、６０２は論理回路部、そして、６０３はＤＦＦを示している。なお、本第５実施例は、Ｎを自然数として、入力信号Ｖin[N:0]（−２^N〜２^N−１）の範囲のディジタル信号であり、量子化レベルが２^Mのとき（ＭはＮよりも小さい自然数）を示す。なお、図１５（ｂ）は、Ｎ＝７，Ｍ＝３のときを示している。

図１５（ａ）に示されるように、入力信号Ｖin[N:0]は、加算器６００によりＤＦＦ６０３の出力信号Ｂ４[N:0]と加算され、加算器６００からは信号Ｂ２[N:0]が出力される。

出力回路部６０１は、加算器６００からの信号Ｂ２[N:N-M]を受け取り、信号Ｙ[M-1:0]を出力する。ここで、出力回路部６０１から出力される信号Ｙ[M-1:0]のうち、最上位ビットＹ[M-1]はＤＦＦ６０３に入力され、また、ビットＹ[M-2]およびＹ[M-3]は論理回路部６０２に入力される。

ＤＦＦ６０３には、加算器６００からのＮ−Ｍビットの信号Ｂ３[N-M:0]，Ｎ−Ｍビット目の信号Ｂ３[N-M]およびＮ−Ｍ＋１ビット目の信号Ｂ３[N-M+1]となる論理回路部６０２からの出力信号、および、Ｍ−１ビット目の信号Ｂ３[M-1]となる出力回路部６０１の出力信号Ｙ[M-1]が入力され、前述したＮビットの信号Ｂ４[N:0]を加算器６００に出力する。なお、加算器６００からの信号Ｂ２[N:N-M]は、そのままＤＦＦ６０３に入力するＢ３[N:N-M]となる。

図１５（ａ）に示されるように、論理回路部６０２は、加算器６００からの出力信号Ｂ２[N-1]および出力回路部６０１からの信号Ｙ[M-2]が入力され、前述した信号Ｂ３[N-M]をＤＦＦ６０３に出力する第１部分回路６０２ａ、並びに、加算器６００からの出力信号Ｂ２[N-2]および出力回路部６０１からの信号Ｙ[M-3]が入力され、前述した信号Ｂ３[N-M+1]をＤＦＦ６０３に出力する第２部分回路６０２ｂを備える。

第１部分回路６０２ａおよび第２部分回路６０２ｂは、例えば、それぞれ一方の入力が反転入力とされた２つのＡＮＤゲート６２１ａ，６２２ａ；６２１ｂ，６２２ｂおよびＯＲゲート６２３ａ；６２３ｂで構成されている。

図１５（ｂ）は、Ｎ＝７，Ｍ＝３の場合を示すものであり、このとき、出力回路部６０１は、信号Ｂ２[7:0]に関して、−１２８≦Ｂ２[7:0]≦−９７の場合はＹ[1:0]＝０００を出力し、−９６≦Ｂ２[7:0]≦−６５の場合はＹ[1:0]＝００１を出力し、−６４≦Ｂ２[7:0]≦−３３の場合はＹ[1:0]＝０１０を出力し、そして、−３２≦Ｂ２[7:0]≦−１の場合はＹ[1:0]＝０１１を出力する。

さらに、出力回路部６０１は、信号Ｂ２[7:0]に関して、０≦Ｂ２[7:0]≦３１の場合はＹ[1:0]＝１１１を出力し、３２≦Ｂ２[7:0]≦６３の場合はＹ[1:0]＝１１０を出力し、６４≦Ｂ２[7:0]≦９５の場合はＹ[1:0]＝１０１を出力し、そして、９６≦Ｂ２[7:0]≦１２７の場合はＹ[1:0]＝１００を出力する。

図１６は図１５に示すデータ変調回路における出力回路部の一例を示す回路図であり、図１５（ａ）に示す入力信号Ｖinが[N:0]（−２^N〜２^N−１）の範囲で量子化レベルが２^Mのときの出力回路６０１の構成例を示すものである。

図１６に示されるように、出力回路６０１は、信号Ｙ[M-1]を生成するためのインバータ６１１と、信号Ｙ[M-2], Ｙ[M-3], …をそれぞれ生成するための複数組の、両方の入力が反転入力とされたＡＮＤゲート６２１ａ，６２１ｂ，…，ＡＮＤゲート６２２ａ，６２２ｂ，…およびＮＯＲゲート６２３ａ，６２３ｂ，…で構成される部分回路を備え、出力信号[M-1:0]を生成するようになっている。

なお、Ｋ＝１，２，３，…，Ｍ−１とすると、各組の部分回路により生成される信号Ｙ[M-K-1]（すなわち、Ｙ[M-2], Ｙ[M-3], …）は、次の式（７）により得られる。
Ｙ[M-K-1]＝Ｂ２[N-K]・Ｂ２[N]＋／Ｂ２[N-K]・／Ｂ２[N] ……（７）

従って、入力信号Ｖinが[N:0]（−２^N〜２^N−１）の範囲で量子化レベルが２^Mのとき、出力回路６０１は、Ｂ２[N]が正（＋）のとき、Ｙ[M-1]＝Ｂ２[N]の反転，Ｙ[M-2]＝Ｂ２[N-1]の反転，および，Ｙ[M-3]＝Ｂ２[N-2]の反転となる。

また、Ｂ２[N]が負（−）のとき、Ｙ[M-1]＝Ｂ２[N]の反転，Ｙ[M-2]＝Ｂ２[N-1]，および，Ｙ[M-3]＝Ｂ２[N-2]となる。

図１７はデータ変調回路の第６実施例を説明するための図であり、データ変調回路のブロック図を示している。なお、図１７に示す本第６実施例のデータ変調回路は、図１０（ａ）に示す第３実施例のデータ変調回路を一般化したものに相当する。

図１７において、参照符号７００は加算器、７０１は出力回路部、そして、７０３はＤＦＦを示している。なお、本第６実施例は、Ｎを自然数として、入力信号Ｖin[N:0]（−２^N〜２^N−１）の範囲のディジタル信号であり、量子化レベルが２^Mのとき（ＭはＮよりも小さい自然数）を示す。

図１７に示されるように、入力信号Ｖin[N:0]は、加算器７００によりＤＦＦ７０３の出力信号Ｂ４[N:0]と加算され、加算器７００からは信号Ｂ２[N:0]が出力される。出力回路部７０１は、加算器７００からの信号Ｂ２[N:N-M]を受け取り、信号Ｙ[M-1:0]を出力する。

ＤＦＦ７０３は、加算器7００からのＮ−Ｍビットの信号Ｂ３[N-M:0]、並びに、高レベル『１』（1’b1）に固定されたＭビットの信号（すなわち、Ｂ３[N]，Ｂ３[N-1]，…，Ｂ３[N-M+1]）を受け取り、前述した信号Ｂ[N:0]を加算器７００に出力する。

すなわち、本第６実施例のデータ変調回路は、前述した第３実施例と同様に、出力回路部７０１からの信号Ｙ[M:0]がＤＦＦ７０３の入力とはされておらず、加算器７００の遅延が１クロック内で完了すればよいので高速化に適したものである。

図１８はデータ変調回路の第７実施例を説明するための図であり、データ変調回路のブロック図を示している。なお、図１８に示す本第７実施例のデータ変調回路は、図１２（ａ）に示す第４実施例のデータ変調回路を一般化したものに相当する。

図１８において、参照符号８００は加算器、８０１は出力回路部、８０２はインバータ、そして、８０３はＤＦＦを示している。なお、本第６実施例は、Ｎを自然数として、入力信号Ｖin[N:0]（−２^N〜２^N−１）の範囲のディジタル信号であり、量子化レベルが２^Mのとき（ＭはＮよりも小さい自然数）を示す。

図１８に示されるように、入力信号Ｖin[N:0]は、加算器８００によりＤＦＦ８０３の出力信号Ｂ４[N:0]と加算され、加算器８００からは信号Ｂ２[N:0]が出力される。

出力回路部８０１は、加算器８００からの信号Ｂ２[N:N-M]を受け取り、信号Ｙ[M-1:0]を出力する。インバータ８０２は、加算器８００からの信号Ｂ２[N]を受け取り、その信号Ｂ２[N]を反転したＭビットの信号（すなわち、Ｂ３[N]，Ｂ３[N-1]，…，Ｂ３[N-M+1]）をＤＦＦ８０３に出力する。

すなわち、ＤＦＦ８０３は、加算器８００からのＮ−Ｍビットの信号Ｂ３[N-M:0]、並びに、インバータ８０２からの信号Ｂ２[N]を反転したＭビットの信号Ｂ３[N: N-M+1]を受け取り、前述した信号Ｂ[N:0]を加算器８００に出力する。

本第７実施例のデータ変調回路は、前述した第４実施例と同様に、データ変調回路におけるタイミングのクリティカルパスは、加算器８００の遅延とインバータ８０２の遅延の和となるため、従来例と比べると大幅な高速動作が可能となる。

なお、以上の各実施例における回路構成は、単なる例であり、様々に変形することができるのはいうまでもない。

従来のデータ変調回路の一例を説明するための図である。 図１に示すデータ変調回路の動作を説明するための図である。 データ変調回路の第１実施例を説明するための図である。 図３に示すデータ変調回路における出力回路部の一例を示す回路図である。 図３に示すデータ変調回路の動作を説明するための図（その１）である。 図３に示すデータ変調回路の動作を説明するための図（その２）である。 データ変調回路の第２実施例を説明するための図である。 図７に示すデータ変調回路における出力回路部の一例を示す回路図である。 図７に示すデータ変調回路の動作を説明するための図である。 データ変調回路の第３実施例を説明するための図である。 図１０に示すデータ変調回路の動作を説明するための図である。 データ変調回路の第４実施例を説明するための図である。 図１２に示すデータ変調回路の動作を説明するための図（その１）である。 図１２に示すデータ変調回路の動作を説明するための図（その２）である。 データ変調回路の第５実施例を説明するための図である。 図１５に示すデータ変調回路における出力回路部の一例を示す回路図である。 データ変調回路の第６実施例を説明するための図である。 データ変調回路の第７実施例を説明するための図である。

符号の説明

１００，１０１，２００，３００，４００，５００，６００，７００，８００ 加算器
１０２ 量子化器（コンパレータ）
１０３，１０４，２０３，３０３，４０３，５０３，６０３，７０３，８０３ Ｄフリップフロップ（ＤＦＦ）
１０５ 組み合わせ回路
２０１，３０１，４０１，５０１，６０１，７０１，８０１ 出力回路部
２０２，６０２ 論理回路部
３０２ 第１論理回路部
３０４ 第２論理回路部
５０２，８０２ インバータ

Claims (10)

1. 入力信号と記憶装置の出力信号を加算する加算器と、
   該加算器の出力信号を所定の閾値で判定して量子化する出力回路部と、を備え、
   前記記憶装置は、前記加算器の出力信号および所定の信号を受け取って保持し、該保持された信号を前記記憶装置の出力信号として前記加算器に供給することを特徴とするデータ変調回路。
2. 請求項１に記載のデータ変調回路において、
   前記記憶装置に供給される所定の信号は、レベルが固定された信号を含むことを特徴とするデータ変調回路。
3. 請求項１に記載のデータ変調回路において、
   前記記憶装置に供給される所定の信号は、前記出力回路部からの出力信号を含むことを特徴とするデータ変調回路。
4. 請求項１〜３のいずれか１項に記載のデータ変調回路において、さらに、
   前記加算器の出力信号を受け取って論理処理する論理回路部を備え、
   前記記憶装置に供給される所定の信号は、前記論理回路部の出力信号を含むことを特徴とするデータ変調回路。
5. 請求項４に記載のデータ変調回路において、
   前記論理回路は、前記加算器の出力信号と共に、前記出力回路部の出力信号を受け取って論理処理し、前記所定の信号を前記記憶装置に供給することを特徴とするデータ変調回路。
6. 請求項４または５に記載のデータ変調回路において、
   前記入力信号は、Ｎを自然数として、−２^N〜２^N−１の入力ディジタル信号であり、
   前記出力回路部の出力信号は、ＭをＮよりも小さい自然数として、前記量子化のレベルが２^Mレベルのとき、Ｍビットの出力ディジタル信号であることを特徴とするデータ変調回路。
7. 請求項６に記載のデータ変調回路において、
   前記論理回路部は、前記加算器の出力信号における上位ビット側の第１出力信号部分、および、前記出力回路部の出力信号を受け取って論理処理して前記所定の信号を生成し、
   前記記憶装置は、前記加算器の出力信号における下位ビット側の第２出力信号部分、および、前記論理回路部で生成された前記所定の信号を受け取ることを特徴とするデータ変調回路。
8. 請求項４または５に記載のデータ変調回路において、
   前記入力信号は、Ｎを自然数として、０〜２^N−１の入力ディジタル信号であり、
   前記出力回路部の出力信号は、ＭをＮよりも小さい自然数として、前記量子化のレベルが２^M-1＋１レベルのとき、Ｍビットの出力ディジタル信号であることを特徴とするデータ変調回路。
9. 請求項８に記載のデータ変調回路において、
   前記論理回路部は、前記加算器の出力信号における上位ビット側の第１出力信号部分、および、前記出力回路部の出力信号を受け取って論理処理して前記所定の信号を生成し、
   前記記憶装置は、前記加算器の出力信号における下位ビット側の第２出力信号部分、および、前記論理回路部で生成された前記所定の信号を受け取ることを特徴とするデータ変調回路。
10. 請求項１乃至９のいずれか１項に記載のデータ変調回路において、
    前記データ変調回路は、ΔΣ変調を適用して入力信号のデータ変調を行うΔΣ変調回路であることを特徴とするデータ変調回路。

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