KR100196518B1 - 오디오용 델타-시그마 변조기 - Google Patents

오디오용 델타-시그마 변조기 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
18-비트 오디오용 5차 델타-시그마 변조기.
2. 발명이 해결하려고 하는 기술적 과제
선형성과 집적도 및 잡음비를 향상시킨 5차 델타-시그마 변조기를 제공함.
3. 발명의 해결방법의 요지
18-비트 오디오용 5차 델타-시그마 변조기에 있어서,
궤환계수를 0으로 하면 이 궤환계수는 불필요한 궤환 루프가 되며 대신에 적분기의 계수를 줄여 줌으로써 궤환계수부와 적분기의 입력 서밍부를 제거할 수 있어 선형성과 집적도 및 잡음비를 향상시킨 5차 델타-시그마 변조기를 제공함.
4. 발명의 중요한 용도
오디오의 아날로그-디지탈 변환기와 디지탈-아날로그 변환기에서 이용됨.

Description

오디오용 델타-시그마 변조기
본 발명은 18-비트 오디오용 5차 델타-시그마 변조기에 관한 것으로, 특히 멀티미디어 오디오의 아날로그-디지탈 변환기와 디지탈-아날로그 변환기에서 핵심 부품으로 사용되는 18-비트 이상의 분해능(resolution)을 갖는 5차 델타-시그마 변조기에 관한 것이다.
과표본(oversampling) 아날로그-디지탈 변환기와 디지탈-아날로그 변환기에서 사용되는 델타-시그마 변조기(노이즈 쉐이퍼(shaper)라고도 함)는 입력신호에 대해서는 저역 통과 필터(low-pass filter)로 동작하고, 양자화된 잡음(quantized noise)은 고주파수 영역으로 천이시키는데 변조기의 차수와 과표본비(oversampling ratio)가 커짐에 따라 입력신호 대역(inband) 내에서의 잡음은 감소하게 된다. 특히 18-비트 분해능을 갖는 오디오 신호처리의 경우 신호대 잡음비는 100dB이상이기 때문에 이를 실현하기 위해 과표본비가 128이고, 변조기의 차수가 4차인 것으로 설계될 수 있으나, 칩 면적이 증가한다. 따라서 18-비트 분해능을 갖는 오디오 신호처리의 경우 과표본비가 64이고, 변조기의 차수가 5차인 것으로 설계된다.
도 1 은 종래 기술의 5차 델타-시그마 변조기에 대한 블록 다이어 그램을 나타낸 것이다. 참조 번호 40, 44, 46, 50, 52는 계수가 표시된 적분기이고, 54, 56은 궤환계수부이고, 60, 62, 64, 66, 68은 피드 포워드 계수부이며, 26, 28은 양자화기(quantizer) 이고, 70은 3-레벨 디지탈 아날로그 변환기이고, 38, 42, 48은 적분기의 서밍부(summing junction)이고, 58은 적분기 출력의 서밍부이다.
도 1 에 도시한 종래 기술인 Crystal Semiconductor사의 5차 델타-시그마 변조기는 최종 적분기(52)의 출력을 네 번째 적분기(50)의 입력으로 적절한 이득(56)으로 궤환시키고, 세 번째 적분기(46)의 출력을 두 번째 적분기(44)의 입력으로 적절한 이득(54)을 궤환시켜 변조기를 안정화시켰지만 궤환 루프가 많을수록 선형성이 저하될 뿐만 아니라 궤환계수값(54의 계수값)이 작으므로 캐패시터의 비가 커지므로 설계시 많은 칩면적을 필요로 하게 된다는 단점을 갖는다.
도 1 에서 발생하는 주요 문제점인 선형성 감소와 칩면적의 증가는 도 1의 궤한 계수(54)에 의한 것이다. 이 궤환계수(54)는 선형성을 유지시키기 위해서는 아주 작은 값으로 설정할 경우 입력신호대역 내에서 전달함수의 영점(zero)이 0인 주파수에 가깝게 위치시킬 수 있게 하지만 그 계수값이 작으므로 칩면적은 증가하므로 궤환계수(54)를 0으로 하면 이 궤환계수는 불필요한 궤환 루프가 되며 대신에 적분기(44)의 계수를 줄여 주면 도 1 에서 발생되었던 많은 궤환 루프에 의한 선형성 저하와 커패시터 비가 커지는 등의 문제점들을 해결할 수 있게 된다.
본 발명이 이루고자 하는 기술적 과제는 상술한 문제점을 해결하여 선형성과 집적도 및 잡음비를 향상시킨 5차 델타-시그마 변조기를 제공하는 데 있다.
도 1 은 종래 기술의 5차 델타-시그마 변조기에 대한 블록도.
도 2 는 종래의 일반화된 5차 델타-시그마 변조기의 구성을 나타낸 블록도.
도 3 은 본 발명에 따른 5차 델타-시그마 변조기의 구성을 나타낸 블록도.
도 4는 본 발명에 따른 도 3의 주파수 스펙트럼을 나타낸 그래프.
* 도면의 주요부분에 대한 부호의 설명
20,21,22,23,24 : 적분기와 적분기의 계수부 25 : 궤환계수부
26,27,28,29,30 : 피드 포워드 계수부 31 : 비교기(quantizer)
32 : 지연기
33 : 디지탈-아날로그 변환 궤환계수부
34,35 : 적분기의 입력 서밍(summing)부 36 : 적분기의 출력 서밍부
상기 과제를 달성하기 위하여 본 발명은, 입력신호 X와 출력신호 Y를 갖는 5차 델타-시그마 변조기에 있어서, 상기 출력신호 Y를 지연시켜 디지탈-아날로그 변환된 신호와 상기 입력신호 X와의 차를 처리하는 적분기 입력 제1 서밍(summing)부와; 상기 제1 서밍부의 값을 입력으로 하는 제1 루프적분기와; 상기 제1 루프적분기의 출력을 입력으로 하여 하기하는 제3 서밍부에 출력하는 제1 피드 포워드 계수부와; 상기 제1 루프적분기의 출력을 입력으로 하는 제2 루프적분기와; 상기 제2 루프적분기의 출력을 입력으로 하여 하기하는 제3 서밍부에 출력하는 제2 피드 포워드 계수부와; 상기 제2 루프적분기의 출력을 입력으로 하는 제3 루프적분기와; 상기 제3 루프적분기의 출력을 입력으로하여 하기하는 제3 서밍부에 출력하는 제3 피드 포워드 계수부와; 상기 제3 루프적분기의 출력과 하기하는 제1 궤환계수부의 출력을 입력으로 하는 적분기 입력 제2 서밍부와; 상기 제2 서밍부의 값을 입력으로하는 제4 루프적분기와; 상기 제4 루프적분기의 출력을 입력으로하여 하기하는 제3 서밍부에 출력하는 제4 피드 포워드 계수부와; 상기 제4 루프적분기의 출력을 입력으로하는 제5 루프적분기와; 상기 제5 루프적분기의 출력을 입력으로하여 하기하는 제3 서밍부에 출력하는 제5 피드 포워드 계수부와; 상기 제5 루프적분기의 출력을 입력으로 하여 상기 제2 서밍부로 피드백하는 제1 궤환계수부와; 상기 제1 피드 포워드 계수부, 상기 제2 피드 포워드 계수부, 상기 제3 피드 포워드 계수부, 상기 제4 피드 포워드 계수부 및 상기 제5 피드 포워드 계수부의 출력을 입력으로 하는 제3 서밍부와; 상기 제3 서밍부의 출력값을 입력으로 하여 상기 출력신호 Y값을 출력하는 비교기와; 상기 비교기의 출력을 입력으로 하는 지연기; 및 상기 지연기의 출력을 입력으로 하여 상기 제1 서밍부에 출력하는 디지탈-아날로그 변환 궤환 계수부를 구비함을 특징으로 하는 5차 델타-시그마 변조기를 제공한다.
상기 비교기는 상기 제3 서밍부를 거친 최종 신호를 입력으로 하여 2-레벨 이상을 갖는 양자화기(quantizer)로 디지탈 신호를 출력시킨다.
상기 디지탈-아날로그 변환 궤환 계수부는 시간 지연시킨 상기 비교기의 디지탈 신호를 1 이하의 계수를 갖고 디지탈-아날로그 변환시킨다.
상기 제1, 제2, 제3, 제4 및 제5 루프적분기는 루프 적분기를 종속연결 시킴으로써 관심있는 주파수 대역내의 양자화 잡음을 고주파 영역으로 노이즈 쉐이핑(shaping)할 수 있다.
상기 제1 루프적분기는 1의 계수를 갖고 입력신호와 디지탈-아날로그 변환된 신호의 차를 적분시킨다.
상기 제1 피드 포워드 계수부는 제1 루프 적분기의 출력을 1 보다 작은 계수 값으로 스케일링하여 상기 제3 서밍부를 통해 상기 비교기의 입력으로 가해 준다.
상기 제2 루프적분기의 계수는 1보다 작은 값을 갖는다.
상기 제2 피드 포워드 계수부는 상기 제2 루프적분기의 출력을 1 보다 작은 계수 값으로 스케일링하여 상기 제3 서밍부를 통해 상기 비교기의 입력으로 가해 준다.
상기 제3 피드 포워드 계수부는 상기 제3 루프적분기의 출력을 1 보다 작은 계수 값으로 스케일링하여 상기 제3 서밍부를 통해 상기 비교기의 입력으로 가해 준다.
상기 제4 루프적분기는 상기 제3 루프적분기의 출력과, 상기 제5 루프적분기의 출력신호를 1보다 작은 계수 값으로 스케일링하여 피드백한 신호와의 차를 적분한다.
상기 제4 루프적분기의 계수는 1보다 작은 값을 갖는다.
상기 제4 피드 포워드 계수부는 상기 제4 루프적분기의 출력을 1 보다 작은 계수 값으로 스케일링하여 상기 제3 서밍부를 통해 상기 비교기의 입력으로 가해 준다.
상기 제5 피드 포워드 계수부는 상기 제5 루프적분기의 출력을 1 보다 작은 계수 값으로 스케일링하여 상기 제3 서밍부를 통해 상기 비교기의 입력으로 가해 준다.
상기 루프적분기의 계수와 상기 궤환계수부와 상기 피드 포워드 계수부와 디지탈-아날로그 변환궤환계수부의 각계수를 디지탈-아날로그 변환기의 노이즈 쉐이퍼(shaper)에서는 바이너리 코드로 변환시켜서 사용한다.
상기 디지탈-아날로그 변환기의 노이즈 쉐이퍼(shaper)에서는 각각의 적분기가 각 출력신호를 출력하되 상기 출력신호를 시간 지연시켜 소정의 시간 후에 각 입력신호와 상기 시간 지연된 출력신호의 합을 출력시킨다.
본 발명의 다른 실시예는 상기 제5 루프 적분기의 출력에서 상기 제4 루프적분기의 입력이외의 상기 제3 루프적분기의 입력과 상기 제2 루프적분기의 입력중 어느하나에로 스케일링하여 가해진다.
본 발명의 또다른 실시예는 상기 최종 제5 루프 적분기의 출력을 1 보다 작은 계수 값으로 스케일링하여 동시에 각각 상기 제2, 제3 및 제4 루프적분기의 입력으로 가해지도록한다.
상기 제5 루프적분기의 출력을 상기 제4, 제3 및 제2 루프적분기의 입력으로 스케일링하여 가해질 때, 각각의 신호는 제3, 제2 및 제1 루프적분기의 출력신호와의 차를 형성하여 상기 제4, 제3 및 제2 루프적분기에서 적분을 하게 된다.
따라서, 본 발명에 의하면 전달함수의 영점을 주파수가 0인 주파수에 근접시켰기 때문에 선형성이 증가할 뿐만 아니라 궤환 루프와 입력 서밍(summing)부가 제거되므로 칩면적이 줄어들게 되며 신호잡음비(SNR)도 향상된다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하고자 한다.
도 2 는 종래의 일반화된 5차 델타-시그마 변조기의 구성을 나타낸 블록도이다. 참조 번호 1, 2, 3, 4, 5는 적분기와 적분기의 계수부를, 6, 7은 궤환계수부를, 8, 9, 10, 11, 12는 피드 포워드 계수부를, 13은 비교기(quantizer)를, 14는 지연기를, 15는 디지탈-아날로그 변환 궤환 계수부를, 16, 17, 18은 적분기의 입력 서밍(summing)부를, 19는 적분기의 출력 서밍(summing)부를 나타낸다. 도 2 에서 보는 바와 같이 출력되는 신호 Y는 시간 지연(14)되어 이미 설정된 디지탈-아날로그 변환 궤환 계수값(15)에 맞게 디지탈에서 아날로그 값으로 변환되고, 이 변환된 아날로그 값과 입력신호(X)의 차가 적분기(1)에 의해 적분된다. 첫 번째 적분기(1)의 출력은 세 번째 적분기(3)의 출력을 적절한 값으로 스케일링한 궤환값(6)과 차로써 두 번째 적분기(2)의 입력에 가해져 적분된다. 이때 첫 번째 적분기(1)의 출력 신호는 피드 포워드 계수값(8)에 의해 스케일링되어 최종 적분기(5)의 출력에 위치하는 적분기 출력 서밍부(19)에 의해 가산된다. 상기 두 번째 적분기(2)의 출력은 세 번째 적분기(3)의 입력에 가해져 적분되고, 이때 두 번째 적분기의 출력은 피드 포워드 계수값(9)에 의해 스케일링되어 최종적분기(5)의 출력에 위치하는 적분기 출력 서밍(summing)부(19)에 의해 가산된다.
상기 세 번째 적분기(3)의 출력은 다섯 번째 적분기(5)의 출력을 적절한 값으로 스케일링한 궤환값(7)과의 차로써 네 번째 적분기(4)의 입력에 가해져 다시 적분되며, 이때 세 번째 적분기의 출력은 피드 포워드 계수값(10)에 의해 스케일링되어 최종 적분기(5)의 출력에 위치하는 적분기 출력 서밍(summing)부(19)에 의해 가산된다. 상기 네 번째 적분기의 출력은 다섯 번째 적분기(5)의 입력에 가해져 적분되고, 이때 네 번째 적분기(4)의 출력은 피드 포워드 계수값(11)에 의해 스케일링되어 최종적분기(5)의 출력에 위치하는 적분기 출력 서밍(summing)부(19)에 의해 가산된다. 상기 다섯 번째 적분기(5)의 출력은 피드 포워드 계수값(12)에 의해 스케일링되고, 피드 포워드된 신호(8,9,10,11에 의해 스케일링된 신호)와 각각 가산되어(19) 비교기(13)의 입력에 가해지게 된다. 이때 비교기(13)는 2-레벨 양자화기(quantizer)로서 기준 전압보다 큰 경우에는 '하이' 신호를 기준전압보다 작은 경우에는 '로우'신호를 제공한다.
이때 Z-영역상의 출력신호 Y를 표현하면
[식 1]
가 된다. 여기서 X는 입력신호, Y는 출력신호, q는 양자화 잡음신호를 나타낸 것으로 그 계수 값은
[식 2]
와 같다. 여기서 f1, f2, f3, f9는 도 2의 적분기(2,3,4,5)의 계수를 나타내고 f4, f5, f6, f7, f8은 도 2의 피드 포워드의 계수를 각각 나타낸 것이며, C1, C2는 세 번째, 다섯 번째 적분기(3,5 각각의 출력)의 출력을 스케일링한 궤환계수이고, b1은 출력(Y)을 시간 지연시켜(z-1) 디지탈-아날로그 변환시키기 위한 궤환계수 값(15)이다. 식 1과 식 2에서 b1=1 이고 C1=0인 경우, f1,f2,f3,f9,f4,f5,f6,f7,f8,c1,c2,b1은 모두 정(positive)인 값을 갖게 되므로 b1=1이고 f9=1인 경우, 즉 도 1의 경우보다 전달함수의 영점(zero)은 0인 주파수에 가깝게 위치시킬 수 있을 뿐만아니라 C1=0.0115 대신 f9=0.9를 사용하면 칩면적도 줄어지게 된다.
상기와 같은 조건을 만족시키기 위해 본 발명에서는 도 3의 5차 델타-시그마 변조기를 제시하였다.
도 3 은 본 발명에 따른 5 차 델타-시그마 변조기의 블록도이다. 그 구성을 살펴보면, 입력신호 X와 출력신호 Y를 갖는 5차 델타-시그마 변조기에 있어서, 상기 출력신호 Y를 지연시켜 디지탈-아날로그 변환된 신호와 상기 입력신호 X와의 차를 처리하는 적분기 입력 제1 서밍(summing)부(34)와; 상기 제1 서밍부의 값을 입력으로하는 제1 루프적분기(20)와; 상기 제1 루프적분기(20)의 출력을 입력으로하여 하기하는 제3 서밍부(36)에 출력하는 제1 피드 포워드 계수부(26)와; 상기 제1 루프적분기(20)의 출력을 입력으로하는 제2 루프적분기(21)와; 상기 제2 루프적분기(21)의 출력을 입력으로하여 하기하는 제3 서밍부(36)에 출력하는 제2 피드 포워드 계수부(27)와; 상기 제2 루프적분기(21)의 출력을 입력으로하는 제3 루프적분기(22)와; 상기 제3 루프적분기(22)의 출력을 입력으로하여 하기하는 제3 서밍부(36)에 출력하는 제3 피드 포워드 계수부(28)와; 상기 제3 루프적분기(22)의 출력과 하기하는 제1 궤환계수부(25)의 출력을 입력으로하는 적분기 입력 제2 서밍부(35)와; 상기 제2 서밍부(35)의 값을 입력으로하는 제4 루프적분기(23)와; 상기 제4 루프적분기(23)의 출력을 입력으로하여 하기하는 제3 서밍부(36)에 출력하는 제4 피드 포워드 계수부(29)와; 상기 제4 루프적분기(23)의 출력을 입력으로하는 제5 루프적분기(24)와; 상기 제5 루프적분기(24)의 출력을 입력으로하여 하기하는 제3 서밍부(36)에 출력하는 제5 피드 포워드 계수부(30)와; 상기 제5 루프적분기(24)의 출력을 입력으로하여 상기 제2 서밍부(35)로 피드백하는 제1 궤환계수부(25)와; 상기 제1 피드 포워드 계수부(26), 상기 제2 피드 포워드 계수부(27), 상기 제3 피드 포워드 계수부(28), 상기 제4 피드 포워드 계수부(29) 및 상기 제5 피드 포워드 계수부(30)의 출력을 입력으로하는 제3 서밍부(36)와; 상기 제3 서밍부(36)의 출력값을 입력으로하여 상기 출력신호 Y값을 출력하는 비교기(31)와; 상기 비교기(31)의 출력을 입력으로하는 지연기(32); 및 상기 지연기(32)의 출력을 입력으로하여 상기 제1 서밍부(34)에 출력하는 디지탈-아날로그 변환 궤환 계수부(33)를 구비한다.
상기 비교기(31)는 상기 제3 서밍부(36)를 거친 최종신호를 입력으로하여 2-레벨 이상을 갖는 양자화기(quantizer)로 디지탈 신호를 출력시킨다. 상기 디지탈-아날로그 변환 궤환 계수부(33)는 1 이하의 계수를 갖고, 시간 지연 시킨 상기 비교기(31)의 디지탈 신호를 아날로그로 변환시킨다. 상기 제1, 제2, 제3, 제4 및 제5 루프적분기(20, 21, 22, 23, 24)는 루프 적분기를 종속연결 시킴으로써 관심있는 주파수 대역내의 양자화 잡음을 고주파 영역으로 노이즈 쉐이핑(shaping)할 수 있다. 상기 제1 루프적분기(20)는 1의 계수를 갖고 입력신호와 디지탈-아날로그 변환된 신호의 차를 적분시킨다. 상기 제1 피드 포워드 계수부(26)는 제1 루프 적분기의 출력을 1 보다 작은 계수 값으로 스케일링하여 상기 제3 서밍부(36)를 통해 상기 비교기(31)의 입력으로 가해 준다.
상기 제2 루프적분기(21)의 계수는 1보다 작은 값을 갖는다. 상기 제2 피드 포워드 계수부(27)는 상기 제2 루프적분기의 출력을 1 보다 작은 계수 값으로 스케일링하여 상기 제3 서밍부(36)를 통해 상기 비교기(31)의 입력으로 가해 준다.
상기 제3 피드 포워드 계수부(28)는 상기 제3 루프적분기(22)의 출력을 1 보다 작은 계수 값으로 스케일링하여 상기 제3 서밍부(36)를 통해 상기 비교기(31)의 입력으로 가해 준다.
상기 제4 루프적분기(23)는 상기 제3 루프적분기(22)의 출력과, 상기 제5 루프적분기(24)의 출력신호를 1보다 작은 계수 값으로 스케일링하여 피드백한 신호와의 차를 적분한다. 상기 제4 루프적분기(23)의 계수는 1보다 작은 값을 갖는다. 상기 제4 피드 포워드 계수부(29)는 상기 제4 루프적분기(23)의 출력을 1 보다 작은 계수 값으로 스케일링하여 상기 제3 서밍부(36)를 통해 상기 비교기(31)의 입력으로 가해 준다.
상기 제5 피드 포워드 계수부(30)는 상기 제5 루프적분기(24)의 출력을 1 보다 작은 계수 값으로 스케일링하여 상기 제3 서밍부(36)를 통해 상기 비교기(31)의 입력으로 가해 준다.
상기 루프적분기(20, 21, 22, 23, 24)의 계수와 상기 궤환계수부(25)와 상기 피드 포워드 계수부(26, 27, 28, 29, 30)와 디지탈-아날로그 변환궤환 계수부(33)의 각계수를 디지탈-아날로그 변환기의 노이즈 쉐이퍼(shaper)인 델타-시그마 변조기에서는 바이너리 코드로 변환시켜서 사용한다.
상기 디지탈-아날로그 변환기의 노이즈 쉐이퍼(shaper)인 델타-시그마 변조기에서는 각각의 적분기가 각 출력신호를 출력하되 상기 출력신호를 시간 지연시켜 소정의 시간 후에 각 입력신호와 상기 시간 지연된 출력신호의 합을 출력시킨다.
본 발명에 따른 도 3 의 동작은 도 2 와 동일하며 단지 도 2에서 궤환계수부(6)가 제거되고, 적분기의 입력 서밍(summing) 부(17)가 제거된 상태이다.
도 4는 본 발명에 따른 도 3의 주파수 스펙트럼을 나타낸 것으로서 도 1의 경우보다 신호대 잡음비를 약 5 dB 향상시킨 것으로서 64×입력 워드 비=2.8224 MHz로 동작시킨 것이다.
본 발명의 다른 실시예는 상기 제5 루프 적분기(24)의 출력에서 상기 제4 루프적분기(23)의 입력이외의 상기 제3 루프적분기(22)의 입력과 상기 제2 루프적분기(21)의 입력중 어느하나에로 스케일링하여 가해진다.
본 발명의 또다른 실시예는 상기 최종 제5 루프 적분기(24)의 출력을 1 보다 작은 계수 값으로 스케일링하여 동시에 각각 상기 제2, 제3 및 제4 루프적분기(21, 22, 23)의 입력으로 가해지도록한다. 상기 제5 루프적분기(24)의 출력을 상기 제4, 제3 및 제2 루프적분기(23, 22, 21)의 입력으로 스케일링하여 가해질 때, 각각의 신호는 제3, 제2 및 제1 루프적분기(22, 21, 20)의 출력신호와의 차를 형성하여 상기 제4, 제3 및 제2 루프적분기(23, 22, 21)에서 적분을 하게 된다.
본 발명에 의하면 전달함수의 영점을 주파수가 0인 주파수에 근접시켰기 때문에 선형성이 증가할 뿐만 아니라 궤환 루프와 입력 서밍(summing)부가 제거되므로 칩면적이 줄어들게 되며 신호잡음비(SNR)도 향상된다. 또한, 커패시터 비가 칩 면적의 크기를 좌우하는데 이 비(ratio)를 줄임으로써 향후 아날로그-디지탈 변환기(ADC)에 적용 가능할 뿐만아니라, 본 발명을 통해 데시멀(decimal)값을 바이너리 값으로 수정할 경우 디지탈-아날로그 변환기(DAC)에 적용되는 디지탈 노이즈 쉐이퍼(shaper)를 설계할 수 있으므로 18 비트 이상의 오디오 디지탈-아날로그 변환기(DAC) 개발에 유용하다.

Claims (18)

  1. 입력신호 X와 출력신호 Y를 갖는 5차 델타-시그마 변조기에 있어서,
    상기 출력신호 Y를 지연시켜 디지탈-아날로그 변환된 신호와 상기 입력신호 X와의 차를 처리하는 적분기 입력 제1 서밍부와; 상기 제1 서밍부의 값을 입력으로하는 제1 루프적분기와; 상기 제1 루프적분기의 출력을 입력으로하여 하기하는 제3 서밍부에 출력하는 제1 피드 포워드 계수부와; 상기 제1 루프적분기의 출력을 입력으로하는 제2 루프적분기와; 상기 제2 루프적분기의 출력을 입력으로하여 하기하는 제3 서밍부에 출력하는 제2 피드 포워드 계수부와; 상기 제2 루프적분기의 출력을 입력으로하는 제3 루프적분기와; 상기 제3 루프적분기의 출력을 입력으로하여 하기하는 제3 서밍부에 출력하는 제3 피드 포워드 계수부와; 상기 제3 루프적분기의 출력과 하기하는 제1 궤환계수부의 출력을 입력으로하는 적분기 입력 제2 서밍부와; 상기 제2 서밍부의 값을 입력으로하는 제4 루프적분기와; 상기 제4 루프적분기의 출력을 입력으로하여 하기하는 제3 서밍부에 출력하는 제4 피드 포워드 계수부와; 상기 제4 루프적분기의 출력을 입력으로하는 제5 루프적분기와; 상기 제5 루프적분기의 출력을 입력으로하여 하기하는 제3 서밍부에 출력하는 제5 피드 포워드 계수부와; 상기 제5 루프적분기의 출력을 입력으로하여 상기 제2 서밍부로 피드백하는 제1 궤환계수부와; 상기 제1 피드 포워드 계수부, 상기 제2 피드 포워드 계수부, 상기 제3 피드 포워드 계수부, 상기 제4 피드 포워드 계수부 및 상기 제5 피드 포워드 계수부의 출력을 입력으로하는 제3 서밍부와; 상기 제3 서밍부의 출력값을 입력으로하여 상기 출력신호 Y값을 출력하는 비교기와; 상기 비교기의 출력을 입력으로하는 지연기; 및 상기 지연기의 출력을 입력으로하여 상기 제1 서밍부에 출력하는 디지탈-아날로그 변환 궤환 계수부를 구비함을 특징으로하는 5차 델타-시그마 변조기.
  2. 제1항에 있어서, 상기 비교기는 상기 제3 서밍부를 거친 최종신호를 입력으로하여 2-레벨 이상을 갖는 양자화기로 디지탈 신호를 출력시키는 것을 특징으로하는 5차 델타-시그마 변조기.
  3. 제1항에 있어서,
    상기 디지탈-아날로그 변환 궤환 계수부는 1 이하의 계수를 갖고 시간 지연 시킨 상기 비교기의 디지탈 신호를 아날로그로 변환시키는 것을 특징으로하는 5차 델타-시그마 변조기.
  4. 제1항에 있어서, 상기 제1, 제2, 제3, 제4 및 제5 루프적분기는 루프 적분기를 종속연결 시킴으로써 관심있는 주파수 대역내의 양자화 잡음을 고주파 영역으로 노이즈 쉐이핑(shaping)할 수 있는 것을 특징으로하는 5차 델타-시그마 변조기.
  5. 제1항에 있어서, 상기 제1 루프적분기는 1의 계수를 갖고 입력신호와 디지탈-아날로그 변환된 신호의 차를 적분시키는 것을 특징으로하는 5차 델타-시그마 변조기.
  6. 제1항에 있어서, 상기 제1 피드 포워드 계수부는 상기 제1 루프 적분기의 출력을 1 보다 작은 계수 값으로 스케일링하여 상기 제3 서밍부를 통해 상기 비교기의 입력으로 가해 주는 것을 특징으로하는 5차 델타-시그마 변조기.
  7. 제1항에 있어서, 상기 제2 루프적분기의 계수는 1보다 작은 값을 갖는 것을 특징으로하는 5차 델타-시그마 변조기.
  8. 제1항에 있어서, 상기 제2 피드 포워드 계수부는 상기 제2 루프적분기의 출력을 1 보다 작은 계수 값으로 스케일링하여 상기 제3 서밍부를 통해 상기 비교기의 입력으로 가해 주는 것을 특징으로하는 5차 델타-시그마 변조기.
  9. 제1항에 있어서, 상기 제3 피드 포워드 계수부는 상기 제3 루프적분기의 출력을 1 보다 작은 계수 값으로 스케일링하여 상기 제3 서밍부를 통해 상기 비교기의 입력으로 가해 주는 것을 특징으로하는 5차 델타-시그마 변조기.
  10. 제1항에 있어서, 상기 제4 루프적분기는 상기 제3 루프적분기의 출력과, 상기 제5 루프적분기의 출력신호를 1보다 작은 계수 값으로 스케일링하여 피드백한 신호와의 차를 적분하는 것을 특징으로하는 5차 델타-시그마 변조기.
  11. 제1항에 있어서, 상기 제4 루프적분기의 계수는 1보다 작은 값을 갖는 것을 특징으로하는 5차 델타-시그마 변조기.
  12. 제1항에 있어서, 상기 제4 피드 포워드 계수부는 상기 제4 루프적분기의 출력을 1 보다 작은 계수 값으로 스케일링하여 상기 제3 서밍부를 통해 상기 비교기의 입력으로 가해 주는 것을 특징으로하는 5차 델타-시그마 변조기.
  13. 제1항에 있어서, 상기 제5 피드 포워드 계수부는 상기 제5 루프적분기의 출력을 1 보다 작은 계수 값으로 스케일링하여 상기 제3 서밍부를 통해 상기 비교기의 입력으로 가해 주는 것을 특징으로하는 5차 델타-시그마 변조기.
  14. 제1항에 있어서, 상기 루프적분기의 계수와 상기 궤환계수부와 상기 피드 포워드 계수부와 디지탈-아날로그 변환궤환계수부의 각계수를 디지탈-아날로그 변환기의 노이즈 쉐이퍼(shaper)에서는 바이너리 코드로 변환시켜서 사용하는 것을 특징으로하는 5차 델타-시그마 변조기.
  15. 제1항에 있어서, 상기 디지탈-아날로그 변환기의 노이즈 쉐이퍼(shaper)에서는 각각의 적분기가 각 출력신호를 출력하되 상기 출력신호를 시간 지연시켜 소정의 시간 후에 각 입력신호와 상기 시간 지연된 출력신호의 합을 출력시키는 것을 특징으로하는 5차 델타-시그마 변조기.
  16. 제1항에 있어서, 상기 제5 루프 적분기의 출력에서 상기 제4 루프적분기의 입력이외의 상기 제3 루프적분기의 입력과 상기 제2 루프적분기의 입력중 어느하나에로 스케일링하여 가해지는 것을 특징으로하는 5차 델타-시그마 변조기.
  17. 제1항에 있어서, 상기 최종 제5 루프 적분기의 출력을 1 보다 작은 계수 값으로 스케일링하여 동시에 각각 상기 제2, 제3 및 제4 루프적분기의 입력으로 가해지도록 하는 것을 특징으로하는 5차 델타-시그마 변조기.
  18. 제1항에 있어서, 상기 제5 루프적분기의 출력을 상기 제4, 제3 및 제2 루프적분기의 입력으로 스케일링하여 가해질 때, 각각의 신호는 제3, 제2 및 제1 루프적분기의 출력신호와의 차를 형성하여 상기 제4, 제3 및 제2 루프적분기에서 적분을 하게 되는 것을 특징으로하는 5차 델타-시그마 변조기.
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