JP2020088563A - Ａｄ変換装置及びそれを備えたミリ波レーダシステム - Google Patents

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Abstract

【課題】精度の高いＡＤ変換を実行することが可能なＡＤ変換装置及びそれを備えたミリ波レーダシステムを提供すること。【解決手段】ＭＡＳＨ型シグマデルタＡＤ変換装置１は、変調器ＳＤＭ１と、シグマデルタ型変調器ＳＤＭ１内の量子化器ＱＴ１において発生した量子化誤差Ｑ１とプローブ信号Ｘとを抽出した抽出信号のフィルタリングを行うアナログフィルタＦＬＴ１と、アナログフィルタＦＬＴ１の出力信号をＡＤ変換する低速ＡＤ変換器ＬＣ１と、シグマデルタ型変調器ＳＤＭ１の伝達関数を探索する適応フィルタＡＦ１と、変調器ＳＤＭ１の出力からアナログフィルタＦＬＴ１を介して低速ＡＤ変換器ＬＣ１にかけての伝達関数を探索する適応フィルタＡＦ２と、適応フィルタＡＦ１，ＡＦ２による探索結果を用いて、量子化器ＱＴ１の出力信号に含まれる量子化誤差Ｑ１及びプローブ信号Ｘをキャンセルするノイズキャンセル回路ＮＣＵ１と、を備える。【選択図】図２

Description

本発明は、ＡＤ変換装置及びそれを備えたミリ波レーダシステムに関し、例えば、精度の高いＡＤ変換を実行するのに適したＡＤ変換装置及びそれを備えたミリ波レーダシステムに関する。
特許文献１には、キャリブレーションフィルタのフィルタ係数を探索するキャリブレーション回路を備えたＡＤ変換回路が開示されている。このキャリブレーション回路は、ＡＤ変換回路のスタートアップ期間において、疑似ランダム信号をＡＤ変換回路に供給しながら、ＡＤ変換器の最終出力を観測することによってフィルタ係数を探索している。
非特許文献１には、アナログループフィルタの時定数がデジタルノイズキャンセルフィルタの時定数と一致するようにキャリブレーションを行うキャリブレーション回路を備えたΔΣ変調器が開示されている。具体的には、このキャリブレーション回路は、２値パルスを量子化器に注入しながら、ΔΣ変調器の最終出力における残留電力をゼロにするためのアナログループフィルタの時定数をＬＭＳ（Least Mean Square）アルゴリズムを用いて探索している。
米国特許第６９７０１２０号明細書
Yun-Shiang Shu et al., "LMS-Based Noise Leakage Calibration of Cascaded Continuous-Time ΔΣ Modulators", IEEE JSSC, 2010, Vol.45, p.368-379
例えば、車載用途のミリ波レーダシステム等では、高分解能、広信号帯域及びロバストなＡＤ変換装置が必要とされる。このような要求を満たすＡＤ変換装置として、ＭＡＳＨ（Multi stAge Noise SHaping）型のシグマデルタ（ΣΔ）ＡＤ変換装置（デルタシグマ（ΔΣ）ＡＤ変換装置とも呼ばれる）が知られている。ただし、ＭＡＳＨ型のΣΔＡＤ変換装置では、アナログ回路に特性ばらつきが生じると、高分解能化等が図れなくなる。そこで、例えば、特許文献１や非特許文献１のような方式を用いてキャリブレーションを行うことが考えられる。しかし、特許文献１や非特許文献１のような方式では、キャリブレーションが不十分であるため、精度の高いＡＤ変換を実行することができない、という問題があった。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態によれば、ＭＡＳＨ型かつシグマデルタ型のＡＤ変換装置は、プローブ信号を生成するプローブ信号生成回路と、アナログ回路によって構成された第１アナログ積分器と、前記第１アナログ積分器の出力信号と前記プローブ信号との加算信号を量子化する第１量子化器と、を有する第１変調器と、前記第１量子化器において発生した量子化誤差と、前記プローブ信号と、を抽出した抽出信号のフィルタリングを行うアナログフィルタと、前記アナログフィルタの出力信号をＡＤ変換する、前記第１変調器よりも動作周波数の低い第１ＡＤ変換器と、前記プローブ信号に応じた前記第１量子化器の出力信号を観測することによって前記第１変調器の伝達関数である第１伝達関数を探索する第１適応フィルタと、前記プローブ信号に応じた前記第１ＡＤ変換器の出力信号を観測することによって、前記第１変調器の出力から前記アナログフィルタを介して前記第１ＡＤ変換器にかけての伝達関数である第２伝達関数を探索する第２適応フィルタと、前記第１適応フィルタによる探索結果と、前記第２適応フィルタによる探索結果と、を用いて、前記第１量子化器の出力信号を、当該第１量子化器の出力信号に含まれる前記量子化誤差及び前記プローブ信号をキャンセルしたうえで出力する、ノイズキャンセル回路と、を備える。
また、他の実施の形態によれば、ミリ波レーダシステムは、送信波を空中に放射する送信アンテナと、前記送信波に対する対象物からの反射波を受信する複数の受信アンテナと、前記複数の受信アンテナによって受信された前記反射波を、前記送信波を用いてダウンコンバートすることにより複数のビート信号を生成する高周波ユニットと、前記複数のビート信号のフィルタリングを行うロウパスフィルタと、前記ロウパスフィルタによってフィルタリングが行われた前記複数のビート信号を処理するベースバンドユニットと、を備え、前記ベースバンドユニットは、前記ロウパスフィルタによってフィルタリングが行われた前記複数のビート信号をそれぞれＡＤ変換する複数のＡＤ変換装置を備え、各前記ＡＤ変換装置は、ＭＡＳＨ型かつシグマデルタ型のＡＤ変換装置であって、プローブ信号を生成するプローブ信号生成回路と、アナログ回路によって構成された第１アナログ積分器と、前記第１アナログ積分器の出力信号と前記プローブ信号との加算信号を量子化する第１量子化器と、を有する第１変調器と、前記第１量子化器において発生した量子化誤差と、前記プローブ信号と、を抽出した抽出信号のフィルタリングを行うアナログフィルタと、前記アナログフィルタの出力信号をＡＤ変換する、前記第１変調器よりも動作周波数の低い第１ＡＤ変換器と、前記プローブ信号に応じた前記第１量子化器の出力信号を観測することによって前記第１変調器の伝達関数である第１伝達関数を探索する第１適応フィルタと、前記プローブ信号に応じた前記第１ＡＤ変換器の出力信号を観測することによって、前記第１変調器の出力から前記アナログフィルタを介して前記第１ＡＤ変換器にかけての伝達関数である第２伝達関数を探索する第２適応フィルタと、前記第１適応フィルタによる探索結果と、前記第２適応フィルタによる探索結果と、を用いて、前記第１量子化器の出力信号を、当該第１量子化器の出力信号に含まれる前記量子化誤差及び前記プローブ信号をキャンセルしたうえで出力する、ノイズキャンセル回路と、を有する。
前記一実施の形態によれば、精度の高いＡＤ変換を実行することが可能なＡＤ変換装置及びそれを備えたミリ波レーダシステムを提供することができる。
実施の形態１に係るミリ波レーダシステムの主要部の構成例を示す概略図である。 実施の形態１に係るＭＡＳＨ型シグマデルタＡＤ変換装置の主要部の構成例を示すブロック図である。 図２に示すＭＡＳＨ型シグマデルタＡＤ変換装置に設けられたアナログ積分器ユニットの構成例を示す図である。 図３に示すアナログ積分器ユニットに設けられたアナログ積分器の第１の構成例を示す図である。 図３に示すアナログ積分器ユニットに設けられたアナログ積分器の第２の構成例を示す図である。 図３に示すアナログ積分器ユニットに設けられたアナログ積分器の第３の構成例を示す図である。 図２に示すＭＡＳＨ型シグマデルタＡＤ変換装置に設けられたアナログ加減算器の構成例を示す図である。 図２に示すＭＡＳＨ型シグマデルタＡＤ変換装置に設けられたアナログフィルタの第１の構成例を示す図である。 図２に示すＭＡＳＨ型シグマデルタＡＤ変換装置に設けられたアナログフィルタの第２の構成例を示す図である。 図２に示すＭＡＳＨ型シグマデルタＡＤ変換装置に設けられたアナログフィルタの第３の構成例を示す図である。 図１０に示すアナログフィルタの動作を示すタイミングチャートである。 図２に示すＭＡＳＨ型シグマデルタＡＤ変換装置に設けられたアナログフィルタの第４の構成例を示す図である。 図１２に示すアナログフィルタの動作を示すタイミングチャートである。 図２に示すＭＡＳＨ型シグマデルタＡＤ変換装置に設けられた一方の適応フィルタの動作を説明するための図である。 図２に示すＭＡＳＨ型シグマデルタＡＤ変換装置に設けられた他方の適応フィルタの動作を説明するための図である。 図２に示すＭＡＳＨ型シグマデルタＡＤ変換装置の変形例を示す図である。 図１６に示すＭＡＳＨ型シグマデルタＡＤ変換装置に設けられたアナログフィルタを構成する各容量素子の構成例を示す図である。 実施の形態２に係るＭＡＳＨ型シグマデルタＡＤ変換装置の主要部の構成例を示すブロック図である。 図１８に示すＭＡＳＨ型シグマデルタＡＤ変換装置に設けられた低速ＡＤ変換器の構成例を示す図である。 図１９に示す低速ＡＤ変換器の動作を示すタイミングチャートである。 図１９に示す低速ＡＤ変換器を構成する４個の逐次比較型ＡＤ変換器の動作を説明するための図である 実施の形態３に係るＭＡＳＨ型シグマデルタＡＤ変換装置の主要部の構成例を示すブロック図である。 図２２に示すＭＡＳＨ型シグマデルタＡＤ変換装置のシグマデルタ型変調器に設けられた量子化器の具体的な構成例を示す図である。 図２３に示す量子化器である逐次比較型ＡＤ変換器の動作を示すタイミングチャートである。 実施の形態４に係るＭＡＳＨ型シグマデルタＡＤ変換装置の主要部の構成例を示すブロック図である。 実施の形態５に係るＭＡＳＨ型シグマデルタＡＤ変換装置の構成例を示すブロック図である。 ＭＡＳＨ型シグマデルタＡＤ変換装置の基本構成例を示すブロック図である。 図２７に示すＭＡＳＨ型シグマデルタＡＤ変換装置の問題点の一例を示す図である。 比較例に係るＭＡＳＨ型シグマデルタＡＤ変換装置の主要部の構成例を示すブロック図である。
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ（Central Processing Unit）、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
また、上述したプログラムは、様々なタイプの非一時的なコンピュータ可読媒体を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ−ＲＯＭ（Read Only Memory）、ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Programmable ROM）、ＥＰＲＯＭ（Erasable PROM）、フラッシュＲＯＭ、ＲＡＭ（Random Access Memory））を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。
＜実施の形態１＞
≪ミリ波レーダシステムの概略≫
図１は、実施の形態１に係るミリ波レーダシステムＳＹＳ１の主要部の構成例を示す概略図である。図１に示すように、ミリ波レーダシステムＳＹＳ１は、ベースバンドユニットＢＢＵと、高周波ユニットＲＦＵと、ロウパスフィルタＬＰＦと、送信アンテナＡＮＴｔと、ｎ個（ｎは１以上の整数）の受信アンテナＡＮＴｒ＿１〜ＡＮＴｒ＿ｎと、を備える。
高周波ユニットＲＦＵは、高周波帯域での各種信号処理を行うユニットであって、送信回路として、変調器ＭＯＤ、発振器ＯＳＣ及びパワーアンプＰＡを備え、受信回路として、ｎ個のミキサＭＩＸ＿１〜ＭＩＸ＿ｎ及びｎ個のアンプＩＡ＿１〜ＩＡ＿ｎを備える。
ベースバンドユニットＢＢＵは、例えば、マイクロコントローラ等の１個の半導体チップによって構成され、ベースバンドでの各種信号処理を行う。ベースバンドユニットＢＢＵは、ｎ個のＡＤ変換器ＡＤＣ＿１〜ＡＤＣ＿ｎと、ＣＰＵ１１と、ＲＡＭ１２と、ＤＡ変換器１３と、フラッシュメモリ等の不揮発性メモリ（ＮＶＭ（Non Volatile memory））１４と、を備える。
変調器ＭＯＤ及び発振器ＯＳＣは、ベースバンドユニットＢＢＵから出力されたベースバンド信号から、周波数変調された送信波（ＦＭ−ＣＷ方式の送信波）、又は、周波数が異なる２個の送信波（２周波ＣＷ方式の送信波）等を生成する。当該送信波は、例えば、６０ＧＨｚ帯や７６ＧＨｚ帯といった周波数を有し、パワーアンプＰＡを介して送信アンテナＡＮＴｔから空中に放射される。
送信アンテナＡＮＴｔから空中に放射された送信波は、対象物で反射されたのち、ｎ個の受信アンテナＡＮＴｒ＿１〜ＡＮＴｒ＿ｎによって受信される。ｎ個のミキサＭＩＸ＿１〜ＭＩＸ＿ｎは、それぞれ、受信アンテナＡＮＴｒ＿１〜ＡＮＴｒ＿ｎによって受信された受信波（反射波）を、発振器ＯＳＣからの送信波を用いてダウンコンバートすることによってｎ個のビート信号を出力する。このｎ個のビート信号は、ロウパスフィルタ（アンチエイリアシングフィルタ）ＬＰＦを介してベースバンドユニットＢＢＵのｎ個のＡＤ変換器ＡＤＣ＿１〜ＡＤＣ＿ｎにそれぞれ入力される。
ベースバンドユニットＢＢＵにおいて、ｎ個のＡＤ変換器ＡＤＣ＿１〜ＡＤＣ＿ｎは、何れもＭＡＳＨ型かつシグマデルタ（ΣΔ）型の構成を有し、それぞれ、ロウパスフィルタＬＰＦからのｎ個のビート信号をデジタル信号に変換する。ベースバンドユニットＢＢＵは、ＡＤ変換器ＡＤＣ＿１〜ＡＤＣ＿ｎのから出力されたデジタル信号を、ＣＰＵ１１等を用いて処理することにより、対象物との距離や相対速度等を検出する。
上述のミリ波レーダシステムＳＹＳ１は、自動者及び医療装置等の分野はもちろんのこと、それ以外の様々な分野で用いられている。ここで、ｎ個のＡＤ変換器ＡＤＣ＿１〜ＡＤＣ＿ｎは、ミリ波レーダシステムＳＹＳ１のレーダ性能を向上させるため、高分解能（つまり、広ダイナミックレンジ）かつ広信号帯域であることが求められる。このような要求を満たすＡＤ変換器として、シグマデルタＡＤ変換器（シグマデルタＡＤ変換装置）が知られている。
シグマデルタＡＤ変換器は、オーバーサンプリングを行う動作原理上、サンプリングレート（サンプリング周波数）が高い。そのため、ミリ波レーダシステムＳＹＳ１に設けられた各ＡＤ変換器ＡＤＣ＿１〜ＡＤＣ＿ｎにシグマデルタＡＤ変換器が採用された場合、ロウパスフィルタ（アンチエイリアシングフィルタ）ＬＰＦの仕様を緩和することが可能となり、ナイキスト型ＡＤ変換器（例えば、パイプライン型、逐次比較型、フラッシュ型など）を用いる場合と比べて有益となり得る。また、シグマデルタＡＤ変換器は、離散時間型（例えば、スイッチトキャパシタ型）の積分器や、連続時間型（例えばＲＣ型）の積分器を用いて構成される。例えば、シグマデルタＡＤ変換器が連続時間型の積分器を用いて構成されている場合、ロウパスフィルタＬＰＦの仕様を更に緩和することできるため、シグマデルタＡＤ変換器の広信号帯域化が容易になる場合がある。
≪ＭＡＳＨ型シグマデルタＡＤ変換装置の概略及び問題点≫
まず、ＭＡＳＨ型シグマデルタＡＤ変換装置の基本構成について説明する。
図２７は、ＭＡＳＨ型シグマデルタＡＤ変換装置５０の基本構成を示すブロック図である。図２７に示すように、ＭＡＳＨ型シグマデルタＡＤ変換装置５０は、外部から入力されたアナログ信号である外部入力信号ＳＩをデジタル信号に変換して外部出力信号ＳＯとして出力する。
ＭＡＳＨ型シグマデルタＡＤ変換装置５０は、複数段（ここでは２段）の変調器（シグマデルタ型変調器）ＳＤＭ５１，ＳＤＭ５２と、ノイズキャンセル回路ＮＣＵ５１と、を備える。
１段目の変調器ＳＤＭ５１は、アナログ加減算器ＡＳ１１と、アナログ積分器ユニットＩＮＴＵ１と、量子化器ＱＴ１と、ＤＡ変換回路ＤＡＣ１１，ＤＡＣ１２と、を備える。
量子化器ＱＴ１は、アナログ回路によって構成されるアナログ積分器ユニットＩＮＴＵ１の出力信号を量子化する。ＤＡ変換回路ＤＡＣ１１，ＤＡＣ１２は、何れも、量子化器ＱＴ１の出力信号をアナログ信号に変換する。アナログ加減算器ＡＳ１１は、外部入力信号ＳＩとＤＡ変換回路ＤＡＣ１１の出力信号との差分信号をアナログ積分器ユニットＩＮＴＵ１へ出力する。ここで、量子化器ＱＴ１では、量子化器ＱＴ１において加算されるような形で量子化誤差Ｑ１が生じる。当該量子化誤差Ｑ１は、ＤＡ変換回路ＤＡＣ１２の出力信号とアナログ積分器ユニットＩＮＴＵ１の出力信号との差分信号によって抽出することができる。
２段目の変調器ＳＤＭ５２は、アナログ加減算器ＡＳ２１と、アナログ積分器ユニットＩＮＴＵ２と、量子化器ＱＴ２と、ＤＡ変換回路ＤＡＣ２１と、を備える。量子化器ＱＴ２は、アナログ回路によって構成されるアナログ積分器ユニットＩＮＴＵ２の出力信号を量子化する。なお、量子化器ＱＴ２でも、量子化器ＱＴ１の場合と同様に量子化誤差Ｑ２が生じる。ＤＡ変換回路ＤＡＣ２１は、量子化器ＱＴ２の出力信号をアナログ信号に変換する。アナログ加減算器ＡＳ２１は、前述した変調器ＳＤＭ５１において発生した量子化誤差Ｑ１の抽出信号と、ＤＡ変換回路ＤＡＣ２１の出力信号と、の差分信号をアナログ積分器ユニットＩＮＴＵ２へ出力する。
ノイズキャンセル回路ＮＣＵ５１は、ノイズキャンセルフィルタＮＣＦ５１，ＮＣＦ５２と、デジタル加減算器ＤＡＳ３１と、を備える。ノイズキャンセルフィルタＮＣＦ５１は、量子化器ＱＴ１の出力信号Ｓ１１が入力されるデジタルフィルタである。ノイズキャンセルフィルタＮＣＦ５２は、量子化器ＱＴ２の出力信号Ｓ２１が入力されるデジタルフィルタである。デジタルフィルタとは、例えば、複数のタップ係数によって所望のフィルタ特性を実現するＦＩＲ（Finite Impulse Response）フィルタや、ＩＩＲ（Infinite Impulse Response）フィルタ等のことである。デジタル加減算器ＤＡＳ３１は、ノイズキャンセルフィルタＮＣＦ５１の出力信号Ｓ１２とノイズキャンセルフィルタＮＣＦ５２の出力信号Ｓ２２との差分（ここでは“Ｓ１２−Ｓ２２”）を算出し、外部出力信号ＳＯを出力する。
以下では、伝達関数Ｈ１Ａ（ｆ）を、“量子化誤差Ｑ１の印加点から変調器ＳＤＭ５１（量子化器ＱＴ１）の出力信号Ｓ１１までの伝達関数”と定義する。図２７の例では、伝達関数Ｈ１Ａ（ｆ）は、変調器ＳＤＭ５１の雑音伝達関数（ＮＴＦ：Noise Transfer Function）と一致する。また、伝達関数Ｈ２Ａ（ｆ）を、“量子化誤差Ｑ１の印加点から変調器ＳＤＭ５２（量子化器ＱＴ２）の出力信号Ｓ２１までの伝達関数”と定義する。図２７の例では、伝達関数Ｈ２Ａ（ｆ）は、変調器ＳＤＭ５２の信号伝達関数（ＳＴＦ：Signal Transfer Function）と一致する。
変調器ＳＤＭ５１の出力信号Ｓ１１は、“Ｈ１Ａ（ｆ）・Ｑ１＋ＳＴＦ１・ＳＩ”と表される。但し、ＳＴＦ１は、変調器ＳＤＭ５１の信号伝達関数であるものとする。また、変調器ＳＤＭ５２の出力信号Ｓ２１は、“Ｈ２Ａ（ｆ）・Ｑ１＋ＮＴＦ２・Ｑ２”と表される。但し、ＮＴＦ２は、変調器ＳＤＭ５２の雑音伝達関数であるものとする。
ここで、ノイズキャンセルフィルタＮＣＦ５１の伝達関数Ｈ２Ｄ（ｆ）は、予め伝達関数Ｈ２Ａ（ｆ）に設定される。また、ノイズキャンセルフィルタＮＣＦ５２の伝達関数Ｈ１Ｄ（ｆ）は、予め伝達関数Ｈ１Ａ（ｆ）に設定される。それにより、ノイズキャンセルフィルタＮＣＦ５１の出力信号Ｓ１２は、“Ｈ１Ａ（ｆ）・Ｈ２Ａ（ｆ）・Ｑ１＋ＳＴＦ１・Ｈ２Ａ（ｆ）・ＳＩ”と表すことができる。また、ノイズキャンセルフィルタＮＣＦ５２の出力信号Ｓ２２は、“Ｈ２Ａ（ｆ）・Ｈ１Ａ（ｆ）・Ｑ１＋ＮＴＦ２・Ｈ１Ａ（ｆ）・Ｑ２”と表すことができる。
その結果、外部入力信号ＳＩの信号成分は、“ＳＴＦ１・Ｈ２Ａ（ｆ）”の次数分（即ち、アナログ積分器ユニットＩＮＴＵ１，ＩＮＴＵ２のトータル積分次数分）だけ遅延して、外部出力信号ＳＯとして出力される。また、量子化誤差Ｑ１は、キャンセルされる。さらに、量子化誤差Ｑ２は、“ＮＴＦ２・Ｈ１Ａ（ｆ）”の次数分（トータル積分次数分）のノイズシェーピングによって低減される。
例えば、図１に示すミリ波レーダシステムＳＹＳ１では、高周波成分の入力ノイズが生じる場合がある。しかしながら、ミリ波レーダシステムＳＹＳ１に設けられた各ＡＤ変換器ＡＤＣ＿１〜ＡＤＣ＿ｎにＭＡＳＨ型シグマデルタＡＤ変換装置５０が採用された場合には、非ＭＡＳＨ型（単一ループ型）シグマデルタＡＤ変換器が採用される場合と比較して、外部入力信号ＳＩ中に高周波成分が含まれていても安定に動作することが可能である。
即ち、一般的に、シグマデルタＡＤ変換器を高分解能化するには、積分器の次数を増やす必要がある。ここで、ＭＡＳＨ型シグマデルタＡＤ変換装置５０を４次の積分器を用いて構成するためには、アナログ積分器ユニットＩＮＴＵ１，ＩＮＴＵ２のそれぞれを２次の積分器を用いて構成すればよい。それに対し、非ＭＡＳＨ型シグマデルタＡＤ変換装置では、単一ループ内に４次の積分器が必要になるため、外部入力信号ＳＩに高周波成分が含まれる場合にはループ動作が不安定になり易い。
例えば、４次のＭＡＳＨ型シグマデルタＡＤ変換装置５０を用いた場合、量子化誤差Ｑ２は、４次分のノイズシェーピングによって十分に無視できるレベルまで低減される。したがって、ＭＡＳＨ型シグマデルタＡＤ変換装置５０では、量子化誤差Ｑ１をキャンセルできる限り、高分解能化等が図れる。ただし、量子化誤差Ｑ１のキャンセルが不十分な場合、残留する量子化誤差Ｑ１により、分解能が低下してしまう。
図２８は、図２７に示すＭＡＳＨ型シグマデルタＡＤ変換装置の問題点の一例を示す図である。図２８に示すように、実際のアナログ積分器ユニットＩＮＴＵ１，ＩＮＴＵ２では、ある理想状態を基準として各種特性ばらつきが生じ得る。特性ばらつきの要因として、連続時間型の積分器の場合、ＲＣ（抵抗・コンデンサ）素子の製造ばらつき、オペアンプの利得不足、帯域不足等が挙げられる。
それにより、変調器ＳＤＭ５１の出力信号Ｓ１１における“Ｈ１Ａ（ｆ）・Ｑ１”は、図２８のように、実際には、“Ｈ１Ａ＿Ｒ（ｆ）・Ｑ１”となる。但し、伝達関数Ｈ１Ａ＿Ｒ（ｆ）は、理想的な伝達関数Ｈ１Ａ（ｆ）に対する実際の伝達関数である。同様に、変調器ＳＤＭ５２の出力信号Ｓ２１における“Ｈ２Ａ（ｆ）・Ｑ１”は、実際には、図２８のように、“Ｈ２Ａ＿Ｒ（ｆ）・Ｑ１”となる。但し、伝達関数Ｈ２Ａ＿Ｒ（ｆ）は、理想的な伝達関数Ｈ２Ａ（ｆ）に対する実際の伝達関数である。それに対し、ノイズキャンセルフィルタＮＣＦ５１，ＮＣＦ５２のそれぞれの伝達関数Ｈ２Ｄ（ｆ），Ｈ１Ｄ（ｆ）は、予め設定された理想的な伝達関数Ｈ２Ａ（ｆ），Ｈ１Ａ（ｆ）である。それにより、量子化誤差Ｑ１のキャンセルが不十分となるため、外部出力信号ＳＯには量子化誤差Ｑ１が残留してしまう。
このような問題に対する解決策として、まず、発明者らは図２９に示すＭＡＳＨ型シグマデルタＡＤ変換装置６０を検討した。
≪比較例に係るＭＡＳＨ型シグマデルタＡＤ変換装置の概略及び問題点≫
図２９は、比較例に係るＭＡＳＨ型シグマデルタＡＤ変換装置６０の主要部の構成例を示すブロック図である。
図２９に示すＭＡＳＨ型シグマデルタＡＤ変換装置６０は、図２７に示すＭＡＳＨ型シグマデルタＡＤ変換装置５０の場合と比較して、シグマデルタ型変調器ＳＤＭ５１に設けられたアナログ積分器ユニットＩＮＴＵ１の代わりに可変回路パラメータを含むアナログ積分器ユニットＩＮＴＵ１ａを備えるとともに、キャリブレーション回路ＣＡＬ５１をさらに備える。ＭＡＳＨ型シグマデルタＡＤ変換装置６０のその他の構成については、ＭＡＳＨ型シグマデルタＡＤ変換装置５０の場合と同様であるため、その説明を省略する。
まず、第１の解決策として、実際の伝達関数Ｈ１Ａ＿Ｒ（ｆ），Ｈ２Ａ＿Ｒ（ｆ）を調整して、理想状態の伝達関数Ｈ１Ａ（ｆ），Ｈ２Ａ（ｆ）に近づけることが考えられる（図中の方式Ａ）。具体的には、キャリブレーション回路ＣＡＬ５１は、例えば、所定のキャリブレーション期間において、外部出力信号ＳＯに残留する量子化誤差Ｑ１を観測しながら、それが最小となるように、アナログ積分器ユニットＩＮＴＵ１ａ内の回路パラメータ（具体的には、ＲＣの時定数）を調整する。それにより、実際の伝達関数Ｈ１Ａ＿Ｒ（ｆ）を理想状態の伝達関数Ｈ１Ａ（ｆ）に近づけることができる。
しかしながら、第１の解決策（方式Ａ）では、アナログ積分器ユニットＩＮＴＵ１ａに設けられたオペアンプの特性ばらつきが調整されないため、依然として、外部出力信号ＳＯに残留する量子化誤差Ｑ１を十分に抑制することができない。なお、アナログ積分器ユニットＩＮＴＵ１だけでなくアナログ積分器ユニットＩＮＴＵ２の回路パラメータを調整することも考えられる。しかしながら、外部出力信号ＳＯに残留する量子化誤差Ｑ１、という１個の観測結果から、複数のアナログ積分器ユニットＩＮＴＵ１，ＩＮＴＵ２を調整する場合、調整処理が複雑化し、調整精度の低下が生じる恐れや、場合によっては、解を得ること自体が困難となる恐れがある。
次に、第２の解決策として、ノイズキャンセルフィルタＮＣＦ５１，ＮＣＦ５２の一方（ここではＮＣＦ５１）を固定し、他方（ＮＣＦ５２）を調整することが考えられる（図中の方式Ｂ）。具体的には、キャリブレーション回路ＣＡＬ５１は、例えば、所定のキャリブレーション期間において、外部出力信号ＳＯに残留する量子化誤差Ｑ１を観測しながら、それが最小となるように、ノイズキャンセルフィルタＮＣＦ５２のタップ係数を調整する。
しかしながら、第２の解決策（方式Ｂ）の場合、ノイズキャンセルフィルタＮＣＦ５１，ＮＣＦ５２の一方のみの調整となるため、依然として、外部出力信号ＳＯに残留する量子化誤差Ｑ１を十分に抑制することができない。なお、ノイズキャンセルフィルタＮＣＦ５１，ＮＣＦ５２の両方のタップ係数を調整することも考えられる。しかしながら、外部出力信号ＳＯに残留する量子化誤差Ｑ１、という１個の観測結果から、２個のノイズキャンセルフィルタＮＣＦ５１，ＮＣＦ５２を調整する場合、調整処理が複雑化し、調整精度の低下が生じる恐れや、場合によっては、解を得ること自体が困難となる恐れがある。
そこで、発明者らは、外部出力信号ＳＯに残留する量子化誤差Ｑ１を効果的に抑制することにより、精度の高いＡＤ変換を実行することが可能な、実施の形態１に係るＭＡＳＨ型シグマデルタＡＤ変換装置１を見出した。
≪実施の形態１に係るＭＡＳＨ型シグマデルタＡＤ変換装置の概略≫
図２は、実施の形態１に係るＭＡＳＨ型シグマデルタＡＤ変換装置１の主要部の構成例を示すブロック図である。
図２に示すように、ＭＡＳＨ型シグマデルタＡＤ変換装置１は、変調器（シグマデルタ型変調器）ＳＤＭ１と、アナログ加減算器ＡＳ２１と、アナログフィルタＦＬＴ１と、低速ＡＤ変換器（第１ＡＤ変換器）ＬＣ１と、ノイズキャンセル回路ＮＣＵ１と、キャリブレーション回路ＣＡＬ１と、を備える。
キャリブレーション回路ＣＡＬ１は、プローブ信号生成回路ＸＧと、複数（ここでは２個）の適応フィルタＡＦ１，ＡＦ２と、複数（ここでは２個）のデジタル加減算器ＤＡＳ４１，ＤＡＳ４２と、を備える。
変調器ＳＤＭ１は、変調器ＳＤＭ５１の場合と同様に、アナログ加減算器ＡＳ１１と、アナログ積分器ユニットＩＮＴＵ１と、量子化器ＱＴ１と、ＤＡ変換回路ＤＡＣ１１，ＤＡＣ１２と、を備える。変調器ＳＤＭ１は、さらに、アナログ加減算器ＡＳ１２と、ＤＡ変換回路ＤＡＣ１３と、を備える。
ＤＡ変換回路ＤＡＣ１３は、後述するプローブ信号生成回路ＸＧによって生成されたプローブ信号Ｘをアナログ信号に変換して出力する。アナログ加減算器ＡＳ１２は、アナログ積分器ユニットＩＮＴＵ１の出力信号に、ＤＡ変換回路ＤＡＣ１３の出力信号（プローブ信号Ｘ成分）を加算して、量子化器ＱＴ１に出力する。変調器ＳＤＭ１のその他の構成については、変調器ＳＤＭ５１の場合と同様であるため、その説明を省略する。
アナログ加減算器ＡＳ２１は、変調器ＳＤＭ１の出力信号（ＤＡ変換回路ＤＡＣ１２の出力信号）からアナログ積分器ユニットＩＮＴＵ１の出力信号を減算することにより、プローブ信号Ｘ成分、及び、変調器ＳＤＭ５１において発生した量子化誤差Ｑ１、を抽出して出力する。
アナログフィルタＦＬＴ１は、所謂ロウパスフィルタ（アンチエイリアシングフィルタ）であって、アナログ加減算器ＡＳ２１の出力信号に含まれる周波数成分のうち、高周波成分を抑圧して低周波成分を通過させる。それにより、アナログフィルタＦＬＴ１の後段に設けられた低速ＡＤ変換器ＬＣ１は、アナログフィルタＦＬＴ１を用いない場合と比較して、低いサンプリング周波数でも折り返しノイズを抑制することができる。
低速ＡＤ変換器ＬＣ１は、ナイキスト型のＡＤ変換器であって、初段の変調器ＳＤＭ１のサンプリング周波数（クロック周波数、動作周波数）ｆｓのＭ分の１（Ｍは２以上の整数）のサンプリング周波数ｆｓ／Ｍで、アナログフィルタＦＬＴ１の出力信号をデジタル信号に変換して、出力信号Ｓ２１として出力する。
ここで、ＭＡＳＨ型シグマデルタＡＤ変換装置１は、ＭＡＳＨ型シグマデルタＡＤ変換装置６０の場合と比較して、シグマデルタ型変調器ＳＤＭ５２を備える代わりに、アナログ加減算器ＡＳ２１、アナログフィルタＦＬＴ１及び低速ＡＤ変換器ＬＣ１を備える。それにより、ＭＡＳＨ型シグマデルタＡＤ変換装置１は、高速なアナログ積分器ユニットＩＮＴＵ２、量子化器ＱＴ２及びＤＡ変換回路ＤＡＣ２１を備える必要がなくなるため、消費電力を低減することができる。
プローブ信号生成回路ＸＧは、プローブ信号Ｘを生成する。プローブ信号Ｘは、例えば、疑似ランダム信号であり、望ましくは、１ビット（２値）の疑似ランダム信号である。プローブ信号Ｘは、変調器ＳＤＭ１のＤＡ変換回路ＤＡＣ１３によってアナログ信号に変換されたのち、アナログ加減算器ＡＳ１２を介して、量子化器ＱＴ１に入力される。また、プローブ信号Ｘは、デジタル信号として、適応フィルタＡＦ１，ＡＦ２にも入力される。
適応フィルタＡＦ１は、プローブ信号Ｘに応じた変調器ＳＤＭ１（量子化器ＱＴ１）の出力信号Ｓ１１を観測することにより、変調器ＳＤＭ１の実際の伝達関数を探索する。具体的には、デジタル加減算器ＤＡＳ４１は、プローブ信号Ｘに応じた変調器ＳＤＭ１（量子化器ＱＴ１）の出力信号Ｓ１１と、適応フィルタＡＦ１の出力信号Ｓ１３との誤差を算出し、その算出結果を誤差信号Ｅ１として出力する。適応フィルタＡＦ１は、プローブ信号Ｘと当該誤差信号Ｅ１とに基づいて、ＬＭＳアルゴリズムを用いて自身のフィルタ係数（タップ係数）を探索する。
ここで、プローブ信号Ｘの注入箇所と量子化誤差Ｑ１の印加点とが実質的に等しいことから、出力信号Ｓ１１は、量子化誤差Ｑ１の実際の伝達関数Ｈ１Ａ＿Ｒ（ｆ）を用いて表された“Ｈ１Ａ＿Ｒ（ｆ）・Ｘ”の成分を含む。一方、出力信号Ｓ１３は、“Ｈ１Ｄ（ｆ）・Ｘ”と表される。
なお、出力信号Ｓ１１には、図２７の説明で述べたように、厳密には、量子化誤差Ｑ１の成分や、外部入力信号ＳＩの成分も含まれている。ただし、量子化誤差Ｑ１や外部入力信号ＳＩの成分は、デジタル加減算器ＤＡＳ４１を介した適応フィルタＡＦ１への入力信号という観点では無視することができる。適応フィルタＡＦ１は、出力信号Ｓ１１と出力信号Ｓ１３との誤差を最小にするタップ係数を探索する。その結果、適応フィルタＡＦ１の伝達関数Ｈ１Ｄ（ｆ）は、伝達関数Ｈ１Ａ＿Ｒ（ｆ）に収束する。
適応フィルタＡＦ２は、プローブ信号Ｘに応じた低速ＡＤ変換器ＬＣ１の出力信号Ｓ２１を観測することにより、アナログ加減算器ＡＳ２１からアナログフィルタＦＬＴ１を介して低速ＡＤ変換器ＬＣ１にかけての実際の伝達関数を探索する。具体的には、デジタル加減算器ＤＡＳ４２は、プローブ信号Ｘに応じた低速ＡＤ変換器ＬＣ１の出力信号Ｓ２１と、適応フィルタＡＦ２の出力信号Ｓ２３との誤差を算出し、その算出結果を誤差信号Ｅ２として出力する。適応フィルタＡＦ２は、プローブ信号Ｘと当該誤差信号Ｅ２とに基づいて、ＬＭＳアルゴリズムを用いて自身のフィルタ係数（タップ係数）を探索する。
ここで、プローブ信号Ｘの注入箇所と量子化誤差Ｑ１の印加点が実質的に等しいことから、出力信号Ｓ２１は、量子化誤差Ｑ１の実際の伝達関数Ｈ２Ａ＿Ｒ（ｆ）を用いて表された“Ｈ２Ａ＿Ｒ（ｆ）・Ｘ”の成分を含む。一方、出力信号Ｓ２３は、“Ｈ２Ｄ（ｆ）・Ｘ”と表される。
なお、出力信号Ｓ２１には、厳密には、量子化誤差Ｑ１の成分も含まれている。ただし、量子化誤差Ｑ１の成分は、デジタル加減算器ＤＡＳ４２を介した適応フィルタＡＦ２への入力信号という観点では無視することができる。適応フィルタＡＦ２は、この出力信号Ｓ２１と出力信号Ｓ２３との誤差を最小にするタップ係数を探索する。その結果、適応フィルタＡＦ２の伝達関数Ｈ２Ｄ（ｆ）は、伝達関数Ｈ２Ａ＿Ｒ（ｆ）に収束する。
ノイズキャンセル回路ＮＣＵ１は、ノイズキャンセルフィルタＮＣＦ１，ＮＣＦ２と、デジタル加減算器ＤＡＳ３１と、を備える。デジタル加減算器ＤＡＳ３１については、図２７に示すデジタル加減算器ＤＡＳ３１と同様の構成であるため、その説明を省略する。
ノイズキャンセルフィルタＮＣＦ１，ＮＣＦ２の伝達関数は、図２７に示すノイズキャンセルフィルタＮＣＦ５１，ＮＣＦ５２と同様に、それぞれ、Ｈ２Ｄ（ｆ），Ｈ１Ｄ（ｆ）と表される。ここで、ノイズキャンセルフィルタＮＣＦ１は、適応フィルタＡＦ２による探索結果に応じてタップ係数を調整可能に構成されている。それにより、ノイズキャンセルフィルタＮＣＦ１の伝達関数Ｈ２Ｄ（ｆ）は、伝達関数Ｈ２Ａ＿Ｒ（ｆ）に調整される。また、ノイズキャンセルフィルタＮＣＦ２は、適応フィルタＡＦ１による探索結果に応じてタップ係数を調整可能に構成されている。それにより、ノイズキャンセルフィルタＮＣＦ２の伝達関数Ｈ１Ｄ（ｆ）は、伝達関数Ｈ１Ａ＿Ｒ（ｆ）に調整される。
それにより、外部出力信号ＳＯにおいて量子化誤差Ｑ１がキャンセルされる。また、プローブ信号Ｘも、量子化誤差Ｑ１と同じ経路で伝送されるため、外部出力信号ＳＯにおいてキャンセルされる。その結果、外部出力信号ＳＯには、図２７で説明したように、外部入力信号ＳＩの成分と、ノイズシェーピングされた量子化誤差Ｑ２の成分とが含まれることになる。
なお、プローブ信号Ｘは、例えば、＋０．１，−０．１といった２値を示す１ビットのデジタル信号である。ＤＡ変換回路ＤＡＣ１３は、基準電圧をＶｒｅｆとすると、当該プローブ信号Ｘを“＋０．１×Ｖｒｅｆ”や“−０．１×Ｖｒｅｆ”等の電圧信号に変換する。また、プローブ信号Ｘの注入は、外部入力信号ＳＩのＡ／Ｄ変換処理と並行して（即ちバックグラウンドで）行うことも可能である。
本実施の形態では、適応フィルタＡＦ１，ＡＦ２と、ノイズキャンセルフィルタＮＣＦ１，ＮＣＦ２と、が別々に設けられた場合を例に説明したが、これに限られない。適応フィルタＡＦ１とノイズキャンセルフィルタＮＣＦ２とは一体に形成されても良いし、適応フィルタＡＦ２とノイズキャンセルフィルタＮＣＦ１とは一体に形成されても良い。即ち、適応フィルタＡＦ１は、適応フィルタＡＦ１の本来の機能のみならず、ノイズキャンセルフィルタＮＣＦ２として用いられても良い。適応フィルタＡＦ２は、適応フィルタＡＦ２の本来の機能のみならず、ノイズキャンセルフィルタＮＣＦ１として用いられても良い。
≪アナログ積分器ユニットＩＮＴＵ１の詳細≫
図３は、ＭＡＳＨ型シグマデルタＡＤ変換装置１に設けられたアナログ積分器ユニットＩＮＴＵ１の構成例を示す図である。
図３に示すように、アナログ積分器ユニットＩＮＴＵ１は、例えば、２個（即ち２次）のアナログ積分器ＡＩＮＴ１，ＡＩＮＴ２と、アナログ加減算器ＡＳｉ１，ＡＳｉ２と、ＤＡ変換回路ＤＡＣｉと、アンプ回路ＡＭＰ１１，ＡＭＰ１２，ＡＭＰ２１と、を備える。
アナログ積分器ＡＩＮＴ１は、アナログ加減算器ＡＳ１１による算出結果を積分して出力する。また、ＤＡ変換回路ＤＡＣｉは、量子化器ＱＴ１の出力信号Ｓ１１をアナログ信号に変換して出力する。アナログ加減算器ＡＳｉ１は、アナログ積分器ＡＩＮＴ１の出力信号にアンプ回路ＡＭＰ１１を用いて所定の係数α１を乗じた信号と、ＤＡ変換回路ＤＡＣｉの出力信号にアンプ回路ＡＭＰ２１を用いて所定の係数β１を乗じた信号と、を加算して出力する。
アナログ積分器ＡＩＮＴ２は、アナログ加減算器ＡＳｉ１による算出結果を積分して出力する。アナログ加減算器ＡＳｉ２は、アナログ積分器ＡＩＮＴ１の出力信号にアンプ回路ＡＭＰ１２を用いて所定の係数α２を乗じた信号と、アナログ積分器ＡＩＮＴ２の出力信と、を加算して出力する。アナログ積分器ユニットＩＮＴＵ１は、アナログ加減算器ＡＳｉ２の出力信号を、アナログ積分器ユニットＩＮＴＵ１の出力信号として出力する。
なお、アナログ積分器ユニットＩＮＴＵ１は、さらに、アンプ回路ＡＭＰ１３を備えていても良い。この場合、アナログ加減算器ＡＳｉ２は、アナログ積分器ＡＩＮＴ１の出力信号にアンプ回路ＡＭＰ１２を用いて所定の係数α２を乗じた信号と、アナログ積分器ＡＩＮＴ２の出力信と、に加えて、例えば外部入力信号ＳＩにアンプ回路ＡＭＰ１３を用いて所定の係数α３を乗じた信号を加算して出力する。
また、アナログ積分器ユニットＩＮＴＵ１は、様々な構成が知られており、上述の構成に限定されず、同等の機能を有する各種構成に適宜変更可能である。アナログ積分器ユニットＩＮＴＵ１の次数も適宜変更可能である。
（アナログ積分器ＡＩＮＴ１の第１の構成例）
図４は、図３に示すアナログ積分器ユニットＩＮＴＵ１に設けられたアナログ積分器ＡＩＮＴ１の第１の構成例をアナログ積分器ＡＩＮＴ１ａとして示す図である。なお、アナログ積分器ＡＩＮＴ２の構成については、アナログ積分器ＡＩＮＴ１の場合と同様であるため、その説明を省略する。
図４に示すように、アナログ積分器ＡＩＮＴ１ａは、連続時間型の積分器の一つであるＲＣ型の積分器であって、抵抗素子Ｒ１ａと、容量素子Ｃ１ａと、オペアンプＯＰＡ１ａと、を有する。なお、本例では、アナログ積分器ＡＩＮＴ１ａが、シングルエンド型である場合について説明しているが、これに限られず、差動増幅型であっても良い。
アナログ積分器ＡＩＮＴ１ａでは、入力信号（便宜的にＶｉとする）が、抵抗素子Ｒ１ａによって電流に変換され、当該電流に伴う電荷は、容量素子Ｃ１ａに蓄積される。それにより、入力信号Ｖｉの積分結果がアナログ積分器ＡＩＮＴ１ａの出力信号（便宜的にＶｏとする）として得られる。
オペアンプＯＰＡ１ａの利得及び帯域が共に無限大である場合、当該アナログ積分器ＡＩＮＴ１ａは、理想的な積分器となる。しかしながら、オペアンプＯＰＡ１ａの利得及び帯域は、実際には有限である。また、抵抗素子Ｒ１ａや容量素子Ｃ１ａの値も、実際には、製造ばらつき等によって理想的な値からばらつく。そのため、実際の伝達関数Ｈ１Ａ＿Ｒ（ｆ），Ｈ２Ａ＿Ｒ（ｆ）は、理想状態の伝達関数Ｈ１Ａ（ｆ），Ｈ２Ａ（ｆ）とは異なっている。
そこで、ＭＡＳＨ型シグマデルタＡＤ変換装置１は、このオペアンプＯＰＡ１ａの有限利得及び有限帯域の影響などを含めた実際の伝達関数Ｈ１Ａ＿Ｒ（ｆ），Ｈ２Ａ＿Ｒ（ｆ）を探索して、ノイズキャンセルフィルタＮＣＦ２，ＮＣＦ１の伝達関数Ｈ２Ｄ（ｆ），Ｈ１Ｄ（ｆ）をそれぞれ伝達関数Ｈ１Ａ＿Ｒ（ｆ），Ｈ２Ａ＿Ｒ（ｆ）に収束させている。それにより、ＭＡＳＨ型シグマデルタＡＤ変換装置１は、外部出力信号ＳＯに残留する量子化誤差Ｑ１を効果的に抑制することができるため、精度の高いＡＤ変換を実行することができる。また、オペアンプＯＰＡ１ａの性能に対する要求が緩和されるため、動作電流の低減が可能となる。
（アナログ積分器ＡＩＮＴ１の第２の構成例）
図５は、図３に示すアナログ積分器ユニットＩＮＴＵ１に設けられたアナログ積分器ＡＩＮＴ１の第２の構成例をアナログ積分器ＡＩＮＴ１ｂとして示す図である。なお、アナログ積分器ＡＩＮＴ２の構成については、アナログ積分器ＡＩＮＴ１の場合と同様であるため、その説明を省略する。
図５に示すように、アナログ積分器ＡＩＮＴ１ｂは、連続時間型の積分器の一つである電流アンプ型の積分器であって、電流アンプ（ｇｍアンプ）ＯＴＡ１ｂと、容量素子Ｃ１ｂと、を有する。なお、本例では、アナログ積分器ＡＩＮＴ１ｂが、シングルエンド型である場合について説明しているが、これに限られず、差動増幅型であっても良い。
アナログ積分器ＡＩＮＴ１ｂでは、入力信号（便宜的にＶｉとする）が、電流アンプＯＴＡ１ｂの相互コンダクタンスｇｍに基づいて電流に変換され、当該電流に伴う電荷は、容量素子Ｃ１ｂに蓄積される。それにより、入力信号Ｖｉの積分結果がアナログ積分器ＡＩＮＴ１ｂの出力信号（便宜的にＶｏとする）として得られる。一般的に、電流アンプ型の積分器は、ＲＣ型の積分器と比較して、線形性に劣るが、消費電流を低減させることができる。
電流アンプＯＴＡ１ｂの出力抵抗が無限大である場合、当該アナログ積分器ＡＩＮＴ１ｂは、理想的な積分器となる。しかしながら、電流アンプＯＴＡ１ｂの出力抵抗は、実際には有限である。また、容量素子Ｃ１ｂや相互コンダクタンスｇｍの値も、実際には、製造ばらつき等によって理想的な値からばらつく。そのため、実際の伝達関数Ｈ１Ａ＿Ｒ（ｆ），Ｈ２Ａ＿Ｒ（ｆ）は、理想状態の伝達関数Ｈ１Ａ（ｆ），Ｈ２Ａ（ｆ）とは異なっている。
そこで、ＭＡＳＨ型シグマデルタＡＤ変換装置１は、この電流アンプＯＴＡ１ｂの有限出力抵抗の影響などを含めた実際の伝達関数Ｈ１Ａ＿Ｒ（ｆ），Ｈ２Ａ＿Ｒ（ｆ）を探索して、ノイズキャンセルフィルタＮＣＦ２，ＮＣＦ１の伝達関数Ｈ２Ｄ（ｆ），Ｈ１Ｄ（ｆ）をそれぞれ伝達関数Ｈ１Ａ＿Ｒ（ｆ），Ｈ２Ａ＿Ｒ（ｆ）に収束させている。それにより、ＭＡＳＨ型シグマデルタＡＤ変換装置１は、外部出力信号ＳＯに残留する量子化誤差Ｑ１を効果的に抑制することができるため、精度の高いＡＤ変換を実行することができる。また、電流アンプＯＴＡ１ｂの性能に対する要求が緩和されるため、動作電流の低減が可能となる。
（アナログ積分器ＡＩＮＴ１の第３の構成例）
図６は、図３に示すアナログ積分器ユニットＩＮＴＵ１に設けられたアナログ積分器ＡＩＮＴ１の第３の構成例をアナログ積分器ＡＩＮＴ１ｃとして示す図である。なお、アナログ積分器ＡＩＮＴ２の構成については、アナログ積分器ＡＩＮＴ１の場合と同様であるため、その説明を省略する。
図６に示すように、アナログ積分器ＡＩＮＴ１ｃは、離散時間型の積分器であって、スイッチＳＷ１ｃ〜ＳＷ４ｃと、容量素子Ｃ１ｃ，Ｃ２ｃと、オペアンプＯＰＡ１ｃと、を備える。なお、本例では、アナログ積分器ＡＩＮＴ１ｃが、シングルエンド型である場合について説明しているが、これに限られず、差動増幅型であっても良い。
スイッチＳＷ１ｃ，ＳＷ２ｃは、サンプリングクロックφ１によってオンオフを切り替える。スイッチＳＷ３ｃ，ＳＷ４ｃは、サンプリングクロックφ１を反転させたサンプリングクロックφ２によってオンオフを切り替える。
アナログ積分器ＡＩＮＴ１ｃでは、スイッチＳＷ１ｃ，ＳＷ２ｃがオンし且つスイッチＳＷ３ｃ，ＳＷ４ｃがオフにすることによって、入力信号（便宜的にＶｉとする）が容量素子Ｃｓによってサンプリングされ、スイッチＳＷ１ｃ，ＳＷ２ｃがオンし且つスイッチＳＷ３ｃ，ＳＷ４ｃがオフにすることによって、容量素子Ｃｓによってサンプリングされた信号が容量素子Ｃｆに転送される。それにより、入力信号Ｖｉの積分結果がアナログ積分器ＡＩＮＴ１ｃの出力信号（便宜的にＶｏとする）として得られる。
オペアンプＯＰＡ１ｃの利得が無限大、且つ、出力信号Ｖｏの過渡応答がサンプリング周期毎に収束すれば、当該アナログ積分器ＡＩＮＴ１ｃは、理想的な積分器となる。出力信号Ｖｏの過渡応答がサンプリング周期毎に収束することに関しては、例えば、オペアンプＯＰＡ１ｃに十分な電流を流すことによって保証される。しかしながら、オペアンプＯＰＡ１ｃの利得は、実際には有限である。そのため、実際の伝達関数Ｈ１Ａ＿Ｒ（ｆ），Ｈ２Ａ＿Ｒ（ｆ）は、理想状態の伝達関数Ｈ１Ａ（ｆ），Ｈ２Ａ（ｆ）とは異なっている。
そこで、ＭＡＳＨ型シグマデルタＡＤ変換装置１は、このオペアンプＯＰＡ１ｃの有限利得の影響を含めた実際の伝達関数Ｈ１Ａ＿Ｒ（ｆ），Ｈ２Ａ＿Ｒ（ｆ）を探索して、ノイズキャンセルフィルタＮＣＦ２，ＮＣＦ１の伝達関数Ｈ２Ｄ（ｆ），Ｈ１Ｄ（ｆ）をそれぞれ伝達関数Ｈ１Ａ＿Ｒ（ｆ），Ｈ２Ａ＿Ｒ（ｆ）に収束させている。それにより、ＭＡＳＨ型シグマデルタＡＤ変換装置１は、外部出力信号ＳＯに残留する量子化誤差Ｑ１を効果的に抑制することができるため、精度の高いＡＤ変換を実行することができる。また、オペアンプＯＰＡ１ｃの性能に対する要求が緩和されるため、動作電流の低減が可能となる。
なお、ＭＡＳＨ型シグマデルタＡＤ変換装置１に設けられた適応フィルタＡＦ１，ＡＦ２は、それぞれ伝達関数Ｈ１Ａ＿Ｒ（ｆ），Ｈ２Ａ＿Ｒ（ｆ）をｚ関数に基づいて探索している。ここで、アナログ積分器ユニットＩＮＴＵ１が図６に示すような離散時間型の積分器によって構成された場合、各伝達関数Ｈ１Ａ＿Ｒ（ｆ），Ｈ２Ａ＿Ｒ（ｆ）はｚ関数に基づいて定義されることになる。その場合、適応フィルタＡＦ１，ＡＦ２は、各伝達関数Ｈ１Ａ＿Ｒ（ｆ），Ｈ２Ａ＿Ｒ（ｆ）そのものを正確に探索することができる。
それに対し、アナログ積分器ユニットＩＮＴＵ１が図４及び図５に示すような連続時間型の積分器によって構成された場合、各伝達関数Ｈ１Ａ＿Ｒ（ｆ），Ｈ２Ａ＿Ｒ（ｆ）は、厳密には、ラプラス関数（ｓ関数）に基づいて定義されることになる。その場合、適応フィルタＡＦ１，ＡＦ２は、当該ラプラス関数で表された伝達関数Ｈ１Ａ＿Ｒ（ｆ），Ｈ２Ａ＿Ｒ（ｆ）をｚ関数に換算して探索することになる。
≪アナログ加減算器ＡＳ１１の詳細≫
図７は、図２に示すＭＡＳＨ型シグマデルタＡＤ変換装置１に設けられたアナログ加減算器ＡＳ１１の構成例を示す図である。なお、アナログ加減算器ＡＳ１２，ＡＳ２１の構成については、何れもアナログ加減算器ＡＳ１１の場合と同様であるため、その説明を省略する。
図７に示すように、アナログ加減算器ＡＳ１１は、入力抵抗Ｒ１ｄ，Ｒ２ｄと、帰還抵抗Ｒ３ｄと、オペアンプＯＰＡ１ｄと、を備える。２つの入力信号（便宜的にＶｉ１，Ｖｉ２とする）は、それぞれ、入力抵抗Ｒ１ｄ，Ｒ２ｄによって電流に変換され、それらの合計電流が帰還抵抗Ｒ１ｃによって電圧に変換される。それにより、入力信号Ｖｉ１，Ｖｉ２の加算結果がアナログ加減算器ＡＳ１１の出力信号（便宜的にＶｏとする）として得られる。
なお、本例では、アナログ加減算器ＡＳ１１が、シングルエンド型である場合について説明しているが、これに限られず、差動増幅型であっても良い。その場合、アナログ加減算器ＡＳ１１には、−Ｖｉ２等の逆極性の入力信号も入力される。それにより、アナログ加減算器ＡＳ１１は、逆極性の入力信号を用いて減算を行うことができる。
オペアンプＯＰＡ１ｄの利得及び帯域が共に無限大である場合、当該アナログ加減算器ＡＳ１１は、理想的な加減算器となる。このとき、出力信号Ｖｏは、式（１）のように表される。
Ｖｏ＝−（Ｒ３ｄ／Ｒ１ｄ）・Ｖｉ１−（Ｒ３ｄ／Ｒ２ｄ）・Ｖｉ２ ・・・（１）
式（１）からわかるように、入力抵抗Ｒ１ｄ，Ｒ２ｄのそれぞれの抵抗値によって、入力信号Ｖｉ１，Ｖｉ２のそれぞれの加算の重みが設定される。
しかしながら、実際のオペアンプＯＰＡ１ｄの利得及び帯域は有限である。そのため、実際の伝達関数Ｈ１Ａ＿Ｒ（ｆ），Ｈ２Ａ＿Ｒ（ｆ）は、このアナログ加減算器ＡＳ１１の影響を受けることによっても、理想状態の伝達関数Ｈ１Ａ（ｆ），Ｈ２Ａ（ｆ）とは異なる場合がある。
そこで、ＭＡＳＨ型シグマデルタＡＤ変換装置１は、このアナログ加減算器ＡＳ１１の有限利得及び有限帯域の影響を含めた実際の伝達関数Ｈ１Ａ＿Ｒ（ｆ），Ｈ２Ａ＿Ｒ（ｆ）を探索して、ノイズキャンセルフィルタＮＣＦ２，ＮＣＦ１の伝達関数Ｈ２Ｄ（ｆ），Ｈ１Ｄ（ｆ）をそれぞれ伝達関数Ｈ１Ａ＿Ｒ（ｆ），Ｈ２Ａ＿Ｒ（ｆ）に収束させている。それにより、それにより、ＭＡＳＨ型シグマデルタＡＤ変換装置１は、外部出力信号ＳＯに残留する量子化誤差Ｑ１を効果的に抑制することができるため、精度の高いＡＤ変換を実行することができる。
なお、アナログ加減算器ＡＳ１１において、帰還抵抗Ｒ３ｄは、帰還容量に置き換えられても良い。その場合、ＭＡＳＨ型シグマデルタＡＤ変換装置１に設けられたアナログ加減算器ＡＳ１１，ＡＳ１２，ＡＳ２１及びアナログ積分器ユニットＩＮＴＵ１は、何れも、帰還容量を備えた同じ種類のオペアンプを用いて構成可能となる。
また、アナログ加減算器ＡＳ１１は、オペアンプＯＰＡ１ｄを用いずに、抵抗素子及び容量素子を用いてパッシブな加減算器に構成されても良い。但し、その場合、利得が１未満となるため、その利得を補償するための回路が別途必要になる。さらに、アナログ加減算器ＡＳ１１は、スイッチトキャパシタを用いて離散時間型の加減算器に構成されても良い。
≪アナログフィルタＦＬＴ１の詳細≫
続いて、アナログフィルタＦＬＴ１の詳細について説明する。
（アナログフィルタＦＬＴ１の第１の具体的な構成例）
図８は、アナログフィルタＦＬＴ１の第１の具体的な構成例をアナログフィルタＦＬＴ１ａとして示す図である。
図８に示すように、アナログフィルタＦＬＴ１ａは、連続時間型のフィルタの一つであるオペアンプ帰還型のアクティブフィルタであって、抵抗素子Ｒ１ｆ〜Ｒ３ｆと、容量素子Ｃ１ｆ，Ｃ２ｆと、オペアンプＯＰＡ１ｆと、を備える。なお、本例では、アナログフィルタＦＬＴ１ａが、シングルエンド型である場合について説明しているが、これに限られず、差動増幅型であっても良い。
抵抗素子Ｒ１ｆは、入力信号（便宜的にＶｉとする）が供給される入力端子と、ノードＮ１ｆと、の間に設けられる。抵抗素子Ｒ２ｆは、ノードＮ１ｆとオペアンプＯＰＡ１ｆの反転入力端子との間に設けられる。容量素子Ｃ１ｆは、ノードＮ１ｆと接地電圧端子ＧＮＤとの間に設けられる。抵抗素子Ｒ３ｆは、オペアンプＯＰＡ１ｆの出力端子とノードＮ１ｆとの間に設けられる。容量素子Ｃ２ｆは、オペアンプＯＰＡ１ｆの出力端子及び反転入力端子の間に設けられる。オペアンプＯＰＡ１ｆの非反転入力端子は、接地電圧端子ＧＮＤに接続されている。それにより、入力信号Ｖｉのフィルタリング結果がアナログフィルタＦＬＴ１の出力信号（便宜的にＶｏとする）として得られる。
なお、オペアンプＯＰＡ１ｆの利得及び帯域は、実際には、有限である。また、抵抗素子Ｒ１ｆ〜Ｒ３ｆ及び容量素子Ｃ１ｆ，Ｃ２ｆの値も、実際には、製造ばらつき等によって理想的な値からばらつく。そのため、実際の伝達関数Ｈ２Ａ＿Ｒ（ｆ）は、理想状態の伝達関数Ｈ２Ａ（ｆ）とは異なっている。
そこで、ＭＡＳＨ型シグマデルタＡＤ変換装置１は、このオペアンプＯＰＡ１ｆの有限利得及び有限帯域の影響などを含めた実際の伝達関数Ｈ１Ａ＿Ｒ（ｆ），Ｈ２Ａ＿Ｒ（ｆ）を探索して、ノイズキャンセルフィルタＮＣＦ２，ＮＣＦ１の伝達関数Ｈ２Ｄ（ｆ），Ｈ１Ｄ（ｆ）をそれぞれ伝達関数Ｈ１Ａ＿Ｒ（ｆ），Ｈ２Ａ＿Ｒ（ｆ）に収束させている。それにより、ＭＡＳＨ型シグマデルタＡＤ変換装置１は、外部出力信号ＳＯに残留する量子化誤差Ｑ１を効果的に抑制することができるため、精度の高いＡＤ変換を実行することができる。また、オペアンプＯＰＡ１ｆの性能に対する要求が緩和されるため、動作電流の低減が可能となる。
アナログフィルタＦＬＴ１ａは、上述の構成に限られず、同等の機能を実現可能な他の構成に適宜変更可能である。
（アナログフィルタＦＬＴ１の第２の具体的な構成例）
図９は、アナログフィルタＦＬＴ１の第２の具体的な構成例をアナログフィルタＦＬＴ１ｂとして示す図である。
図９に示すように、アナログフィルタＦＬＴ１ｂは、連続時間型のフィルタの一つであるＧｍ−Ｃフィルタであって、差動増幅型の電流アンプ（ｇｍアンプ）ＯＴＡ１ｇ〜ＯＴＡ４ｇと、容量素子Ｃ１ｇ〜Ｃ４ｇと、を備える。
電流アンプＯＴＡ４ｇは、２つの入力信号（便宜的にＶｉｐ，Ｖｉｎとする）を、電流アンプＯＴＡ４ｇの相互コンダクタンスｇｍ４に基づいて電流に変換する。また、電流アンプＯＴＡ１ｇは、電流アンプＯＴＡ２ｇの差動出力信号を、電流アンプＯＴＡ１ｇの相互コンダクタンスｇｍ１に基づいて電流に変換する。電流アンプＯＴＡ４ｇ，ＯＴＡ１ｇのそれぞれの反転出力信号の電荷は、容量素子Ｃ１ｇに蓄積される。電流アンプＯＴＡ４ｇ，ＯＴＡ１ｇのそれぞれの非反転出力信号の電荷は、容量素子Ｃ２ｇに蓄積される。
電流アンプＯＴＡ２ｇは、容量素子Ｃ１ｇに蓄積された電荷に応じた電圧、及び、容量素子Ｃ２ｇに蓄積された電荷に応じた電圧を、電流アンプＯＴＡ２ｇの相互コンダクタンスｇｍ２に基づいて電流に変換する。また、電流アンプＯＴＡ３ｇは、容量素子Ｃ３ｇに蓄積された電荷に応じた電圧、及び、容量素子Ｃ４ｇに蓄積された電荷に応じた電圧を、電流アンプＯＴＡ３ｇの相互コンダクタンスｇｍ３に基づいて電流に変換する。なお、電流アンプＯＴＡ２ｇ，ＯＴＡ３ｇのそれぞれの反転出力信の電荷は、容量素子Ｃ３ｇに蓄積される。電流アンプＯＴＡ２ｇ，ＯＴＡ３ｇのそれぞれの非反転出力信号の電荷は、容量素子Ｃ４ｇに蓄積される。それにより、入力信号Ｖｉｐ，Ｖｉｎのフィルタリング結果が、アナログフィルタＦＬＴ１ｂの出力信号（便宜的にＶｏｐ，Ｖｏｎとする）として得られる。
なお、電流アンプＯＴＡ１ｇ〜ＯＴＡ４ｇの出力抵抗は、実際には有限である。また、容量素子Ｃ１ｇ〜Ｃ４ｇや相互コンダクタンスｇｍ１〜ｇｍ４の値も、実際には、製造ばらつき等によって理想的な値からばらつく。そのため、実際の伝達関数Ｈ２Ａ＿Ｒ（ｆ）は、理想状態の伝達関数Ｈ２Ａ（ｆ）とは異なっている。
そこで、ＭＡＳＨ型シグマデルタＡＤ変換装置１は、この電流アンプＯＴＡ１ｇ〜ＯＴＡ４ｇの有限出力抵抗の影響などを含めた実際の伝達関数Ｈ１Ａ＿Ｒ（ｆ），Ｈ２Ａ＿Ｒ（ｆ）を探索して、ノイズキャンセルフィルタＮＣＦ２，ＮＣＦ１の伝達関数Ｈ２Ｄ（ｆ），Ｈ１Ｄ（ｆ）をそれぞれ伝達関数Ｈ１Ａ＿Ｒ（ｆ），Ｈ２Ａ＿Ｒ（ｆ）に収束させている。それにより、ＭＡＳＨ型シグマデルタＡＤ変換装置１は、外部出力信号ＳＯに残留する量子化誤差Ｑ１を効果的に抑制することができるため、精度の高いＡＤ変換を実行することができる。また、電流アンプＯＴＡ１ｇ〜ＯＴＡ４ｇの性能に対する要求が緩和されるため、動作電流の低減が可能となる。
アナログフィルタＦＬＴ１ｂは、上述の構成に限られず、同等の機能を実現可能な他の構成に適宜変更可能である。
（アナログフィルタＦＬＴ１の第３の具体的な構成例）
図１０は、アナログフィルタＦＬＴ１の第３の具体的な構成例をアナログフィルタＦＬＴ１ｃとして示す図である。また、図１１は、アナログフィルタＦＬＴ１ｃの動作を示すタイミングチャートである。
図１０に示すように、アナログフィルタＦＬＴ１ｃは、離散時間型のフィルタであって、スイッチＳＷ１ｈ＿１〜ＳＷ１ｈ＿７と、スイッチＳＷ２ｈ＿１〜ＳＷ２ｈ＿７と、スイッチＳＷ１ｉ＿１〜ＳＷ１ｉ＿７と、スイッチＳＷ２ｉ＿１〜ＳＷ２ｉ＿７と、スイッチＳＷ３ｈ，ＳＷ３ｉと、容量素子Ｃ１ｈ〜Ｃ７ｈと、容量素子Ｃ１ｉ〜Ｃ７ｉと、容量素子Ｃ８ｈと、を備える。なお、図１０の例では、容量素子Ｃ１ｈ〜Ｃ７ｈの容量値の比は、１：２：３：４：３：２：１であるものとする。また、容量素子Ｃ１ｉ〜Ｃ７ｉの容量値の比は、１：２：３：４：３：２：１であるものとする。
ここで、図１０の例では、効率の良いフィルタリングを実現するため、２つのフィルタが並列に設けられている。第１のフィルタは、スイッチＳＷ１ｈ＿１〜ＳＷ１ｈ＿７と、スイッチＳＷ２ｈ＿１〜ＳＷ２ｈ＿７と、スイッチＳＷ３ｈと、容量素子Ｃ１ｈ〜Ｃ７ｈと、容量素子Ｃ８ｈと、によって構成される。第２のフィルタは、スイッチＳＷ１ｉ＿１〜ＳＷ１ｉ＿７と、スイッチＳＷ２ｉ＿１〜ＳＷ２ｉ＿７と、スイッチＳＷ３ｉと、容量素子Ｃ１ｉ〜Ｃ７ｉと、容量素子Ｃ８ｈと、によって構成される。なお、容量素子Ｃ８ｈは、第１及び第２のフィルタによって共用されている。
まず、第１のフィルタによるフィルタリングが行われる。具体的には、第１のフィルタでは、制御信号φ１ｈ＿１〜φ１ｈ＿７が順番に一時的にＨレベルになってスイッチＳＷ１ｈ＿１〜ＳＷ１ｈ＿７が順番に一時的にオンすることにより、入力信号（便宜的にＶｉとする）の電荷が容量素子Ｃ１ｈ〜Ｃ７ｈに順番に蓄積される（時刻ｔ１１〜ｔ１３）。その後、制御信号φ２ｈが一時的にＨレベルになってスイッチＳＷ２ｈ＿１〜ＳＷ２ｈ＿７が一斉にオンすることにより、容量素子Ｃ１ｈ〜Ｃ７ｈに蓄積された電荷に応じた電圧信号が一斉に出力される（時刻ｔ１４）。また、このとき、制御信号φ３ｈが一時的にＨレベルになってスイッチＳＷ３ｈがオンするため、これらの電圧信号の電荷は、容量素子Ｃ８ｈにまとめて蓄積される（時刻ｔ１４）。その後、容量素子Ｃ８ｈに蓄積された電荷に応じた電圧は、アナログフィルタＦＬＴ１ｃの出力信号（便宜的にＶｏとする）として出力される（時刻ｔ１５〜ｔ１７）。
次に、第２のフィルタでは、第１のフィルタによるフィルタリングが開始されてからＭ（ここでは４）クロックサイクル後に、フィルタリングが開始される（時刻ｔ１２）。
具体的には、第２のフィルタでは、第１のフィルタの制御信号φ１ｈ＿１が立ち上がってからＭ（＝４）クロックサイクル後に、制御信号φ２ｈ＿１〜φ２ｈ＿７が順番に一時的にＨレベルになってスイッチＳＷ２ｈ＿１〜ＳＷ２ｈ＿７が順番に一時的にオンすることにより、入力信号Ｖｉの電荷が容量素子Ｃ２ｈ〜Ｃ７ｈに順番に蓄積される（時刻ｔ１２〜ｔ１６）。その後、制御信号φ２ｉが一時的にＨレベルになってスイッチＳＷ２ｉ＿１〜ＳＷ２ｉ＿７が一斉にオンすることにより、容量素子Ｃ１ｉ〜Ｃ７ｉに蓄積された電荷に応じた電圧信号が一斉に出力される（時刻ｔ１７）。また、このとき、制御信号φ３ｉが一時的にＨレベルになってスイッチＳＷ３ｉがオンするため、これらの電圧信号の電荷は、容量素子Ｃ８ｈにまとめて蓄積される（時刻ｔ１７）。その後、容量素子Ｃ８ｈに蓄積された電荷に応じた電圧は、アナログフィルタＦＬＴ１ｃの出力信号Ｖｏとして出力される（時刻ｔ１８〜ｔ１９）。
第１のフィルタでは、第２のフィルタによるフィルタリングが開始されてからＭ（＝４）クロックサイクル後には（即ち、第２のフィルタの制御信号φ１ｉ＿１が立ち上がってからＭ（＝４）クロックサイクル後には）、既にサンプリング動作まで完了しているため、次のフィルタリングが開始される。第１及び第２のフィルタでは、このような動作が繰り返される。そのため、アナログフィルタＦＬＴ１ｃによるフィルタリング結果は、クロック周波数ｆｓのＭ分の１の周波数（ｆｓ／Ｍ）で出力されることになる。
図１０の例では、各フィルタのタップ数が７である場合について説明したが、これに限られない。各フィルタのタップ数は任意に設定可能である。また、図１０の例では、２つのフィルタが並列に設けられた場合について説明したが、これに限られない。任意の数のフィルタが並列に設けられる構成に適宜変更可能である。また、図１０の例では、Ｍ＝４である場合について説明したが、これに限られない。Ｍの値は、各フィルタのタップ数やフィルタの数などに応じて任意に設定可能である。
アナログフィルタＦＬＴ１ｃは、アンプを備えていないため、動作電流の低減が可能である。
（アナログフィルタＦＬＴ１の第４の具体的な構成例）
図１２は、アナログフィルタＦＬＴ１の第４の具体的な構成例をアナログフィルタＦＬＴ１ｄとして示す図である。また、図１３は、アナログフィルタＦＬＴ１ｄの動作を示すタイミングチャートである。
図１０に示すアナログフィルタＦＬＴ１ｃでは、２つのフィルタが容量素子Ｃ８ｈを共用していた。それに対し、図１２に示すアナログフィルタＦＬＴ１ｄでは、２つのフィルタがそれぞれ個別の容量素子Ｃ８ｈ，Ｃ８ｉを備えている。アナログフィルタＦＬＴ１ｄのその他の構成については、アナログフィルタＦＬＴ１ｃの場合と同様であるため、その説明を省略する。
第１のフィルタによるフィルタリングでは、基本的にはアナログフィルタＦＬＴ１ｃの場合と同様の処理が行われる。ここで、スイッチＳＷ３ｈがオンすることによって、容量素子Ｃ１ｈ〜Ｃ７ｈに蓄積された電荷に応じた電圧信号の電荷は、容量素子Ｃ８ｈにまとめて蓄積される（時刻ｔ１４）。その後、容量素子Ｃ８ｈに蓄積された電荷に応じた電圧は、アナログフィルタＦＬＴ１ｄの出力信号（便宜的にＶｏ１とする）として出力される（時刻ｔ１５〜ｔ１９）。
次に、第２のフィルタでは、第１のフィルタによるフィルタリングが開始されてからＭ（ここでは４）クロックサイクル後に、フィルタリングが開始される（時刻ｔ１２）。
第２のフィルタによるフィルタリングでは、基本的にはアナログフィルタＦＬＴ１ｃの場合と同様の処理が行われる。ここで、スイッチＳＷ３ｉがオンすることによって、容量素子Ｃ１ｉ〜Ｃ７ｉに蓄積された電荷に応じた電圧信号の電荷は、容量素子Ｃ８ｉにまとめて蓄積される（時刻ｔ１７）。その後、容量素子Ｃ８ｉに蓄積された電荷に応じた電圧は、アナログフィルタＦＬＴ１ｄの出力信号（便宜的にＶｏ２とする）として出力される（時刻ｔ１８〜ｔ２０）。
第１のフィルタでは、第２のフィルタによるフィルタリングが開始されてからＭ（＝４）クロックサイクル後には（即ち、第２のフィルタの制御信号φ１ｉ＿１が立ち上がってからＭ（＝４）クロックサイクル後には）、既にサンプリング動作まで完了しているため、次のフィルタリングが開始される。第１及び第２のフィルタでは、このような動作が繰り返される。そのため、アナログフィルタＦＬＴ１ｃによるフィルタリング結果は、クロック周波数ｆｓのＭ分の１の周波数（ｆｓ／Ｍ）で出力されることになる。
アナログフィルタＦＬＴ１ｄは、アンプを備えていないため、動作電流の低減が可能である。さらに、アナログフィルタＦＬＴ１ｄでは、第１及び第２のフィルタがそれぞれ個別の容量素子Ｃ８ｈ，Ｃ８ｉを有しているため、容量素子Ｃ８ｈを共用する場合と比較して、それぞれのサンプリング結果の保持期間が長くなる。それにより、後段の低速ＡＤ変換器ＬＣ１は、ＡＤ変換期間を十分に長くとることができる。なお、この場合、低速ＡＤ変換器ＬＣ１は、容量素子Ｃ８ｈ，Ｃ８ｉのそれぞれの電圧を並列にＡＤ変換することが可能に構成されている。
≪適応フィルタの詳細≫
図１４及び図１５は、それぞれ、ＭＡＳＨ型シグマデルタＡＤ変換装置１に設けられた適応フィルタＡＦ１，ＡＦ２の動作を説明するための図である。
図１４に示すように、適応フィルタＡＦ１は、プローブ信号Ｘに応じた変調器ＳＤＭ１（量子化器ＱＴ１）の出力信号Ｓ１１と、自身の出力信号Ｓ１３と、の誤差を表す誤差信号Ｅ１がゼロに近づくように、ＬＭＳアルゴリズムを用いて自身のフィルタ係数（タップ係数）を探索する。
具体的には、プローブ信号Ｘに応じた変調器ＳＤＭ１の出力信号Ｓ１１は、“Ｈ１Ａ＿Ｒ（ｆ）・Ｘ”と表される。ここで、伝達関数Ｈ１Ａ＿Ｒ（ｆ）は、“ａ０ｚ−０＋ａ１ｚ−１＋ａ２ｚ−２＋ａ３ｚ−３”と表すことができる。一方、適応フィルタＡＦ１の出力信号Ｓ１３は、“Ｈ１Ｄ（ｆ）・Ｘ”と表される。ここで、伝達関数Ｈ１Ｄ（ｆ）は、“ａ０ （Ｄ）ｚ−０＋ａ１ （Ｄ）ｚ−１＋ａ２ （Ｄ）ｚ−２＋ａ３ （Ｄ）ｚ−３”と定められる。したがって、適応フィルタＡＦ１は、“ａ０＝ａ０ （Ｄ）”，“ａ１＝ａ１ （Ｄ）”，“ａ２＝ａ２ （Ｄ）”，“ａ３＝ａ３ （Ｄ）”となるようなａ０ （Ｄ），ａ１ （Ｄ），ａ２ （Ｄ），ａ３ （Ｄ）を探索する。
図１５に示すように、適応フィルタＡＦ２は、プローブ信号Ｘに応じた低速ＡＤ変換器ＬＣ１の出力信号Ｓ２１と、自身の出力信号Ｓ２３と、の誤差を表す誤差信号Ｅ２がゼロに近づくように、ＬＭＳアルゴリズムを用いて自身のタップ係数を探索する。
具体的には、プローブ信号Ｘに応じた低速ＡＤ変換器ＬＣ１の出力信号Ｓ２１は、“Ｈ２Ａ＿Ｒ（ｆ）・Ｘ”と表される。ここで、伝達関数Ｈ２Ａ＿Ｒ（ｆ）は、“ｂ０ｚ−０＋ｂ１ｚ−１＋ｂ２ｚ−２＋ｂ３ｚ−３”と表すことができる。一方、適応フィルタＡＦ２の出力信号Ｓ２３は、“Ｈ２Ｄ（ｆ）・Ｘ”と表される。ここで、伝達関数Ｈ２Ｄ（ｆ）は、“ｂ０ （Ｄ）ｚ−０＋ｂ１ （Ｄ）ｚ−１＋ｂ２ （Ｄ）ｚ−２＋ｂ３ （Ｄ）ｚ−３”と定められる。したがって、適応フィルタＡＦ２は、“ｂ０＝ｂ０ （Ｄ）”，“ｂ１＝ｂ１ （Ｄ）”，“ｂ２＝ｂ２ （Ｄ）”，“ｂ３＝ｂ３ （Ｄ）”となるようなｂ０ （Ｄ），ｂ１ （Ｄ），ｂ２ （Ｄ），ｂ３ （Ｄ）を探索する。
≪実施の形態１に係るＭＡＳＨ型シグマデルタＡＤ変換装置１の主要な効果≫
このように、本実施の形態に係るＭＡＳＨ型シグマデルタＡＤ変換装置１は、キャリブレーション回路ＣＡＬ１を用いることによって量子化器ＱＴ１において発生した量子化誤差Ｑ１をキャンセルすることができるため、精度の高いＡＤ変換を実行することができる。ここで、ＭＡＳＨ型シグマデルタＡＤ変換装置１は、図２９に示した比較例の場合と異なり、変調器ＳＤＭ１の出力信号の観測結果に基づいてノイズキャンセルフィルタＮＣＦ２の伝達関数の調整を行うとともに、低速ＡＤ変換器ＬＣ１の出力信号の観測結果に基づいてノイズキャンセルフィルタＮＣＦ１の伝達関数の調整を行っている。つまり、ＭＡＳＨ型シグマデルタＡＤ変換装置１は、１個の観測結果に基づいて１個のノイズキャンセルフィルタの調整を行っている。それにより、調整処理が簡素化されるため、解を容易に得ることや、解の精度（換言すると、適応フィルタＡＦ１，ＡＦ２の探索精度）を高めること等が可能になる。
また、本実施の形態に係るＭＡＳＨ型シグマデルタＡＤ変換装置１は、初段のシグマデルタ型変調器ＳＤＭ１の後段にシグマデルタ型変調器ＳＤＭ２を備える代わりに、アナログ加減算器ＡＳ２１、アナログフィルタＦＬＴ１及び低速ＡＤ変換器ＬＣ１を備えている。それにより、ＭＡＳＨ型シグマデルタＡＤ変換装置１は、高速動作が必要なアナログ積分器ユニットＩＮＴＵ２、量子化器ＱＴ２及びＤＡ変換回路ＤＡＣ２１を備える必要がないため、消費電力を低減することができる。
また、本実施の形態に係るＭＡＳＨ型シグマデルタＡＤ変換装置１は、アナログ積分器の特性ばらつきに限られず、その他の各種回路の特性ばらつき（例えば、アナログ加減算器の特性ばらつき、量子化器とＤＡ変換回路との間の基準電圧ミスマッチに伴う特性ばらつき等）が存在する状況下においても、量子化誤差Ｑ１をノイズキャンセルフィルタＮＣＦ１，ＮＣＦ２を用いてキャンセルすることができる。
さらに、本実施の形態に係るＭＡＳＨ型シグマデルタＡＤ変換装置１は、図２９に示した比較例の場合と異なり、外部入力信号ＳＩに対するＡ／Ｄ変換を行いながら、これを並行して（即ちバックグランドで）、適応フィルタＡＦ１，ＡＦ２の探索動作を行うことが可能である。それにより、例えば、使用環境の変化等に伴い各種回路の特性変動が生じた場合であっても、量子化誤差Ｑ１を、ノイズキャンセルフィルタＮＣＦ１，ＮＣＦ２を用いて速やかにキャンセルすることができる。
≪ＭＡＳＨ型シグマデルタＡＤ変換装置１の変形例≫
図１６は、ＭＡＳＨ型シグマデルタＡＤ変換装置１の変形例をＭＡＳＨ型シグマデルタＡＤ変換装置１ｅとして示す図である。
図１６に示すように、ＭＡＳＨ型シグマデルタＡＤ変換装置１ｅは、アナログフィルタＦＬＴ１の変形例としてアナログフィルタＦＬＴ１ｅを備える。アナログフィルタＦＬＴ１ｅは、適応フィルタＡＦ２による実際の伝達関数Ｈ２Ａ＿Ｒ（ｆ）の探索結果（換言すると、適応フィルタＡＦ２自身のフィルタ係数の探索結果）に基づいて、周波数特性を調整可能に構成されている。ＭＡＳＨ型シグマデルタＡＤ変換装置１ｅのその他の構成については、ＭＡＳＨ型シグマデルタＡＤ変換装置１の場合と同様であるため、その説明を省略する。
図１７は、アナログフィルタＦＬＴ１ｅを構成する各容量素子の構成例を示す図である。図１７に示すように、アナログフィルタＦＬＴ１ｅに設けられた各容量素子は、容量値がバイナリ荷重された複数のキャパシタＣ５ｅ〜Ｃ１ｅと、複数のキャパシタＣ５ｅ〜Ｃ１ｅのそれぞれに直列に設けられた複数のスイッチＳＷ５ｅ〜ＳＷ１ｅと、を有し、容量値を調整可能に構成されている。ここで、各容量素子の容量値は、初期状態では中間値を示すように設定されており、適応フィルタＡＦ２による探索結果に応じて調整される。
ＭＡＳＨ型シグマデルタＡＤ変換装置１ｅは、ＭＡＳＨ型シグマデルタＡＤ変換装置１の場合と同等程度の効果を奏することができるとともに、アナログフィルタＦＬＴ１ｅの周波数特性を調整することによって、雑音の増大や信号帯域の低下を抑制することができる。
＜実施の形態２＞
図１８は、実施の形態２に係るＭＡＳＨ型シグマデルタＡＤ変換装置２の主要部の構成例を示すブロック図である。
図１８に示すように、ＭＡＳＨ型シグマデルタＡＤ変換装置２は、ＭＡＳＨ型シグマデルタＡＤ変換装置１の場合と比較して、アナログフィルタＦＬＴ１及び低速ＡＤ変換器ＬＣ１の代わりに、アナログフィルタＦＬＴ２及び低速ＡＤ変換器ＬＣ２を備える。
低速ＡＤ変換器ＬＣ２は、逐次比較型ＡＤ変換器であって、アナログフィルタＦＬＴ２は、低速ＡＤ変換器ＬＣ２に設けられた容量素子を用いて構成されている。換言すると、アナログフィルタＦＬＴ２及び低速ＡＤ変換器ＬＣ２は、容量素子を共用している。図１８の例では、低速ＡＤ変換器ＬＣ２は、並列に設けられた４個の逐次比較型ＡＤ変換器によって構成されている。
≪低速ＡＤ変換器ＬＣ２の詳細≫
図１９は、低速ＡＤ変換器ＬＣ２の構成例を示す図である。なお、図１９の例では、並列に設けられた４個の逐次比較型ＡＤ変換器のうちの一つの逐次比較型ＡＤ変換器及びそれに対応するアナログフィルタが示されている。なお、本例では、各逐次比較型ＡＤ変換器が、シングルエンド型である場合について説明しているが、これに限られず、差動増幅型であっても良い。
図１９に示すように、低速ＡＤ変換器ＬＣ２は、ＤＡ変換器２０１と、コンパレータ２０２と、比較制御部２０３と、を備える。ＤＡ変換器２０１は、比較制御部２０３から逐次出力されるデジタル信号を、下限値“−Ｖｒ”から上限値“＋Ｖｒ”までの範囲をフルスケールとしてアナログ電圧Ｖ１ａに変換する。また、ＤＡ変換器２０１は、入力電圧（便宜的にＶｉとする）をサンプリングしてホールドするサンプルホールド回路としての機能も含んでいる。コンパレータ２０２は、ＤＡ変換器２０１のサンプルホールド機能によってホールドされた入力電圧Ｖｉと、ＤＡ変換器２０１によるＡＤ変換結果であるアナログ電圧Ｖ１ａと、を比較して比較結果を出力する。比較制御部２０３は、コンパレータ２０２による比較結果に基づいて、デジタル信号の値を切り替える。このような動作が繰り返されることで、入力電圧Ｖｉに最も近い値を示すアナログ電圧Ｖ１ａに対応するデジタル信号の値が確定する。低速ＡＤ変換器ＬＣ２は、このデジタル信号を出力信号Ｓ２１として出力する。
具体的には、ＤＡ変換器２０１は、上位ビットから下位ビットにかけて容量値がバイナリ荷重された複数の容量素子Ｃ１＿８〜Ｃ１＿０と、最下位ビットの容量素子Ｃ１＿０と同じ容量値のダミーの容量素子Ｃ１＿ｄと、これら容量素子Ｃ１＿８〜Ｃ１＿０，Ｃ１＿ｄのそれぞれに直列に設けられた複数のスイッチＳＷ１＿８〜ＳＷ１＿０，ＳＷ１＿ｄと、スイッチＳＷ１＿ｂと、を有する。スイッチＳＷ１＿ｂは、各容量素子Ｃ１＿８〜Ｃ１＿０，Ｃ１＿ｄの一方の電極（コンパレータ２０２側の電極）とコンパレータ２０２との間のノードと、接地電圧端子ＧＮＤと、の間に設けられている。
なお、図１９の例では、容量素子Ｃ１＿８〜Ｃ１＿０，Ｃ１＿ｄの容量値がそれぞれ２５６Ｃ，１２８Ｃ，６４Ｃ，３２Ｃ，１６Ｃ，８Ｃ，４Ｃ，２Ｃ，Ｃ，Ｃを示すものとする。即ち、容量素子Ｃ１＿８〜Ｃ１＿０，Ｃ１＿ｄの容量値の比は、２＾８：２＾７：２＾６：２＾５：２＾４：２＾３：２＾２：２＾１：２＾０：２＾０であるものとする。
スイッチＳＷ１＿８〜ＳＷ１＿０，ＳＷ１＿ｄ，ＳＷ１＿ｂは、動作モードやＤＡ変換されるデジタル信号の値に基づいて、比較制御部２０３によって制御される。例えば、スイッチＳＷ１＿８は、制御信号Ｄ１８によって、電圧＋Ｖｒ、−Ｖｒの何れかを容量素子Ｃ１＿８の他方の電極に供給するか、供給を停止させる。スイッチＳＷ１＿７は、制御信号Ｄ１７によって、電圧＋Ｖｒ、−Ｖｒの何れかを容量素子Ｃ１＿７の他方の電極に供給するか、供給を停止させる。スイッチＳＷ１＿６は、制御信号Ｄ１６によって、電圧＋Ｖｒ、−Ｖｒの何れかを容量素子Ｃ１＿６の他方の電極に供給するか、供給を停止させる。スイッチＳＷ１＿５は、制御信号Ｄ１５によって、電圧＋Ｖｒ、−Ｖｒの何れかを容量素子Ｃ１＿５の他方の電極に供給するか、供給を停止させる。スイッチＳＷ１＿４は、制御信号Ｄ１４によって、電圧＋Ｖｒ、−Ｖｒの何れかを容量素子Ｃ１＿４の他方の電極に供給するか、供給を停止させる。スイッチＳＷ１＿３は、制御信号Ｄ１３によって、電圧＋Ｖｒ、−Ｖｒの何れかを容量素子Ｃ１＿３の他方の電極に供給するか、供給を停止させる。スイッチＳＷ１＿２は、制御信号Ｄ１２によって、電圧＋Ｖｒ、−Ｖｒの何れかを容量素子Ｃ１＿２の他方の電極に供給するか、供給を停止させる。スイッチＳＷ１＿１は、制御信号Ｄ１１によって、電圧＋Ｖｒ、−Ｖｒの何れかを容量素子Ｃ１＿１の他方の電極に供給するか、供給を停止させる。スイッチＳＷ１＿ｄは、制御信号Ｄ１ｄによって、電圧＋Ｖｒ、−Ｖｒの何れかを容量素子Ｃ１＿ｄの他方の電極に供給するか、供給を停止させる。また、スイッチＳＷ１＿ｂは、制御信号φ１ｂｔｍによってオンオフを切り替える。
図１９の例では、容量素子Ｃ１＿８は、並列に設けられた３つの容量素子Ｃ１＿８ａ〜Ｃ１＿８ｃによって構成されている。なお、容量素子Ｃ１＿８ａ〜Ｃ１＿８ｃの容量値は、それぞれ９６Ｃ，９６Ｃ，６４Ｃを示している。また、スイッチＳＷ１＿８は、容量素子Ｃ１＿８ａ〜Ｃ１＿８ｃのそれぞれに直列に設けられたスイッチＳＷ１＿８ａ〜ＳＷ１＿８ｃによって構成されている。
ここで、図１９の例では、逐次比較型ＡＤ変換器に設けられた容量素子Ｃ１＿８〜Ｃ１＿０，Ｃ１＿ｄを用いてアナログフィルタＦＬＴ２の構成が実現される。具体的には、容量値３２Ｃの容量素子Ｃ１＿５によって図１０でいう容量素子Ｃ１ｈが構成される。容量値６４Ｃの容量素子Ｃ１＿６によって図１０でいう容量素子Ｃ２ｈが構成される。容量値９６Ｃの容量素子Ｃ１＿８ｃによって図１０でいう容量素子Ｃ３ｈが構成される。容量値１２８Ｃの容量素子Ｃ１＿７によって図１０でいう容量素子Ｃ４ｈが構成される。容量値９６Ｃの容量素子Ｃ１＿８ｂによって図１０でいう容量素子Ｃ５ｈが構成される。容量値６４Ｃの容量素子Ｃ１＿８ａによって図１０でいう容量素子Ｃ６ｈが構成される。合計容量値３２Ｃの容量素子Ｃ１＿４〜Ｃ１＿０，Ｃ１＿ｄからなる容量素子Ｃ１＿ｘによって図１０でいう容量値Ｃ７ｈが構成される。
即ち、スイッチＳＷ１＿５は、電圧＋Ｖｒ，−Ｖｒの容量素子Ｃ１＿５への供給を停止させている場合において、制御信号φ１１によって、入力電圧Ｖｉの容量素子Ｃ１＿５への供給の有無を切り替える。スイッチＳＷ１＿６は、電圧＋Ｖｒ，−Ｖｒの容量素子Ｃ１＿６への供給を停止させている場合において、制御信号φ１２によって、入力電圧Ｖｉの容量素子Ｃ１＿６への供給の有無を切り替える。スイッチＳＷ１＿８ｃは、電圧＋Ｖｒ，−Ｖｒの容量素子Ｃ１＿８ｃへの供給を停止させている場合において、制御信号φ１３によって、入力電圧Ｖｉの容量素子Ｃ１＿８ｃへの供給の有無を切り替える。スイッチＳＷ１＿７は、電圧＋Ｖｒ，−Ｖｒの容量素子Ｃ１＿７への供給を停止させている場合において、制御信号φ１４によって、入力電圧Ｖｉの容量素子Ｃ１＿７への供給の有無を切り替える。スイッチＳＷ１＿８ｂは、電圧＋Ｖｒ，−Ｖｒの容量素子Ｃ１＿８ｂへの供給を停止させている場合において、制御信号φ１５によって、入力電圧Ｖｉの容量素子Ｃ１＿８ｂへの供給の有無を切り替える。スイッチＳＷ１＿８ａは、電圧＋Ｖｒ，−Ｖｒの容量素子Ｃ１＿８ａへの供給を停止させている場合において、制御信号φ１６によって、入力電圧Ｖｉの容量素子Ｃ１＿８ａへの供給の有無を切り替える。スイッチＳＷ１＿４〜ＳＷ１＿０，ＳＷ１＿ｄは、電圧＋Ｖｒ，−Ｖｒの容量素子Ｃ１＿ｘへの供給を停止させている場合において、制御信号φ１７によって、入力電圧Ｖｉの容量素子Ｃ１＿ｘへの供給の有無を切り替える。それにより、アナログフィルタＦＬＴ２によるフィルタリングが実現可能となる。
図２０は、低速ＡＤ変換器ＬＣ２の動作を示すタイミングチャートである。
まず、サンプリングモードでは、制御信号φ１ｂｔｍがＨレベルに設定されてスイッチＳＷ１＿ｂがオンすることにより、各容量素子Ｃ１＿５、Ｃ１＿６、Ｃ１＿８ｃ、Ｃ１＿７、Ｃ１＿８ｂ、Ｃ１＿８ａ、Ｃ１＿ｘの一方の電極にはグランドレベルの電圧（０Ｖ）が印可される（時刻ｔ２１〜ｔ２２）。また、制御信号Ｄ８〜Ｄ０，Ｄｄが電圧＋Ｖｒ，−Ｖｒの容量素子への供給停止（図２０の“ｏｆｆ”）を示す状態で、制御信号φ１１〜φ１７が順番に一時的にＨレベルになることにより、入力電圧Ｖｉの電荷が容量素子Ｃ１＿５、Ｃ１＿６、Ｃ１＿８ｃ、Ｃ１＿７、Ｃ１＿８ｂ、Ｃ１＿８ａ、Ｃ１＿ｘの他方の電極に順番に蓄積される（時刻ｔ２１〜ｔ２２）。つまり、サンプリングモードでは、入力電圧Ｖｉのサンプリングのみならず、アナログフィルタＦＬＴ２によるフィルタリングも同時に行われる。
その後、ホールドモードでは、制御信号φ１ｂｔｍがＨレベルからＬレベルに変化してスイッチＳＷ１＿ｂがオフすることにより、各容量素子の一方の電極がフローティング状態に切り替わるとともに、制御信号φ１１〜φ１７が何れもＨレベルからＬレベルに切り替わることにより、各容量素子の他方の電極への入力電圧Ｖｉの印加が停止する（時刻ｔ２２）。
その後、電荷再分配モードでは、まず、最上位ビットの容量素子Ｃ１＿８の他方の電極に電圧＋Ｖｒが印可され、残りの容量素子Ｃ１＿７〜Ｃ１＿０，Ｃ１＿ｄの他方の電極に電圧−Ｖｒが印可される（時刻ｔ２２〜ｔ２３）。それにより、コンパレータ２０２の２つの入力端子には、差電圧として−Ｖｉが印可される。比較制御部２０３は、このときのコンパレータ２０２の比較結果に基づいて、最上位ビットの容量素子Ｃ１＿８の他方の電極に印可される電圧を、電圧＋Ｖ，−Ｖｒの何れかに固定させる（時刻ｔ２３〜ｔ２５）。例えば、Ｖｉ＞０の場合、比較制御部２０３から出力されるデジタル信号（出力信号Ｓ２１）の最上位ビットの値が１に確定する。この場合、最上位ビットの容量素子Ｃ１＿８の他方の電極に印可される電圧は、電圧＋Ｖｒに固定される。それに対し、Ｖｉ＜０の場合、比較制御部２０３から出力されるデジタル信号の最上位ビットの値が０に確定する。この場合、最上位ビットの容量素子Ｃ１＿８の他方の電極に印可される電圧は、電圧−Ｖｒに固定される。
その後、最上位ビットの次の上位ビットである容量素子Ｃ１＿７の他方の電極に電圧＋Ｖｒが印可され、残りの容量素子Ｃ１＿６〜Ｃ１＿０，Ｃ１＿ｄの他方の電極には電圧−Ｖｒが印可される（時刻ｔ２３〜ｔ２４）。それにより、コンパレータ２０２の２つの入力端子には、差電圧として−Ｖｉ＋Ｖｒ×（最上位ビットの値）−Ｖｒ／２が印可される。比較制御部２０３は、このときのコンパレータ２０２の比較結果に基づいて、デジタル信号の上位２ビット目の値を確定させるとともに、容量素子Ｃ１＿７の他方の電極に印可される電圧を、電圧＋Ｖ，−Ｖｒの何れかに固定させる（時刻ｔ２４〜ｔ２５）。
このような動作が、最下位ビットの容量素子Ｃ１＿０まで順番に繰り返されることで、比較制御部２０３から出力されるデジタル信号（出力信号Ｓ２１）の値が確定する（時刻ｔ２５）。
なお、本実施の形態では、ＡＤ変換器ＬＣ２が、並列に設けられた４個の逐次比較型ＡＤ変換器によって構成されている。ＡＤ変換器ＬＣ２は、これら４個の逐次比較型ＡＤ変換器を用いて異なるタイミングでＡＤ変換を実行することにより、効率良くかつ高精度にＡＤ変換を実行することができる。以下、図１９及び図２０に加えて、図２１を用いて簡単に説明する。
図２１は、ＡＤ変換器ＬＣ２を構成する４個の逐次比較型ＡＤ変換器の動作を説明するための図である。なお、本実施の形態では、ＡＤ変換器ＬＣ２が、初段の変調器ＳＤＭ１のサンプリング周波数ｆｓのＭ分の１のサンプリング周波数ｆｓ／Ｍでサンプリングを行っている。即ち、ＡＤ変換器ＬＣ２を構成する４個の逐次比較型ＡＤ変換器は、それぞれ、Ｍクロックサイクル毎にタイミングをずらしてサンプリングを行っている。この場合、一つの逐次比較型ＡＤ変換器に割り当てられるＡＤ変換期間は、“Ｍ×逐次比較型ＡＤ変換器の個数（スライス数）−アナログフィルタのタップ数”のクロックサイクルとなる。本例では、Ｍ＝４、スライス数＝４、タップ数＝７であるため、一つの逐次比較型ＡＤ変換器に割り当てられるＡＤ変換期間は、９（＝４×４−７）クロックサイクルである。
まず、第１の逐次比較型ＡＤ変換器では、７クロックサイクルの期間をかけてサンプリング及びフィルタリングが行われ、その後、９クロックサイクルの期間をかけてＡＤ変換が行われる。また、第２の逐次比較型ＡＤ変換器では、第１の逐次比較型ＡＤ変換器によるサンプリングの開始から４クロックサイクル経過後に、７クロックサイクルの期間をかけてサンプリング及びフィルタリングが行われ、その後、９クロックサイクルの期間をかけてＡＤ変換が行われる。また、第３の逐次比較型ＡＤ変換器では、第２の逐次比較型ＡＤ変換器によるサンプリングの開始から４クロックサイクル経過後に、７クロックサイクルの期間をかけてサンプリング及びフィルタリングが行われ、その後、９クロックサイクルの期間をかけてＡＤ変換が行われる。また、第４の逐次比較型ＡＤ変換器では、第３の逐次比較型ＡＤ変換器によるサンプリングの開始から４クロックサイクル経過後に、７クロックサイクルの期間をかけてサンプリング及びフィルタリングが行われ、その後、９クロックサイクルの期間をかけてＡＤ変換が行われる。ここで、第４の逐次比較型ＡＤ変換器によるサンプリングの開始から４クロックサイクル経過後には、第１の逐次比較型ＡＤ変換器によるＡＤ変換は完了しているため、第１の逐次比較型ＡＤ変換器による次のサンプリング及びフィルタリングが開始される。このような動作が繰り返される。
このように、本実施の形態に係るＭＡＳＨ型シグマデルタＡＤ変換装置２は、ＭＡＳＨ型シグマデルタＡＤ変換装置１と同等程度の効果を奏することができる。また、本実施の形態に係るＭＡＳＨ型シグマデルタＡＤ変換装置２は、アナログフィルタＦＬＴ２及び低速ＡＤ変換器ＬＣ２が容量素子を共用することにより、回路規模の増大を抑制することができるとともに、アナログフィルタＦＬＴ２及び低速ＡＤ変換器ＬＣ２間にバッファを設ける必要が無くなるため、消費電力の増大を抑制することができる。
本実施の形態では、Ｍ＝４、スライス数＝４、タップ数＝７である場合を例に説明したが、これに限られない。効率良く且つ高精度にＡＤ変換を実行できるのであれば、Ｍの値、スライス数、タップ数は任意の値に設定可能である。各逐次比較型ＡＤ変換器は、９ビット幅のデジタル信号を生成する場合に限られず、Ｍの値、スライス数、タップ数等に応じて決定される任意のビット幅のデジタル信号を生成する構成に適宜変更可能である。
＜実施の形態３＞
図２２は、実施の形態３に係るＭＡＳＨ型シグマデルタＡＤ変換装置３の主要部の構成例を示すブロック図である。
図２２に示すように、ＭＡＳＨ型シグマデルタＡＤ変換装置３は、ＭＡＳＨ型シグマデルタＡＤ変換装置１の場合と比較して、シグマデルタ型変調器ＳＤＭ１に設けられた量子化器ＱＴ１として逐次比較型ＡＤ変換器ＱＴ１ａを備え、逐次比較型ＡＤ変換器ＱＴ１ａの電荷保持ノードＮ２の電圧信号Ｍ１１をシグマデルタ型変調器ＳＤＭ１の出力信号としてアナログフィルタＦＬＴ２に出力している。また、ＭＡＳＨ型シグマデルタＡＤ変換装置３は、ＤＡ変換回路ＤＡＣ１２，ＤＡＣ１３及びアナログ加減算器ＡＳ２１を備えていない。
≪逐次比較型ＡＤ変換器ＱＴ１ａの詳細≫
図２３は、逐次比較型ＡＤ変換器ＱＴ１ａの構成例を示す図である。なお、図２３の例では、逐次比較型ＡＤ変換器ＱＴ１ａの内部にアナログ加減算器ＡＳ１２の機能が組み込まれている。なお、本例では、逐次比較型ＡＤ変換器ＱＴ１ａが、シングルエンド型である場合について説明しているが、これに限られず、差動増幅型であっても良い。
図２３に示すように、逐次比較型ＡＤ変換器ＱＴ１ａは、ＤＡ変換器３０１と、コンパレータ３０２と、比較制御部３０３と、を備える。ＤＡ変換器３０１は、比較制御部３０３から逐次出力されるデジタル信号を、下限値“−Ｖｒ”から上限値“＋Ｖｒ”までの範囲をフルスケールとしてアナログ電圧Ｖ２ａに変換する。また、ＤＡ変換器３０１は、入力電圧（便宜的にＶｉとする）をサンプリングしてホールドするサンプルホールド回路としての機能も含んでいる。コンパレータ３０２は、ＤＡ変換器３０１のサンプルホールド機能によってホールドされた入力電圧Ｖｉと、ＤＡ変換器３０１によるＡＤ変換結果であるアナログ電圧Ｖ２ａと、を比較して比較結果を出力する。比較制御部３０３は、コンパレータ３０２による比較結果に基づいて、デジタル信号の値を切り替える。このような動作が繰り返されることで、入力電圧Ｖｉに最も近い値を示すアナログ電圧Ｖ２ａに対応するデジタル信号の値が確定する。逐次比較型ＡＤ変換器ＱＴ１ａは、このデジタル信号を出力信号Ｓ１１として出力する。
具体的には、ＤＡ変換器３０１は、上位ビットから下位ビットにかけて容量値がバイナリ加重された３個の容量素子Ｃ２＿２〜Ｃ２＿０と、最下位ビットの容量素子Ｃ２＿０と同じ容量値を有するダミーの容量素子Ｃ２＿ｄと、最上位ビットの容量素子Ｃ２＿２の２倍の容量値８Ｃに係数αを乗じた容量値８αＣを有する容量素子Ｃ２＿３と、これら容量素子Ｃ２＿３〜Ｃ２＿０，Ｃ２＿ｄのそれぞれに直列に設けられた複数のスイッチＳＷ２＿３〜ＳＷ２＿０，ＳＷ２＿ｄと、を有する。スイッチＳＷ２＿ｂは、各容量素子Ｃ２＿３〜Ｃ２＿０，Ｃ２＿ｄの一方の電極とコンパレータ３０２との間のノード（電荷保持ノードＮ２側の電極）と、接地電圧端子ＧＮＤと、の間に設けられている。
スイッチＳＷ２＿２〜ＳＷ２＿０，ＳＷ２＿ｄは、動作モードやＤＡ変換されるデジタル信号の値に基づいて、比較制御部３０３によって制御される。例えば、スイッチＳＷ２＿２は、制御信号Ｄ２２、φ２０によって、電圧＋Ｖｒ、−Ｖｒ、Ｖｉの何れかを選択して容量素子Ｃ２＿２の他方の電極に供給する。スイッチＳＷ２＿１は、制御信号Ｄ２１、φ２０によって、電圧＋Ｖｒ、−Ｖｒ、Ｖｉの何れかを選択して容量素子Ｃ２＿１の他方の電極に供給する。スイッチＳＷ２＿０は、制御信号Ｄ２０、φ２０によって、電圧＋Ｖｒ、−Ｖｒ、Ｖｉの何れかを選択して容量素子Ｃ２＿０の他方の電極に供給する。スイッチＳＷ２＿ｄは、制御信号Ｄ２ｄ、φ２０によって、電圧＋Ｖｒ、−Ｖｒ、Ｖｉの何れかを選択して容量素子Ｃ２＿ｄの他方の電極に供給する。また、スイッチＳＷ２＿ｂは、制御信号φ２ｂｔｍによってオンオフを切り替える。
また、スイッチＳＷ２＿３は、プローブ信号Ｘに応じた値を示す制御信号φＤ２ｐｍによって制御される。例えば、スイッチＳＷ２＿３は、プローブ信号Ｘが“＋１”を示す場合、電圧＋Ｖｒを容量素子Ｃ２＿３の他方の電極に供給し、プローブ信号Ｘが“−１”を示す場合、電圧−Ｖｒを容量素子Ｃ２＿３の他方の電極に供給する。
図２４は、逐次比較型ＡＤ変換器ＱＴ１ａの動作を示すタイミングチャートである。
まず、サンプリングモードでは、制御信号φ２ｂｔｍがＨレベルに設定されてスイッチＳＷ２＿ｂがオンすることにより、容量素子Ｃ２＿３〜Ｃ２＿０，Ｃ２＿ｄの一方の電極にはグランドレベルの電圧（０Ｖ）が印可される（時刻ｔ３１〜ｔ３２）。また、制御信号Ｄ２２〜Ｄ２０，Ｄ２ｄが電圧＋Ｖｒ，−Ｖｒの容量素子Ｃ２＿２〜Ｃ２＿０，Ｃ２＿ｄの他方の電極への供給停止（図２４の“ｏｆｆ”）を示す状態で、制御信号φ２０がＨレベルを示すことにより、容量素子Ｃ２＿２〜Ｃ２＿０，Ｃ２＿ｄの他方の電極には入力電圧Ｖｉが印可される（時刻ｔ３１〜ｔ３２）。また、このとき、容量素子Ｃ２＿３の他方の電極には、プローブ信号Ｘに応じた電圧＋Ｖｒ，−Ｖｒの何れかが印可される（時刻ｔ３１〜ｔ３２）。つまり、入力電圧Ｖｉにプローブ信号Ｘ成分が加算される。
その後、ホールドモードでは、制御信号φ２ｂｔｍがＨレベルからＬレベルに変化してスイッチＳＷ２＿ｂがオフすることにより、容量素子Ｃ２＿３〜Ｃ２＿０，Ｃ２＿ｄの一方の電極がフローティング状態に切り替わるとともに、制御信号φ２０がＨレベルからＬレベルに切り替わることにより、容量素子Ｃ２＿２〜Ｃ２＿０，Ｃ２＿ｄの一方の電極への入力電圧Ｖｉの印加が停止する（時刻ｔ３２）。
その後、電荷再分配モードでは、まず、最上位ビットの容量素子Ｃ２＿２の他方の電極に電圧＋Ｖｒが印可され、残りの容量素子Ｃ２＿３，Ｃ２＿１，Ｃ２＿０，Ｃ２＿ｄの他方の電極に電圧−Ｖｒが印可される（時刻ｔ３２〜ｔ３３）。それにより、コンパレータ３０２の２つの入力端子には、差電圧として−Ｖｉ−（プローブ信号Ｘ成分の電圧）が印可される。比較制御部３０３は、このときのコンパレータ３０２の比較結果に基づいて、最上位ビットの容量素子Ｃ２＿２の他方の電極に印可される電圧を、電圧＋Ｖｒ，−Ｖｒの何れかに固定させる（時刻ｔ３３〜ｔ３６）。例えば、Ｖｉ＋（プローブ信号Ｘ成分の電圧）＞０の場合、比較制御部３０３から出力されるデジタル信号（出力信号Ｓ１１）の最上位ビットの値が１に確定する。この場合、最上位ビットの容量素子Ｃ２＿２の他方の電極に印可される電圧は、電圧＋Ｖｒに固定される。それに対し、Ｖｉ＋（プローブ信号Ｘ成分の電圧）＜０の場合、比較制御部３０３から出力されるデジタル信号の最上位ビットの値が０に確定する。この場合、最上位ビットの容量素子Ｃ２＿２の他方の電極に印可される電圧は、電圧−Ｖｒに固定される。
その後、最上位ビットの次の上位ビットである容量素子Ｃ２＿１の他方の電極に電圧＋Ｖｒが印可され、残りの容量素子Ｃ２＿３，Ｃ２＿０，Ｃ２＿ｄの他方の電極には電圧−Ｖｒが印可される（時刻ｔ３３〜ｔ３４）。それにより、コンパレータ３０２の２つの入力端子には、差電圧として−Ｖｉ＋Ｖｒ×（最上位ビットの値）−Ｖｒ／２が印可される。比較制御部３０３は、このときのコンパレータ３０２の比較結果に基づいて、デジタル信号の上位２ビット目の値を確定させるとともに、容量素子Ｃ２＿１の他方の電極に印可される電圧を、電圧＋Ｖ，−Ｖｒの何れかに固定させる（時刻ｔ３４〜ｔ３６）。
このような動作が、最下位ビットの容量素子Ｃ２＿０まで順番に繰り返されることで、比較制御部２０３から出力されるデジタル信号（出力信号Ｓ１１）の値が確定する（時刻ｔ２５）。なお、この出力信号Ｓ１１には、プローブ信号Ｘ成分が含まれている。
その後、容量素子Ｃ２＿３の他方の電極には、再びプローブ信号Ｘに応じた電圧＋Ｖｒ，−Ｖｒの何れかが印可される（時刻ｔ３５〜ｔ３６）。それにより、電荷保持ノードＮ２は、プローブ信号Ｘ成分と量子化誤差Ｑ１とを加算した電圧値を示す。電荷保持ノードＮ２の電圧は、逐次比較型ＡＤ変換器ＱＴ１ａの中間信号Ｍ１１として、アナログフィルタＦＬＴ２に出力される。
ＭＡＳＨ型シグマデルタＡＤ変換装置３のその他の構成については、ＭＡＳＨ型シグマデルタＡＤ変換装置１の場合と同様であるため、その説明を省略する。
このように、本実施の形態に係るＭＡＳＨ型シグマデルタＡＤ変換装置３は、ＭＡＳＨ型シグマデルタＡＤ変換装置１と同等程度の効果を奏することができる。また、本実施の形態に係るＭＡＳＨ型シグマデルタＡＤ変換装置３は、アナログ加減算器ＡＳ２１を設ける必要がないため、回路規模の増大を抑制することができるとともに、消費電力の増大を抑制することができる。
本実施の形態では、逐次比較型ＡＤ変換器ＱＴ１ａが３ビット幅の出力信号Ｓ１１を生成する場合を例に説明したが、これに限られず、任意のビット幅の出力信号Ｓ１１を生成する構成に適宜変更可能である。
＜実施の形態４＞
図２５は、実施の形態４に係るＭＡＳＨ型シグマデルタＡＤ変換装置４の主要部の構成例を示すブロック図である。
図２５に示すように、ＭＡＳＨ型シグマデルタＡＤ変換装置４は、ＭＡＳＨ型シグマデルタＡＤ変換装置１と比較して、フィルタＦＬＴ４と、タップ係数変換＆間引き回路（以下、間引き回路と称す）ＤＭ１と、間引き回路ＤＭ２と、をさらに備える。
フィルタＦＬＴ４は、シグマデルタ型変調器ＳＤＭ１とノイズキャンセルフィルタＮＣＦ１との間に設けられ、シグマデルタ型変調器ＳＤＭ１の出力信号Ｓ１１のフィルタリングを行ってノイズキャンセルフィルタＮＣＦ１に出力する。
ここで、ノイズキャンセルフィルタＮＣＦ２の伝達関数Ｈ１Ｄ（ｆ）は、適応フィルタＡＦ１によって探索された伝達関数Ｈ１Ａ＿Ｒ（ｆ）と、フィルタＦＬＴ４の伝達関数と、の積で表されるように調整されることが好ましい。そこで、間引き回路ＤＭ１は、まず、適応フィルタＡＦ１によって探索された伝達関数Ｈ１Ａ＿Ｒ（ｆ）と、フィルタＦＬＴ４の伝達関数と、の積を算出する。
また、ノイズキャンセルフィルタＮＣＦ２は、低速ＡＤ変換器ＬＣ１と同じ動作周波数ｆｓ／Ｍで動作するのが通常である。しかしながら、間引き回路ＤＭ１によって算出された伝達関数は、動作周波数ｆｓで動作することを想定して算出されたものである。そこで、間引き回路ＤＭ１は、さらに、算出された伝達関数を表すのに用いられる複数のタップ係数をＭ分の１に間引く。それにより、間引き回路ＤＭ１から出力されるタップ係数は、動作周波数ｆｓ／Ｍで動作することを想定したものとなる。ノイズキャンセルフィルタＮＣＦ２の伝達関数Ｈ１Ｄ（ｆ）は、この間引き回路ＤＭ１から出力されたタップ係数によって調整される。
他方、ノイズキャンセルフィルタＮＣＦ１は、ノイズキャンセルフィルタＮＣＦ２に合わせて動作周波数ｆｓ／Ｍで動作するのが通常である。そこで、間引き回路ＤＭ２は、適応フィルタＡＦ２によって探索された伝達関数Ｈ２Ａ＿Ｒ（ｆ）を表すのに用いられる複数のタップ係数をＭ分の１に間引く。それにより、間引き回路ＤＭ２から出力されるタップ係数は、動作周波数ｆｓ／Ｍで動作することを想定したものとなる。ノイズキャンセルフィルタＮＣＦ１の伝達関数Ｈ２Ｄ（ｆ）は、この間引き回路ＤＭ２から出力されたタップ係数によって調整される。
ＭＡＳＨ型シグマデルタＡＤ変換装置４のその他の構成については、ＭＡＳＨ型シグマデルタＡＤ変換装置１の場合と同様であるため、その説明を省略する。
本実施の形態に係るＭＡＳＨ型シグマデルタＡＤ変換装置４は、ＭＡＳＨ型シグマデルタＡＤ変換装置１と同等程度の効果を奏することができる。さらに、ＭＡＳＨ型シグマデルタＡＤ変換装置４は、適応フィルタＡＦ１，ＡＦ２のそれぞれによって探索された伝達関数を表すのに用いられる複数のタップ係数をＭ分の１に間引くことによって、それら間引いた結果を、低速ＡＤ変換器ＬＣ１と同じ動作周波数ｆｓ／Ｍで動作するノイズキャンセルフィルタＮＣＦ２，ＮＣＦ１のそれぞれに適した伝達関数として採用することができる。
なお、ＭＡＳＨ型シグマデルタＡＤ変換装置４の構成は、ＭＡＳＨ型シグマデルタＡＤ変換装置１に採用されるのみならず、他のＭＡＳＨ型シグマデルタＡＤ変換装置にも採用されることができる。
＜実施の形態５＞
図２６は、実施の形態５に係るＭＡＳＨ型シグマデルタＡＤ変換装置５の主要部の構成例を示すブロック図である。
図２６に示すように、ＭＡＳＨ型シグマデルタＡＤ変換装置５は、ＭＡＳＨ型シグマデルタＡＤ変換装置１の場合と比較して、アナログ加減算器ＡＳ２１による量子化器ＱＴ１の前後の信号間の減算によって、プローブ信号Ｘ成分及び量子化誤差Ｑ１の加算信号を生成するのではなく、アナログ積分器ユニットＩＮＴＵ１の複数の内部ノードの電圧を合成することによって、プローブ信号Ｘ成分及び量子化誤差Ｑ１の加算信号を生成している。
ＭＡＳＨ型シグマデルタＡＤ変換装置５のその他の構成については、ＭＡＳＨ型シグマデルタＡＤ変換装置１の場合と同様であるため、その説明を省略する。
本実施の形態に係るＭＡＳＨ型シグマデルタＡＤ変換装置５は、ＭＡＳＨ型シグマデルタＡＤ変換装置１と同等程度の効果を奏することができる。さらに、ＭＡＳＨ型シグマデルタＡＤ変換装置５は、アナログ加減算器ＡＳ２１及びＤＡ変換回路ＤＡＣ１２を設ける必要がないため、回路規模の増大を抑制することができるとともに、消費電力の増大を抑制することができる。
なお、ＭＡＳＨ型シグマデルタＡＤ変換装置５の構成は、ＭＡＳＨ型シグマデルタＡＤ変換装置１に採用されるのみならず、他のＭＡＳＨ型シグマデルタＡＤ変換装置にも採用されることができる。
以上のように、上記実施の形態１〜５に係るＭＡＳＨ型シグマデルタＡＤ変換装置は、キャリブレーション回路ＣＡＬ１を用いることによって量子化器ＱＴ１において発生した量子化誤差Ｑ１をキャンセルすることができるため、精度の高いＡＤ変換を実行することができる。さらに、上記実施の形態１〜５に係るＭＡＳＨ型シグマデルタＡＤ変換装置は、初段のシグマデルタ型変調器の後段にさらにシグマデルタ型変調器を備える代わりに、アナログフィルタ及び低速ＡＤ変換器を備えている。それにより、上記実施の形態１〜５に係るＭＡＳＨ型シグマデルタＡＤ変換装置は、高速動作が必要なアナログ積分器ユニット、量子化器及びＤＡ変換回路を削減することができるため、消費電力を低減することができる。
また、上記実施の形態１〜５に係るＭＡＳＨ型シグマデルタＡＤ変換装置は、アナログ積分器の特性ばらつきに限られず、その他の各種回路の特性ばらつき（例えば、アナログ加減算器の特性ばらつき、量子化器とＤＡ変換回路との間の基準電圧ミスマッチに伴う特性ばらつき等）が存在する状況下においても、量子化誤差Ｑ１をノイズキャンセルフィルタＮＣＦ１，ＮＣＦ２を用いてキャンセルすることができる。
さらに、上記実施の形態１〜５に係るＭＡＳＨ型シグマデルタＡＤ変換装置は、外部入力信号ＳＩに対するＡ／Ｄ変換を行いながら、バックグランドで適応フィルタＡＦ１，ＡＦ２の探索動作を行うことが可能である。それにより、例えば、使用環境の変化等に伴い各種回路の特性変動が生じた場合であっても、量子化誤差Ｑ１を、ノイズキャンセルフィルタＮＣＦ１，ＮＣＦ２を用いて速やかにキャンセルすることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
例えば、上記の実施の形態に係る半導体装置では、半導体基板、半導体層、拡散層（拡散領域）などの導電型（ｐ型もしくはｎ型）を反転させた構成としてもよい。そのため、ｎ型、及びｐ型の一方の導電型を第１の導電型とし、他方の導電型を第２の導電型とした場合、第１の導電型をｐ型、第２の導電型をｎ型とすることもできるし、反対に第１の導電型をｎ型、第２の導電型をｐ型とすることもできる。
１〜５ ＭＡＳＨ型シグマデルタＡＤ変換装置
１ｅ ＭＡＳＨ型シグマデルタＡＤ変換装置
１１ ＣＰＵ
１２ ＲＡＭ
１３ ＤＡ変換器
１４ 不揮発性メモリ
５０，６０ＭＡＳＨ型シグマデルタＡＤ変換装置
２０１，３０１ ＤＡ変換器
２０２，３０２ コンパレータ
２０３，３０３ 比較制御部
ＡＤＣ＿１〜ＡＤＣ＿ｎ ＡＤ変換器
ＡＦ１ 適応フィルタ
ＡＦ２ 適応フィルタ
ＡＩＮＴ１ アナログ積分器
ＡＩＮＴ１ａ〜ＡＩＮＴ１ｃ アナログ積分器
ＡＩＮＴ２ アナログ積分器
ＡＭＰ１１，ＡＭＰ１２，ＡＭＰ２１ アンプ回路
ＡＭＰ１３ アンプ回路
ＡＮＴｔ 送信アンテナ
ＡＮＴｒ＿１〜ＡＮＴｒ＿ｎ 受信アンテナ
ＡＳ１１，ＡＳ１２，ＡＳ２１ アナログ加減算器
ＡＳｉ１，ＡＳｉ２ アナログ加減算器
ＢＢＵ ベースバンドユニット
Ｃ１ａ〜Ｃ１ｃ 容量素子
Ｃ１ｆ，Ｃ２ｆ 容量素子
Ｃ１ｇ〜Ｃ４ｇ 容量素子
Ｃ１ｈ〜Ｃ７ｈ 容量素子
Ｃ１ｉ〜Ｃ７ｉ 容量素子
Ｃ２ｃ 容量素子
Ｃ８ｈ，Ｃ８ｉ 容量素子
ＣＡＬ１ キャリブレーション回路
ＣＡＬ５１ キャリブレーション回路
ＤＡＣ１１〜ＤＡＣ１３，ＤＡＣ２１ ＤＡ変換回路
ＤＡＣｉ ＤＡ変換回路
ＤＭ１ タップ係数変換＆間引き回路
ＤＭ２ 間引き回路
ＤＡＳ３１ デジタル加減算器
ＤＡＳ４１ デジタル加減算器
ＤＡＳ４２ デジタル加減算器
ＦＬＴ１ アナログフィルタ
ＦＬＴ１ａ〜ＦＬＴ１ｅ アナログフィルタ
ＦＬＴ２ アナログフィルタ
ＦＬＴ４ フィルタ
ＩＡ＿１〜ＩＡ＿ｎ アンプ
ＩＮＴＵ１，ＩＮＴＵ２ アナログ積分器ユニット
ＩＮＴＵ１ａ アナログ積分器ユニット
ＬＣ１，ＬＣ２ 低速ＡＤ変換器
ＬＰＦ ロウパスフィルタ
ＭＩＸ＿１〜ＭＩＸ＿ｎ ミキサ
ＭＯＤ 変調器
ＮＣＦ１，ＮＣＦ２ ノイズキャンセルフィルタ
ＮＣＦ５１，ＮＣＦ５２ ノイズキャンセルフィルタ
ＮＣＵ１ ノイズキャンセル回路
ＮＣＵ５１ ノイズキャンセル回路
ＯＳＣ 発振器
ＯＰＡ１ａ，ＯＰＡ１ｃ，ＯＰＡ１ｄ，ＯＰＡ１ｆ オペアンプ
ＯＴＡ１ｂ 電流アンプ
ＯＴＡ１ｇ〜ＯＴＡ４ｇ 電流アンプ
ＰＡ パワーアンプ
ＱＴ１，ＱＴ２ 量子化器
ＱＴ１ａ 逐次比較型ＡＤ変換器
Ｒ１ａ 抵抗素子
Ｒ１ｄ，Ｒ２ｄ 入力抵抗
Ｒ１ｆ〜Ｒ３ｆ 抵抗素子
Ｒ３ｄ 帰還抵抗
ＲＦＵ 高周波ユニット
ＳＤＭ１ シグマデルタ型変調器
ＳＤＭ５１，ＳＤＭ５２ シグマデルタ型変調器
ＳＷ１ｃ〜ＳＷ４ｃ スイッチ
ＳＷ１ｈ＿１〜ＳＷ１ｈ＿７ スイッチ
ＳＷ１ｉ＿１〜ＳＷ１ｉ＿７ スイッチ
ＳＷ２ｈ＿１〜ＳＷ２ｈ＿７ スイッチ
ＳＷ２ｉ＿１〜ＳＷ２ｉ＿７ スイッチ
ＳＷ３ｈ，ＳＷ３ｉ スイッチ
ＳＹＳ１ ミリ波レーダシステム
ＸＧ プローブ信号生成回路

Claims (20)

  1. プローブ信号を生成するプローブ信号生成回路と、
    アナログ回路によって構成された第１アナログ積分器と、前記第１アナログ積分器の出力信号と前記プローブ信号との加算信号を量子化する第１量子化器と、を有する第１変調器と、
    前記第１量子化器において発生した量子化誤差と、前記プローブ信号と、を抽出した抽出信号のフィルタリングを行うアナログフィルタと、
    前記アナログフィルタの出力信号をＡＤ変換する、前記第１変調器よりも動作周波数の低い第１ＡＤ変換器と、
    前記プローブ信号に応じた前記第１量子化器の出力信号を観測することによって前記第１変調器の伝達関数である第１伝達関数を探索する第１適応フィルタと、
    前記プローブ信号に応じた前記第１ＡＤ変換器の出力信号を観測することによって、前記第１変調器の出力から前記アナログフィルタを介して前記第１ＡＤ変換器にかけての伝達関数である第２伝達関数を探索する第２適応フィルタと、
    前記第１適応フィルタによる探索結果と、前記第２適応フィルタによる探索結果と、を用いて、前記第１量子化器の出力信号を、当該第１量子化器の出力信号に含まれる前記量子化誤差及び前記プローブ信号をキャンセルしたうえで出力する、ノイズキャンセル回路と、
    を備えた、ＭＡＳＨ型かつシグマデルタ型のＡＤ変換装置。
  2. 前記アナログフィルタは、ロウパスフィルタである、
    請求項１に記載のＡＤ変換装置。
  3. 前記アナログフィルタは、オペアンプ帰還型のアクティブフィルタである、
    請求項１に記載のＡＤ変換装置。
  4. 前記アナログフィルタは、Ｇｍ−Ｃフィルタである、
    請求項１に記載のＡＤ変換装置。
  5. 前記アナログフィルタは、離散時間型のフィルタである、
    請求項１に記載のＡＤ変換装置。
  6. 前記アナログフィルタは、並列に設けられた複数の離散時間型のフィルタを有し、
    前記複数の離散時間型のフィルタは、それぞれ異なるタイミングでフィルタリングを行うように構成されている、
    請求項１に記載のＡＤ変換装置。
  7. 前記アナログフィルタは、前記第２適応フィルタによる探索結果に応じて周波数特性を調整可能に構成されている、
    請求項１に記載のＡＤ変換装置。
  8. 前記アナログフィルタは、
    前記第２適応フィルタによる探索結果に応じて、前記周波数特性を決定する容量値を調整可能に構成された容量素子を有する、
    請求項７に記載のＡＤ変換装置。
  9. 前記第１ＡＤ変換器は、ナイキスト型ＡＤ変換器である、
    請求項１に記載のＡＤ変換装置。
  10. 前記第１ＡＤ変換器は、逐次比較型ＡＤ変換器であって、
    前記アナログフィルタは、前記第１ＡＤ変換器に設けられた容量素子を用いて構成されている、
    請求項１に記載のＡＤ変換装置。
  11. 前記第１ＡＤ変換器は、並列に設けられた複数の逐次比較型ＡＤ変換器を有し、
    前記アナログフィルタは、並列に設けられた複数の離散時間型のフィルタを有し、
    前記複数の離散時間型のフィルタは、それぞれ、複数の逐次比較型ＡＤ変換器に設けられた容量素子を用いて構成され、かつ、異なるタイミングでフィルタリングを行うように構成され、
    前記複数の逐次比較型ＡＤ変換器は、それぞれ、前記複数の離散時間型のフィルタの出力信号をＡＤ変換するように構成されている、
    請求項１に記載のＡＤ変換装置。
  12. 前記第１量子化器は、逐次比較型のＡＤ変換器であって、
    前記第１量子化器において、前記プローブ信号に応じた電圧が保持されたノードの電圧を、前記抽出信号として出力するように構成されている、
    請求項１に記載のＡＤ変換装置。
  13. 前記第１量子化器は、逐次比較型のＡＤ変換器であって、
    前記第１アナログ積分器の出力信号をサンプリングしてホールドするサンプルホールド回路と、
    前記サンプルホールド回路を用いて構成され、比較制御部から逐次出力されるデジタル信号をアナログ信号に変換するＤＡ変換器と、
    前記サンプルホールド回路によってホールドされた前記第１アナログ積分器の出力信号の電圧と、前記ＤＡ変換器による変換結果であるアナログ信号の電圧と、を比較するコンパレータと、
    前記コンパレータによる比較結果に基づいて、前記デジタル信号の値を切り替える前記比較制御部と、
    を備え、
    前記サンプルホールド回路は、
    並列に設けられた複数の第１容量素子と、
    前記複数の第１容量素子に並列に設けられ、前記プローブ信号に応じた電圧をサンプリングしてホールドするための第２容量素子と、
    を有し、
    前記サンプルホールド回路によってホールドされた前記プローブ信号に応じた電圧が、前記抽出信号として出力される、
    請求項１に記載のＡＤ変換装置。
  14. 前記第１適応フィルタによって探索された前記第１伝達関数を表すのに用いられる複数のタップ係数を、前記第１ＡＤ変換器の動作周波数に応じて間引く第１間引き回路と、
    前記第２適応フィルタによって探索された前記第２伝達関数を表すのに用いられる複数のタップ係数を、前記第１ＡＤ変換器の動作周波数に応じて間引く第２間引き回路と、
    をさらに備え、
    前記ノイズキャンセル回路は、前記第１間引き回路の出力と、前記第２間引き回路の出力と、を用いて、前記第１量子化器の出力信号を、当該第１量子化器の出力信号に含まれる前記量子化誤差及び前記プローブ信号をキャンセルしたうえで出力するように構成されている、
    請求項１に記載のＡＤ変換装置。
  15. 前記第１量子化器の出力信号のフィルタリングを行うデジタルフィルタをさらに備え、
    前記第１間引き回路は、さらに、前記第１適応フィルタによって探索された前記第１伝達関数に対して、前記デジタルフィルタの伝達関数を乗じるように構成され、
    前記第１間引き回路は、前記第１適応フィルタによって探索された前記第１伝達関数に前記デジタルフィルタの伝達関数を乗じることによって算出された伝達関数、を表すのに用いられる複数のタップ係数を、前記第１ＡＤ変換器の動作周波数に応じて間引くように構成されている、
    請求項１４に記載のＡＤ変換装置。
  16. 前記プローブ信号は、１ビットの疑似ランダム信号である、
    請求項１に記載のＡＤ変換装置。
  17. 前記ノイズキャンセル回路は、
    前記第１適応フィルタにより探索された前記第１伝達関数が伝達関数として設定される第１ノイズキャンセルフィルタと、
    前記第２適応フィルタにより探索された前記第２伝達関数が伝達関数として設定される第２ノイズキャンセルフィルタと、
    前記第１ノイズキャンセルフィルタの出力信号と、前記第２ノイズキャンセルフィルタの出力信号と、の差分信号を、前記ノイズキャンセル回路の出力信号として出力するデジタル加減算器と、を有する、
    請求項１に記載のＡＤ変換装置。
  18. 前記第１適応フィルタは、前記プローブ信号に応じた前記第１量子化器の出力信号と、前記第１適応フィルタの出力信号と、の誤差を表す第１誤差信号に基づいて、ＬＭＳ（Least Mean Square）アルゴリズムを用いて、前記第１伝達関数を表すのに用いられるタップ係数を探索するように構成され、
    前記第２適応フィルタは、前記プローブ信号に応じた前記第１ＡＤ変換器の出力信号と、前記第２適応フィルタの出力信号と、の誤差を表す第２誤差信号に基づいて、ＬＭＳアルゴリズムを用いて、前記第２伝達関数を表すのに用いられるタップ係数を探索するように構成されている、
    請求項１に記載のＡＤ変換装置。
  19. 送信波を空中に放射する送信アンテナと、
    前記送信波に対する対象物からの反射波を受信する複数の受信アンテナと、
    前記複数の受信アンテナによって受信された前記反射波を、前記送信波を用いてダウンコンバートすることにより複数のビート信号を生成する高周波ユニットと、
    前記複数のビート信号のフィルタリングを行うロウパスフィルタと、
    前記ロウパスフィルタによってフィルタリングが行われた前記複数のビート信号を処理するベースバンドユニットと、
    を備え、
    前記ベースバンドユニットは、
    前記ロウパスフィルタによってフィルタリングが行われた前記複数のビート信号をそれぞれＡＤ変換する請求項１に記載の複数のＡＤ変換装置を備えた、
    ミリ波レーダシステム。
  20. 送信波を空中に放射する送信アンテナと、
    前記送信波に対する対象物からの反射波を受信する複数の受信アンテナと、
    前記複数の受信アンテナによって受信された前記反射波を、前記送信波を用いてダウンコンバートすることにより複数のビート信号を生成する高周波ユニットと、
    前記複数のビート信号のフィルタリングを行うロウパスフィルタと、
    前記ロウパスフィルタによってフィルタリングが行われた前記複数のビート信号を処理するベースバンドユニットと、
    を備え、
    前記ベースバンドユニットは、
    前記ロウパスフィルタによってフィルタリングが行われた前記複数のビート信号をそれぞれＡＤ変換する複数のＡＤ変換装置を備え、
    各前記ＡＤ変換装置は、ＭＡＳＨ型かつシグマデルタ型のＡＤ変換装置であって、
    プローブ信号を生成するプローブ信号生成回路と、
    アナログ回路によって構成された第１アナログ積分器と、前記第１アナログ積分器の出力信号と前記プローブ信号との加算信号を量子化する第１量子化器と、を有する第１変調器と、
    前記第１量子化器において発生した量子化誤差と、前記プローブ信号と、を抽出した抽出信号のフィルタリングを行うアナログフィルタと、
    前記アナログフィルタの出力信号をＡＤ変換する、前記第１変調器よりも動作周波数の低い第１ＡＤ変換器と、
    前記プローブ信号に応じた前記第１量子化器の出力信号を観測することによって前記第１変調器の伝達関数である第１伝達関数を探索する第１適応フィルタと、
    前記プローブ信号に応じた前記第１ＡＤ変換器の出力信号を観測することによって、前記第１変調器の出力から前記アナログフィルタを介して前記第１ＡＤ変換器にかけての伝達関数である第２伝達関数を探索する第２適応フィルタと、
    前記第１適応フィルタによる探索結果と、前記第２適応フィルタによる探索結果と、を用いて、前記第１量子化器の出力信号を、当該第１量子化器の出力信号に含まれる前記量子化誤差及び前記プローブ信号をキャンセルしたうえで出力する、ノイズキャンセル回路と、
    を有する、ミリ波レーダシステム。
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