JPH0666139U - マルチビットσδａ／ｄ変換器 - Google Patents
マルチビットσδａ／ｄ変換器Info
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- JPH0666139U JPH0666139U JP447893U JP447893U JPH0666139U JP H0666139 U JPH0666139 U JP H0666139U JP 447893 U JP447893 U JP 447893U JP 447893 U JP447893 U JP 447893U JP H0666139 U JPH0666139 U JP H0666139U
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Abstract
(57)【要約】
【目的】 回路規模が小さく、Ｄ／Ａ変換器の非線形誤
差の影響を受けない高精度のマルチビットΣΔＡ／Ｄ変
換器を実現する。 【構成】 ２次の１ビットΣΔＡ／Ｄ変換器と、１次の
マルチビットΣΔＡ／Ｄ変換器と、ディジタル回路から
構成されるマルチビットΣΔＡ／Ｄ変換器において、１
ビットＡ／Ｄ変換器への入力が一方の入力に接続される
減算器と、この減算器の出力が接続される積分器と、こ
の積分器の出力が接続され、出力がディジタル回路に接
続されるマルチビットＡ／Ｄ変換器と、このマルチビッ
トＡ／Ｄ変換器の出力の内のＭＳＢを入力とし、出力が
減算器の他方の入力端子に接続される１ビットＤ／Ａ変
換器とから構成される１次のマルチビットΣΔＡ／Ｄ変
換器を設ける。
差の影響を受けない高精度のマルチビットΣΔＡ／Ｄ変
換器を実現する。 【構成】 ２次の１ビットΣΔＡ／Ｄ変換器と、１次の
マルチビットΣΔＡ／Ｄ変換器と、ディジタル回路から
構成されるマルチビットΣΔＡ／Ｄ変換器において、１
ビットＡ／Ｄ変換器への入力が一方の入力に接続される
減算器と、この減算器の出力が接続される積分器と、こ
の積分器の出力が接続され、出力がディジタル回路に接
続されるマルチビットＡ／Ｄ変換器と、このマルチビッ
トＡ／Ｄ変換器の出力の内のＭＳＢを入力とし、出力が
減算器の他方の入力端子に接続される１ビットＤ／Ａ変
換器とから構成される１次のマルチビットΣΔＡ／Ｄ変
換器を設ける。
Description
【０００１】
本考案は、マルチビットΔΣＡ／Ｄ変換器に関し、特に高精度であるマルチビ ットΔΣＡ／Ｄ変換器に関する。
【０００２】
ΣΔＡ／Ｄ変換器においては、高精度化を図るために内部にマルチビットＡ／ Ｄ変換器及びマルチビットＤ／Ａ変換器を用いたマルチビットΣΔＡ／Ｄ変換器 が考えられている。但し、マルチビットＤ／Ａ変換器は１ビットＤ／Ａ変換器と は異なり非線形誤差を有するために非常に高精度を実現しようとすると、この非 線形誤差により精度が制限を受けてしまうという問題点がある。
【０００３】 図３はこのような問題点を解決する従来のマルチビットΣΔＡ／Ｄ変換器の一 例を示す構成ブロック図である。図３において１，２及び８は積分器、３，４及 び５は減算器、６は１ビットＡ／Ｄ変換器、７は１ビットＤ／Ａ変換器、９はマ ルチビットＡ／Ｄ変換器、１０はマルチビットＤ／Ａ変換器、１１はディジタル 回路、１００はアナログ入力、１０１はディジタル出力である。
【０００４】 ここで、１〜４，６及び７は２次の１ビットΣΔＡ／Ｄ変換器５０を、５及び ８〜１０は１次のマルチビットΣΔＡ／Ｄ変換器５１をそれぞれ構成している。
【０００５】 アナログ入力１００は減算器３の一方の入力に接続され、減算器３の出力は積 分器１を介して減算器４の一方の入力に接続される。減算器４の出力は積分器２ を介して減算器５の一方の入力及び１ビットＡ／Ｄ変換器６に接続される。１ビ ットＡ／Ｄ変換器６の出力はディジタル回路１１及び１ビットＤ／Ａ変換器７に 接続され、１ビットＤ／Ａ変換器７の出力は減算器３及び４の他方の入力に接続 される。
【０００６】 一方、減算器５の出力は積分器８を介してマルチビットＡ／Ｄ変換器９に接続 され、マルチビットＡ／Ｄ変換器９の出力はディジタル回路１１及びマルチビッ トＤ／Ａ変換器１０に接続される。また、マルチビットＤ／Ａ変換器１０の出力 は減算器５の他方の入力に接続される。さらに、ディジタル回路１１はディジタ ル出力１０１を出力する。
【０００７】 図４は図３に示す従来例の等価回路を示すブロック図である。図４において１ 〜５，８，１１，１００及び１０１は図３と同一符号を付してある。図４におい て１２，１３及び１４は加算器、１５は利得４倍の増幅器、１０２及び１０３は Ａ／Ｄ変換器６及び９の量子化ノイズ、１０４はマルチビットＤ／Ａ変換器の非 線形誤差である。
【０００８】 ここで、アナログ入力１００を”Ｘ”、ディジタル出力１０１を”Ｙ”、１ビ ットＡ／Ｄ変換器６の出力を”Ｙ1 ”、マルチビットＡ／Ｄ変換器９の出力を” Ｙ2 ”、量子化ノイズ１０２及び１０３を”Ｅ1 ”及び”Ｅ2 ”、非線形誤差１ ０４を”Ｄ”とし、積分器１及び２の定数を”Ｚ-1／２(１−Ｚ-1)”、積分器８ の定数を”Ｚ-1／(１−Ｚ-1)”とした場合、図４に示す構成では以下に示す関係 式が成立する。 Ｙ1＝Ｚ-2Ｘ＋４(１−Ｚ-1)2Ｅ1 (1) Ｙ2＝Ｚ-1(Ｙ1/４−Ｅ1)−Ｚ-1Ｄ＋(１−Ｚ-1)Ｅ2 (2)
【０００９】 次に、ディジタル出力”Ｙ”を Ｙ＝Ｚ-1Ｙ1＋４(１−Ｚ-1)2(Ｙ2−Ｚ-1Ｙ1/４) (3) と定義して式（１）及び（２）を代入すると Ｙ＝Ｚ-3Ｘ−４Ｚ-1(１−Ｚ-1)2Ｄ ＋４(１−Ｚ-1)3Ｅ2 (4) となる。
【００１０】 従って、１ビットＡ／Ｄ変換器６の出力”Ｙ1 ”、マルチビットＡ／Ｄ変換器 ９の出力”Ｙ2 ”が入力されるディジタル回路１１において、式（３）の演算を 行うことにより、式（４）に示すディジタル出力”Ｙ”を得ることができる。
【００１１】 また、ここで、図４の等価回路において利得４倍の増幅器１５が加わる理由と しては、積分器１及び２の入力オーバーを防ぐための”１／２”の係数の値を補 償するためのものである。
【００１２】 この結果、式（４）から分かるように非線形誤差１０４である”Ｄ”が２次の ノイズシェーピングを受けることになり、マルチビットＤ／Ａ変換器１０の非線 形誤差１０４の影響が少なくなる。
【００１３】
しかし、図４に示す従来例ではマルチビットＡ／Ｄ変換器９及びマルチビット Ｄ／Ａ変換器１０を用いているため回路規模が大きくなる。また、前述のように マルチビットＤ／Ａ変換器１０の非線形誤差の影響が少なくなるが無視できるわ けではないので、ある程度線形性の良いマルチビットＤ／Ａ変換器を用いなけれ ばならないと言った問題点がある。 従って本考案の目的は、回路規模が小さく、Ｄ／Ａ変換器の非線形誤差の影響 を受けない高精度のマルチビットΣΔＡ／Ｄ変換器を実現することにある。
【００１４】
このような目的を達成するために、本考案では、 アナログ入力が入力される２次の１ビットΣΔＡ／Ｄ変換器と、この２次の１ ビットΣΔＡ／Ｄ変換器を構成する１ビットＡ／Ｄ変換器への入力を入力とする １次のマルチビットΣΔＡ／Ｄ変換器と、前記２つのΣΔＡ／Ｄ変換器の出力を それぞれ入力とし、ディジタル出力を出力するディジタル回路から構成されるマ ルチビットΣΔＡ／Ｄ変換器において、 前記１ビットＡ／Ｄ変換器への入力が一方の入力に接続される減算器と、 この減算器の出力が接続される積分器と、 この積分器の出力が接続され、出力が前記ディジタル回路に接続されるマルチ ビットＡ／Ｄ変換器と、 このマルチビットＡ／Ｄ変換器の出力の内のＭＳＢを入力とし、出力が前記減 算器の他方の入力に接続される１ビットＤ／Ａ変換器と から構成される１次のマルチビットΣΔＡ／Ｄ変換器 を備えたことを特徴とするものである。
【００１５】
１次のマルチビットΣΔＡ／Ｄ変換器の１次ループを１ビットＡ／Ｄ変換器及 び１ビットＤ／Ａ変換器で構成することにより、回路規模が小さく、Ｄ／Ａ変換 器の非線形誤差の影響を受けなくなる。
【００１６】
以下本考案を図面を用いて詳細に説明する。図１は本考案に係るマルチビット ΣΔＡ／Ｄ変換器の一実施例を示す構成ブロック図である。ここで、１〜７，９ ，５０及び１００は図３と同一符号を付してある。図１において８ａは積分器、 １１ａはディジタル回路、１６は１ビットＡ／Ｄ変換器、１７は１ビットＤ／Ａ 変換器、１０１ａはディジタル出力である。ここで、５，８ａ，９，１６及び１ ７は１次のマルチビットΣΔＡ／Ｄ変換器５１ａを構成している。
【００１７】 接続関係について、２次の１ビットΣΔＡ／Ｄ変換器５０の接続関係は図３と 同一である。一方、１ビットＡ／Ｄ変換器６への入力は減算器５の一方の入力に 接続され、減算器５の出力は積分器８ａを介してマルチビットＡ／Ｄ変換器９及 び１ビットＡ／Ｄ変換器１６に接続され、マルチビットＡ／Ｄ変換器９の出力は ディジタル回路１１ａに接続される。また、１ビットＡ／Ｄ変換器１６の出力は ディジタル回路１１ａ及び１ビットＤ／Ａ変換器１７に接続され、１ビットＤ／ Ａ変換器１７の出力は減算器５の他方の入力に接続される。さらに、ディジタル 回路１１ａはディジタル出力１０１ａを出力する。
【００１８】 図２は図１に示す実施例の等価回路を示すブロック図である。図２において１ 〜５，８ａ，１１ａ，１００及び１０１ａは図１と同一符号を付してある。図２ において１８，１９及び２０は加算器、２１及び２２は利得がそれぞれ４倍及び ２倍の増幅器、１０５，１０６及び１０７はＡ／Ｄ変換器６，１６及び９の量子 化ノイズである。但し、１ビットＤ／Ａ変換器１７の非線形誤差は”０”である 。
【００１９】 ここで、アナログ入力１００を”Ｘ”、ディジタル出力１０１ａを”Ｙa ”、 １ビットＡ／Ｄ変換器６の出力を”Ｙ3 ”、１ビットＡ／Ｄ変換器１６の出力を ”Ｙ4 ”、マルチビットＡ／Ｄ変換器９の出力を”Ｙ5 ”、量子化ノイズ１０５ ，１０６及び１０７を”Ｅ3 ”、”Ｅ4 ”及び”Ｅ5 ”とし、積分器１，２及び ８ａの定数を”Ｚ-1／２(１−Ｚ-1)”とした場合、図２に示す構成では以下に示 す関係式が成立する。 Ｙ3＝Ｚ-2Ｘ＋４(１−Ｚ-1)2Ｅ3 (5) Ｙ4＝Ｚ-1(Ｙ3/４−Ｅ3)＋２(１−Ｚ-1)Ｅ4 (6) Ｙ5＝Ｙ4/２−Ｅ4＋Ｅ5 (7)
【００２０】 次に、ディジタル出力”Ｙa ”を Ｙa＝Ｚ-1Ｙ3＋４(１−Ｚ-1)2(Ｙ4−Ｚ-1Ｙ3/４) ８(１−Ｚ-1)3(Ｙ5−Ｙ4/２) (8) と定義して式（５）、（６）及び（７）を代入すると Ｙa＝Ｚ-3Ｘ＋８(１−Ｚ-1)3Ｅ5 (9) となる。
【００２１】 従って、１ビットＡ／Ｄ変換器６及び１６の出力”Ｙ3 ”及び”Ｙ4 ”、マル チビットＡ／Ｄ変換器９の出力”Ｙ5 ”が入力されるディジタル回路１１ａにお いて、式（８）の演算を行うことにより、式（９）に示すディジタル出力”Ｙa ”を得ることができる。
【００２２】 また、ここで、図２の等価回路において利得４倍及び２倍の増幅器２１及び２ ２が加わる理由としては、前述のように積分器１，２及び８ａの入力オーバーを 防ぐための”１／２”の係数の値を補償するためのものである。
【００２３】 この結果、式（８）から分かるように式（４）と比較して非線形誤差成分がな い。また、量子化ノイズ”Ｅ5 ”はマルチビットＡ／Ｄ変換器９の量子化ノイズ であるので、１ビットＡ／Ｄ変換器６及び１６の量子化ノイズ”Ｅ3 ”及び”Ｅ 4 ”と比較して小さく、式（８）から分かるように量子化ノイズ”Ｅ5 ”が３次 のノイズシェーピングを受けているので高精度である３次のマルチビットΣΔＡ ／Ｄ変換器が実現できる。さらに、マルチビットＤ／Ａ変換器１０を用いていな いので従来例と比較して回路規模が小さくなる。
【００２４】 即ち、１次のマルチビットΣΔＡ／Ｄ変換器の１次ループを１ビットＡ／Ｄ変 換器及び１ビットＤ／Ａ変換器で構成することにより、回路規模が小さく、Ｄ／ Ａ変換器の非線形誤差の影響を受けない高精度のマルチビットΣΔＡ／Ｄ変換器 となる。
【００２５】 なお、１ビットＡ／Ｄ変換器１６の出力はマルチビットＡ／Ｄ変換器９の出力 の内のＭＳＢと同一であるので、マルチビットＡ／Ｄ変換器９の出力の内のＭＳ Ｂを１ビットＡ／Ｄ変換器１６の出力として用いれば、１ビットＡ／Ｄ変換器１ ６を省略することが可能である。
【００２６】
以上説明したことから明らかなように、本考案によれば次のような効果がある 。 １次のマルチビットΣΔＡ／Ｄ変換器の１次ループを１ビットＡ／Ｄ変換器及 び１ビットＤ／Ａ変換器で構成することにより、回路規模が小さく、Ｄ／Ａ変換 器の非線形誤差の影響を受けない高精度のマルチビットΣΔＡ／Ｄ変換器を実現 できる。
【図１】本考案に係るマルチビットΣΔＡ／Ｄ変換器の
一実施例を示す構成ブロック図である。
一実施例を示す構成ブロック図である。
【図２】図１に示す実施例の等価回路を示すブロック図
である。
である。
【図３】従来のマルチビットΣΔＡ／Ｄ変換器の一例を
示す構成ブロック図である。
示す構成ブロック図である。
【図４】図３に示す従来例の等価回路を示すブロック図
である。
である。
１，２，８，８ａ 積分器 ３，４，５ 減算器 ６，１６ １ビットＡ／Ｄ変換器 ７，１７ １ビットＤ／Ａ変換器 ９ マルチビットＡ／Ｄ変換器 １０ マルチビットＤ／Ａ変換器 １１，１１ａ ディジタル回路 １２，１３，１４，１８，１９，２０ 加算器 １５，２１，２２ 増幅器 ５０ ２次の１ビットΣΔＡ／Ｄ変換器 ５１，５１ａ １次のマルチビットΣΔＡ／Ｄ変換器 １００ アナログ入力 １０１，１０１ａ ディジタル出力 １０２，１０３，１０５，１０６，１０７ 量子化ノイ
ズ １０４ 非線形誤差
ズ １０４ 非線形誤差
Claims (1)
- 【請求項１】アナログ入力が入力される２次の１ビット
ΣΔＡ／Ｄ変換器と、この２次の１ビットΣΔＡ／Ｄ変
換器を構成する１ビットＡ／Ｄ変換器への入力を入力と
する１次のマルチビットΣΔＡ／Ｄ変換器と、前記２つ
のΣΔＡ／Ｄ変換器の出力をそれぞれ入力とし、ディジ
タル出力を出力するディジタル回路から構成されるマル
チビットΣΔＡ／Ｄ変換器において、 前記１ビットＡ／Ｄ変換器への入力が一方の入力に接続
される減算器と、 この減算器の出力が接続される積分器と、 この積分器の出力が接続され、出力が前記ディジタル回
路に接続されるマルチビットＡ／Ｄ変換器と、 このマルチビットＡ／Ｄ変換器の出力の内のＭＳＢを入
力とし、出力が前記減算器の他方の入力に接続される１
ビットＤ／Ａ変換器とから構成される１次のマルチビッ
トΣΔＡ／Ｄ変換器を備えたことを特徴とするマルチビ
ットΣΔＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP447893U JPH0666139U (ja) | 1993-02-15 | 1993-02-15 | マルチビットσδａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP447893U JPH0666139U (ja) | 1993-02-15 | 1993-02-15 | マルチビットσδａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0666139U true JPH0666139U (ja) | 1994-09-16 |
Family
ID=11585223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP447893U Pending JPH0666139U (ja) | 1993-02-15 | 1993-02-15 | マルチビットσδａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666139U (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11308110A (ja) * | 1998-04-20 | 1999-11-05 | Asahi Kasei Micro Syst Co Ltd | デルタシグマ型アナログデジタル変換器 |
| JP2002368620A (ja) * | 2001-06-08 | 2002-12-20 | Mitsubishi Electric Corp | ディジタルδςモジュレータおよびそれを用いたｄ／ａコンバータ |
-
1993
- 1993-02-15 JP JP447893U patent/JPH0666139U/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11308110A (ja) * | 1998-04-20 | 1999-11-05 | Asahi Kasei Micro Syst Co Ltd | デルタシグマ型アナログデジタル変換器 |
| JP2002368620A (ja) * | 2001-06-08 | 2002-12-20 | Mitsubishi Electric Corp | ディジタルδςモジュレータおよびそれを用いたｄ／ａコンバータ |
| JP4530119B2 (ja) * | 2001-06-08 | 2010-08-25 | ルネサスエレクトロニクス株式会社 | ディジタルδςモジュレータおよびそれを用いたｄ／ａコンバータ |
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