JPH05259919A - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
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- JPH05259919A JPH05259919A JP5491592A JP5491592A JPH05259919A JP H05259919 A JPH05259919 A JP H05259919A JP 5491592 A JP5491592 A JP 5491592A JP 5491592 A JP5491592 A JP 5491592A JP H05259919 A JPH05259919 A JP H05259919A
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Abstract
(57)【要約】
【目的】 ΔΣ量子化器を複数個用いるオーバーサンプ
リング型Ａ／Ｄ変換装置で、アナログ積分器の逆数の特
性を持つディジタル微分器を用いて良好なＳＮ比を持つ
Ａ／Ｄ変換装置を実現するにあたり、ディジタルフィル
タの回路規模が小さく、また低速な演算回路を用いて構
成可能なＡ／Ｄ変換装置を提供する。 【構成】 複数個のΔΣ量子化器（Ａ1〜Ａ3）の出力を
ディジタルフィルタ（ＤＦ1〜ＤＦ3）で別々に処理した
後に、微分器（Δ1，Δ2）でディジタルフィルタ（ＤＦ
2，ＤＦ3）の出力に所定の微分を施し、加算器（Ｆ）で
ディジタルフィルタ（ＤＦ1）および微分器（Δ1，Δ
2）の出力を全部加算して出力する。
リング型Ａ／Ｄ変換装置で、アナログ積分器の逆数の特
性を持つディジタル微分器を用いて良好なＳＮ比を持つ
Ａ／Ｄ変換装置を実現するにあたり、ディジタルフィル
タの回路規模が小さく、また低速な演算回路を用いて構
成可能なＡ／Ｄ変換装置を提供する。 【構成】 複数個のΔΣ量子化器（Ａ1〜Ａ3）の出力を
ディジタルフィルタ（ＤＦ1〜ＤＦ3）で別々に処理した
後に、微分器（Δ1，Δ2）でディジタルフィルタ（ＤＦ
2，ＤＦ3）の出力に所定の微分を施し、加算器（Ｆ）で
ディジタルフィルタ（ＤＦ1）および微分器（Δ1，Δ
2）の出力を全部加算して出力する。
Description
【０００１】
【産業上の利用分野】本発明はアナログ信号をディジタ
ル信号に変換するＡ／Ｄ（アナログ／ディジタル）変換
装置に関し、特にディジタル出力信号のサンプリング周
波数よりも高いサンプリング周波数でＡ／Ｄ変換を行
う、オーバーサンプリング型Ａ／Ｄ変換装置に関するも
のである。
ル信号に変換するＡ／Ｄ（アナログ／ディジタル）変換
装置に関し、特にディジタル出力信号のサンプリング周
波数よりも高いサンプリング周波数でＡ／Ｄ変換を行
う、オーバーサンプリング型Ａ／Ｄ変換装置に関するも
のである。
【０００２】
【従来の技術】Ａ／Ｄ変換装置の一つとして、ΔΣ量子
化器を用いたＡ／Ｄ変換装置が報告されている。従来報
告されていたこの方式のＡ／Ｄ変換装置について図８を
用いて説明する。なお、この技術については特開平２−
１２６７２７号公報にその記載があり、複数ｐ個のΔΣ
量子化器を用いたＡ／Ｄ変換装置が示されている。ここ
では簡単のためｐ＝３の場合について説明する。
化器を用いたＡ／Ｄ変換装置が報告されている。従来報
告されていたこの方式のＡ／Ｄ変換装置について図８を
用いて説明する。なお、この技術については特開平２−
１２６７２７号公報にその記載があり、複数ｐ個のΔΣ
量子化器を用いたＡ／Ｄ変換装置が示されている。ここ
では簡単のためｐ＝３の場合について説明する。
【０００３】図８は従来のＡ／Ｄ変換装置の一例を示す
ブロック図である。Ａ1，Ａ2，Ａ3はΔΣ量子化器であ
り、それぞれ入力されるアナログ信号を同じサンプリン
グ周波数のもとにディジタル信号に変換して出力し、同
時に量子化雑音の成分をアナログ信号として出力するも
のである。ここでは１重積分型のΔΣ量子化器とする。
Δ1，Δ2は微分器であり、それぞれ１階微分，２階微分
を行う。Ｆは加算器であり、ΔΣ量子化器Ａ1および微
分器Δ1，Δ2のディジタル出力信号を全て加算する。Ｄ
Ｆはディジタルフィルタであり、加算器Ｆのディジタル
出力信号よりも低いサンプリング周波数の出力を得るた
めにデシメーションを行う際の折り返し雑音を防止する
ものである。Ｔは遅延器であり、ディジタルフィルタＤ
Ｆの出力を所定の比率でデシメーションするものであ
る。図８のＡ／Ｄ変換装置は、ΔΣ量子化器Ａ1の入力
をアナログ入力、遅延器Ｔの出力をディジタル出力とす
る構成となっており、ディジタル出力信号のサンプリン
グ周波数よりも高いサンプリング周波数でＡ／Ｄ変換を
行う、いわゆるオーバーサンプリング型のＡ／Ｄ変換装
置となっている。
ブロック図である。Ａ1，Ａ2，Ａ3はΔΣ量子化器であ
り、それぞれ入力されるアナログ信号を同じサンプリン
グ周波数のもとにディジタル信号に変換して出力し、同
時に量子化雑音の成分をアナログ信号として出力するも
のである。ここでは１重積分型のΔΣ量子化器とする。
Δ1，Δ2は微分器であり、それぞれ１階微分，２階微分
を行う。Ｆは加算器であり、ΔΣ量子化器Ａ1および微
分器Δ1，Δ2のディジタル出力信号を全て加算する。Ｄ
Ｆはディジタルフィルタであり、加算器Ｆのディジタル
出力信号よりも低いサンプリング周波数の出力を得るた
めにデシメーションを行う際の折り返し雑音を防止する
ものである。Ｔは遅延器であり、ディジタルフィルタＤ
Ｆの出力を所定の比率でデシメーションするものであ
る。図８のＡ／Ｄ変換装置は、ΔΣ量子化器Ａ1の入力
をアナログ入力、遅延器Ｔの出力をディジタル出力とす
る構成となっており、ディジタル出力信号のサンプリン
グ周波数よりも高いサンプリング周波数でＡ／Ｄ変換を
行う、いわゆるオーバーサンプリング型のＡ／Ｄ変換装
置となっている。
【０００４】図８のΔΣ量子化器Ａ1，Ａ2，Ａ3の一例
を図９に示す。図９で、１はアナログ入力信号とアナロ
グ遅延回路５の出力を入力とし両者の差を出力する加算
器、２は加算器１の出力を積分する積分器、３は積分器
２の出力に応じてディジタル信号を出力する量子化器、
４は量子化器３のディジタル出力信号をアナログ信号に
変換するＤ／Ａ変換器、５はＤ／Ａ変換器４の出力を単
位サンプリング時間だけ遅延して加算器１に出力するア
ナログ遅延回路、６は積分器２の出力とＤ／Ａ変換器４
の出力を入力とし両者の差、すなわち、量子化器３の量
子化雑音を出力する加算器である。なお、Ａ3について
は加算器６および量子化雑音出力は除かれる。
を図９に示す。図９で、１はアナログ入力信号とアナロ
グ遅延回路５の出力を入力とし両者の差を出力する加算
器、２は加算器１の出力を積分する積分器、３は積分器
２の出力に応じてディジタル信号を出力する量子化器、
４は量子化器３のディジタル出力信号をアナログ信号に
変換するＤ／Ａ変換器、５はＤ／Ａ変換器４の出力を単
位サンプリング時間だけ遅延して加算器１に出力するア
ナログ遅延回路、６は積分器２の出力とＤ／Ａ変換器４
の出力を入力とし両者の差、すなわち、量子化器３の量
子化雑音を出力する加算器である。なお、Ａ3について
は加算器６および量子化雑音出力は除かれる。
【０００５】図９の積分器２の構成と動作について図１
０を用いて説明する。図１０で、７は加算器、８はアナ
ログ遅延器である。図１０に示したように積分器はアナ
ログ入力信号と単位サンプリング時間遅延した自身のア
ナログ出力信号とを累積加算するものである。
０を用いて説明する。図１０で、７は加算器、８はアナ
ログ遅延器である。図１０に示したように積分器はアナ
ログ入力信号と単位サンプリング時間遅延した自身のア
ナログ出力信号とを累積加算するものである。
【０００６】図８の微分器Δ1の基本的な構成である微
分器を図１１に示す。図１１で、９はディジタル遅延
器、１０は加算器である。図１１に示した微分器はディ
ジタル入力信号と単位サンプリング時間遅延したディジ
タル入力信号との差を出力する１階微分回路δ0を１個
用いて構成されている。同様に図８の微分器Δ2の基本
的な構成である微分器を図１２に示す。図１２に示す微
分器は図１１の１階微分回路δ0を２個縦続に接続して
構成されており、２階微分を行うようになっている。
ここで、図８のＡ／Ｄ変換装置の加算器Ｆのディジタル
出力信号は、ΔΣ量子化器Ａ1，Ａ2，Ａ3それぞれの積
分器２が全て理想的な積分特性を持ち、同時に微分器Δ
1，Δ2もそれぞれ理想的な微分特性を持つならば、つま
り積分器２の伝達特性と微分回路δの伝達特性が正確に
逆数の関係になっている場合、ΔΣ量子化器Ａ1，Ａ2，
Ａ3それぞれの量子化器３のディジタル出力信号が自身
のＡ／Ｄ変換に伴う量子化雑音をそれぞれ含んでいると
しても、ΔΣ量子化器Ａ3の量子化器３のＡ／Ｄ変換に
よる量子化雑音に３階微分特性を乗じた雑音しか含まれ
ない。すなわち、周波数が低いほど量子化雑音の少ない
ディジタル信号となっている。従って、図８のＡ／Ｄ変
換装置は、加算器Ｆの出力をディジタルフィルタＤＦで
折り返し雑音を除去したのち、遅延器Ｔでデシメーショ
ンを行うことで、ＳＮ比の良好なディジタル信号を得る
ことができるという特徴を持つものである。
分器を図１１に示す。図１１で、９はディジタル遅延
器、１０は加算器である。図１１に示した微分器はディ
ジタル入力信号と単位サンプリング時間遅延したディジ
タル入力信号との差を出力する１階微分回路δ0を１個
用いて構成されている。同様に図８の微分器Δ2の基本
的な構成である微分器を図１２に示す。図１２に示す微
分器は図１１の１階微分回路δ0を２個縦続に接続して
構成されており、２階微分を行うようになっている。
ここで、図８のＡ／Ｄ変換装置の加算器Ｆのディジタル
出力信号は、ΔΣ量子化器Ａ1，Ａ2，Ａ3それぞれの積
分器２が全て理想的な積分特性を持ち、同時に微分器Δ
1，Δ2もそれぞれ理想的な微分特性を持つならば、つま
り積分器２の伝達特性と微分回路δの伝達特性が正確に
逆数の関係になっている場合、ΔΣ量子化器Ａ1，Ａ2，
Ａ3それぞれの量子化器３のディジタル出力信号が自身
のＡ／Ｄ変換に伴う量子化雑音をそれぞれ含んでいると
しても、ΔΣ量子化器Ａ3の量子化器３のＡ／Ｄ変換に
よる量子化雑音に３階微分特性を乗じた雑音しか含まれ
ない。すなわち、周波数が低いほど量子化雑音の少ない
ディジタル信号となっている。従って、図８のＡ／Ｄ変
換装置は、加算器Ｆの出力をディジタルフィルタＤＦで
折り返し雑音を除去したのち、遅延器Ｔでデシメーショ
ンを行うことで、ＳＮ比の良好なディジタル信号を得る
ことができるという特徴を持つものである。
【０００７】ここで、ΔΣ量子化器Ａ1，Ａ2，Ａ3それ
ぞれの積分器２はアナログ回路で構成されるため、一般
に理想的な積分特性は得られず、等価的に図１３に示す
ような構成で表される特性を有する。すなわち、アナロ
グ入力信号は振幅を１／α倍（αは実数）にする演算回
路１１を介して加算器７に入力し、加算器７の出力は振
幅をβ倍（βは実数）にする演算回路１２およびアナロ
グ遅延器８を介して加算器７に入力し、加算器７の出力
が積分器の出力となっている。このとき、積分器２の伝
達特性と微分回路δ0の伝達特性とは正確に逆数の関係
とならず、ＳＮ比を劣化させる要因となる。
ぞれの積分器２はアナログ回路で構成されるため、一般
に理想的な積分特性は得られず、等価的に図１３に示す
ような構成で表される特性を有する。すなわち、アナロ
グ入力信号は振幅を１／α倍（αは実数）にする演算回
路１１を介して加算器７に入力し、加算器７の出力は振
幅をβ倍（βは実数）にする演算回路１２およびアナロ
グ遅延器８を介して加算器７に入力し、加算器７の出力
が積分器の出力となっている。このとき、積分器２の伝
達特性と微分回路δ0の伝達特性とは正確に逆数の関係
とならず、ＳＮ比を劣化させる要因となる。
【０００８】このようなＳＮ比劣化を改善するために
は、微分回路δ0の伝達特性を積分器２の伝達特性の逆
数になるようにすればよい。すなわち、微分回路δ0の
構成を変更し、図１４に示す微分回路δのような構成で
表される特性にすることによってＳＮ比劣化を改善でき
る。図１４を説明すると、ディジタル入力信号は振幅を
α倍にする演算回路１３を介して加算器１０に入力する
とともに、演算回路１３の出力から振幅をβ倍にする演
算回路１４およびディジタル遅延器９を介して加算器１
０に入力し、加算器１０の出力が微分回路δの出力とな
っている。このような微分回路δを１個用いて微分器Δ
1を構成し、また微分回路δを２個用いて図１５に示す
ように微分器Δ2を構成する。
は、微分回路δ0の伝達特性を積分器２の伝達特性の逆
数になるようにすればよい。すなわち、微分回路δ0の
構成を変更し、図１４に示す微分回路δのような構成で
表される特性にすることによってＳＮ比劣化を改善でき
る。図１４を説明すると、ディジタル入力信号は振幅を
α倍にする演算回路１３を介して加算器１０に入力する
とともに、演算回路１３の出力から振幅をβ倍にする演
算回路１４およびディジタル遅延器９を介して加算器１
０に入力し、加算器１０の出力が微分回路δの出力とな
っている。このような微分回路δを１個用いて微分器Δ
1を構成し、また微分回路δを２個用いて図１５に示す
ように微分器Δ2を構成する。
【０００９】以上のような構成とすることで、ＳＮ比の
良好なＡ／Ｄ変換装置を実現していた。
良好なＡ／Ｄ変換装置を実現していた。
【００１０】
【発明が解決しようとする課題】しかしながら図８に示
す構成では、微分回路δに挿入される演算回路１３，１
４が高精度にα，βを乗ずるためには一般に高い分解能
を必要とし、微分器Δ1，Δ2の出力や、加算器Ｆの出力
には高い分解能が必要となり、すなわち、ディジタルフ
ィルタＤＦの入力が高い分解能を持ったディジタル信号
となる。一般にディジタルフィルタの回路規模は処理す
るディジタル信号の分解能が大きいほど大きくなるか
ら、微分回路δが演算回路１３，１４を持たない場合に
比べるとディジタルフィルタＤＦの回路規模が飛躍的に
大きくなる、という課題がある。
す構成では、微分回路δに挿入される演算回路１３，１
４が高精度にα，βを乗ずるためには一般に高い分解能
を必要とし、微分器Δ1，Δ2の出力や、加算器Ｆの出力
には高い分解能が必要となり、すなわち、ディジタルフ
ィルタＤＦの入力が高い分解能を持ったディジタル信号
となる。一般にディジタルフィルタの回路規模は処理す
るディジタル信号の分解能が大きいほど大きくなるか
ら、微分回路δが演算回路１３，１４を持たない場合に
比べるとディジタルフィルタＤＦの回路規模が飛躍的に
大きくなる、という課題がある。
【００１１】また、微分回路δのディジタル入力信号
は、遅延器Ｔから出力されるディジタル信号に比べてサ
ンプリング周波数が高いから、演算回路１３，１４には
高速な動作が必要である、という課題がある。
は、遅延器Ｔから出力されるディジタル信号に比べてサ
ンプリング周波数が高いから、演算回路１３，１４には
高速な動作が必要である、という課題がある。
【００１２】本発明は上記従来の課題を解決するもの
で、ディジタルフィルタの回路規模の増大を抑え、また
低速な演算回路を用いても、良好なＳＮ比を持つような
Ａ／Ｄ変換装置を提供することを目的とする。
で、ディジタルフィルタの回路規模の増大を抑え、また
低速な演算回路を用いても、良好なＳＮ比を持つような
Ａ／Ｄ変換装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】この目的を達成するため
に本発明は以下の構成とする。
に本発明は以下の構成とする。
【００１４】（１）外部から入力されるアナログ信号と
Ｄ／Ａ変換器のアナログ出力信号とを入力とし両者の差
を出力する第１の加算器と、前記第１の加算器のアナロ
グ出力信号を積分する積分器と、前記積分器の出力に応
じてディジタル信号を出力する量子化器と、前記量子化
器の出力に応じてアナログ信号を出力し前記加算器に入
力する前記Ｄ／Ａ変換器と、前記積分器および前記Ｄ／
Ａ変換器の出力を入力とし両者の差を出力する第２の加
算器とで構成される複数ｐ個（ｐは２以上の整数）の１
重積分型ΔΣ量子化器Ａi（ｉ＝１，２，…，ｐ）が、
前記１重積分型ΔΣ量子化器Ａj（ｊ＝１，２，…，ｐ
−１）の第２の加算器のアナログ出力信号をそれぞれ前
記１重積分型ΔΣ量子化器Ａk（ｋ＝２，３，…，ｐ）
の第１の加算器に入力するように接続され、前記１重積
分型ΔΣ量子化器Ａiの量子化器から出力されるディジ
タル信号をそれぞれ入力とする複数ｐ個のディジタルフ
ィルタＤＦi（ｉ＝１，２，…，ｐ）と、前記ディジタ
ルフィルタＤＦk（ｋ＝２，３，…，ｐ）の出力をそれ
ぞれ入力とし該入力信号のそれぞれｊ階微分（ｊ＝１，
２，…，ｐ−１）されたディジタル信号を出力する微分
器Δj（ｊ＝１，２，…，ｐ−１）と、前記ディジタル
フィルタＤＦ1および微分器Δjの出力信号を全て加算す
る加算器Ｆと、前記加算器Ｆの出力を入力とし、所定の
比率でデシメーションして出力する遅延器Ｔとを具備
し、前記１重積分型ΔΣ量子化器Ａiの積分器は、該積
分器へのアナログ入力信号と単位サンプリング時間だけ
遅延した自身のアナログ出力信号とを累積加算するよう
に構成され、前記微分器Δjは、αj（１−βj・ｚ-1）
なる伝達関数（ｊ＝１，２，…，ｐ−１、α，βは実
数）を有するｊ個の微分回路δj（ｊ＝１，２，…，ｐ
−１）を縦続接続して成り、前記１重積分型ΔΣ量子化
器Ａ1の第１の加算器の入力をアナログ入力とし、前記
遅延器Ｔの出力をディジタル出力とするＡ／Ｄ変換装置
とする。
Ｄ／Ａ変換器のアナログ出力信号とを入力とし両者の差
を出力する第１の加算器と、前記第１の加算器のアナロ
グ出力信号を積分する積分器と、前記積分器の出力に応
じてディジタル信号を出力する量子化器と、前記量子化
器の出力に応じてアナログ信号を出力し前記加算器に入
力する前記Ｄ／Ａ変換器と、前記積分器および前記Ｄ／
Ａ変換器の出力を入力とし両者の差を出力する第２の加
算器とで構成される複数ｐ個（ｐは２以上の整数）の１
重積分型ΔΣ量子化器Ａi（ｉ＝１，２，…，ｐ）が、
前記１重積分型ΔΣ量子化器Ａj（ｊ＝１，２，…，ｐ
−１）の第２の加算器のアナログ出力信号をそれぞれ前
記１重積分型ΔΣ量子化器Ａk（ｋ＝２，３，…，ｐ）
の第１の加算器に入力するように接続され、前記１重積
分型ΔΣ量子化器Ａiの量子化器から出力されるディジ
タル信号をそれぞれ入力とする複数ｐ個のディジタルフ
ィルタＤＦi（ｉ＝１，２，…，ｐ）と、前記ディジタ
ルフィルタＤＦk（ｋ＝２，３，…，ｐ）の出力をそれ
ぞれ入力とし該入力信号のそれぞれｊ階微分（ｊ＝１，
２，…，ｐ−１）されたディジタル信号を出力する微分
器Δj（ｊ＝１，２，…，ｐ−１）と、前記ディジタル
フィルタＤＦ1および微分器Δjの出力信号を全て加算す
る加算器Ｆと、前記加算器Ｆの出力を入力とし、所定の
比率でデシメーションして出力する遅延器Ｔとを具備
し、前記１重積分型ΔΣ量子化器Ａiの積分器は、該積
分器へのアナログ入力信号と単位サンプリング時間だけ
遅延した自身のアナログ出力信号とを累積加算するよう
に構成され、前記微分器Δjは、αj（１−βj・ｚ-1）
なる伝達関数（ｊ＝１，２，…，ｐ−１、α，βは実
数）を有するｊ個の微分回路δj（ｊ＝１，２，…，ｐ
−１）を縦続接続して成り、前記１重積分型ΔΣ量子化
器Ａ1の第１の加算器の入力をアナログ入力とし、前記
遅延器Ｔの出力をディジタル出力とするＡ／Ｄ変換装置
とする。
【００１５】（２）外部から入力されるアナログ信号と
Ｄ／Ａ変換器のアナログ出力信号とを入力とし両者の差
を出力する第１の加算器と、前記第１の加算器のアナロ
グ出力信号を積分する第１の積分器と、前記第１の積分
器の出力アナログ信号と前記Ｄ／Ａ変換器のアナログ出
力信号とを入力とし両者の差を出力する第２の加算器
と、前記第２の加算器のアナログ出力信号を積分する第
２の積分器と、前記第２の積分器の出力に応じてディジ
タル信号を出力する量子化器と、前記量子化器の出力に
応じてアナログ信号を出力し前記第１，第２の加算器に
入力する前記Ｄ／Ａ変換器と、前記第２の積分器および
前記Ｄ／Ａ変換器の出力を入力とし両者の差を出力する
第３の加算器とで構成される複数ｐ個（ｐは２以上の整
数）の２重積分型ΔΣ量子化器Ａi（ｉ＝１，２，…，
ｐ）が、前記２重積分型ΔΣ量子化器Ａj（ｊ＝１，
２，…，ｐ−１）の第３の加算器のアナログ出力信号を
それぞれ前記２重積分型ΔΣ量子化器Ａk（ｋ＝２，
３，…，ｐ）の第１の加算器に入力するように接続さ
れ、前記２重積分型ΔΣ量子化器Ａiの量子化器から出
力されるディジタル信号をそれぞれ入力とする複数ｐ個
のディジタルフィルタＤＦi（ｉ＝１，２，…，ｐ）
と、前記ディジタルフィルタＤＦk（ｋ＝２，３，…，
ｐ）の出力をそれぞれ入力とし該入力信号のそれぞれ２
ｊ階微分（ｊ＝１，２，…，ｐ−１）されたディジタル
信号を出力する微分器Δj（ｊ＝１，２，…，ｐ−１）
と、前記ディジタルフィルタＤＦ1および微分器Δjの出
力信号を全て加算する加算器Ｆと、前記加算器Ｆの出力
を入力とし、所定の比率でデシメーションして出力する
遅延器Ｔとを具備し、前記２重積分型ΔΣ量子化器Ａi
の第１，第２の積分器は、該積分器へのアナログ入力信
号と単位サンプリング時間だけ遅延した自身のアナログ
出力信号とを累積加算するように構成され、前記微分器
Δjは、αj（１−βj・ｚ-1）なる伝達関数（ｊ＝１，
２，…，ｐ−１、α，βは実数）を有する２ｊ個の微分
回路δj（ｊ＝１，２，…，ｐ−１）を縦続接続して成
り、前記２重積分型ΔΣ量子化器Ａ1の第１の加算器の
入力をアナログ入力とし、前記遅延器Ｔの出力をディジ
タル出力とするＡ／Ｄ変換装置とする。
Ｄ／Ａ変換器のアナログ出力信号とを入力とし両者の差
を出力する第１の加算器と、前記第１の加算器のアナロ
グ出力信号を積分する第１の積分器と、前記第１の積分
器の出力アナログ信号と前記Ｄ／Ａ変換器のアナログ出
力信号とを入力とし両者の差を出力する第２の加算器
と、前記第２の加算器のアナログ出力信号を積分する第
２の積分器と、前記第２の積分器の出力に応じてディジ
タル信号を出力する量子化器と、前記量子化器の出力に
応じてアナログ信号を出力し前記第１，第２の加算器に
入力する前記Ｄ／Ａ変換器と、前記第２の積分器および
前記Ｄ／Ａ変換器の出力を入力とし両者の差を出力する
第３の加算器とで構成される複数ｐ個（ｐは２以上の整
数）の２重積分型ΔΣ量子化器Ａi（ｉ＝１，２，…，
ｐ）が、前記２重積分型ΔΣ量子化器Ａj（ｊ＝１，
２，…，ｐ−１）の第３の加算器のアナログ出力信号を
それぞれ前記２重積分型ΔΣ量子化器Ａk（ｋ＝２，
３，…，ｐ）の第１の加算器に入力するように接続さ
れ、前記２重積分型ΔΣ量子化器Ａiの量子化器から出
力されるディジタル信号をそれぞれ入力とする複数ｐ個
のディジタルフィルタＤＦi（ｉ＝１，２，…，ｐ）
と、前記ディジタルフィルタＤＦk（ｋ＝２，３，…，
ｐ）の出力をそれぞれ入力とし該入力信号のそれぞれ２
ｊ階微分（ｊ＝１，２，…，ｐ−１）されたディジタル
信号を出力する微分器Δj（ｊ＝１，２，…，ｐ−１）
と、前記ディジタルフィルタＤＦ1および微分器Δjの出
力信号を全て加算する加算器Ｆと、前記加算器Ｆの出力
を入力とし、所定の比率でデシメーションして出力する
遅延器Ｔとを具備し、前記２重積分型ΔΣ量子化器Ａi
の第１，第２の積分器は、該積分器へのアナログ入力信
号と単位サンプリング時間だけ遅延した自身のアナログ
出力信号とを累積加算するように構成され、前記微分器
Δjは、αj（１−βj・ｚ-1）なる伝達関数（ｊ＝１，
２，…，ｐ−１、α，βは実数）を有する２ｊ個の微分
回路δj（ｊ＝１，２，…，ｐ−１）を縦続接続して成
り、前記２重積分型ΔΣ量子化器Ａ1の第１の加算器の
入力をアナログ入力とし、前記遅延器Ｔの出力をディジ
タル出力とするＡ／Ｄ変換装置とする。
【００１６】（３）外部から入力されるアナログ信号と
Ｄ／Ａ変換器のアナログ出力信号とを入力とし両者の差
を出力する第１の加算器と、前記第１の加算器のアナロ
グ出力信号を積分する積分器と、前記積分器の出力に応
じてディジタル信号を出力する量子化器と、前記量子化
器の出力に応じてアナログ信号を出力し前記加算器に入
力する前記Ｄ／Ａ変換器と、前記積分器および前記Ｄ／
Ａ変換器の出力を入力とし両者の差を出力する第２の加
算器とで構成される複数ｐ個（ｐは２以上の整数）の１
重積分型ΔΣ量子化器Ａi（ｉ＝１，２，…，ｐ）が、
前記１重積分型ΔΣ量子化器Ａj（ｊ＝１，２，…，ｐ
−１）の第２の加算器のアナログ出力信号をそれぞれ前
記１重積分型ΔΣ量子化器Ａk（ｋ＝２，３，…，ｐ）
の第１の加算器に入力するように接続され、前記１重積
分型ΔΣ量子化器Ａm（ｍ＝３，４，…，ｐ）の出力を
それぞれ入力とし該入力信号のそれぞれｎ階微分（ｎ＝
１，２，…，ｐ−２）されたディジタル信号を出力する
微分器ΔＩn（ｎ＝１，２，…，ｐ−２）と、前記微分
器ΔＩnおよび前記１重積分型ΔΣ量子化器Ａ2の出力信
号を全て加算する加算器Ｇと、前記１重積分型ΔΣ量子
化器Ａ1の量子化器および前記加算器Ｇから出力される
ディジタル信号をそれぞれ入力とするディジタルフィル
タＤＦ1，ＤＦ2と、前記ディジタルフィルタＤＦ2の出
力を入力とし、該入力信号を１階微分し且つ所定の比率
でデシメーションして出力する微分器ΔＴと、前記ディ
ジタルフィルタＤＦ1の出力を入力とし、前記所定の比
率でデシメーションして出力する遅延器Ｔと、前記遅延
器Ｔおよび微分器ΔＴの出力信号を加算する加算器Ｆと
を具備し、前記１重積分型ΔΣ量子化器Ａiの積分器
は、該積分器へのアナログ入力信号と単位サンプリング
時間だけ遅延した自身のアナログ出力信号とを累積加算
するように構成され、前記微分器ΔＩn（ｎ＝１，２，
…，ｐ−２）は、（１−ｚ-1）なる伝達関数を有するｎ
個の微分回路δ0を縦続接続して成り、前記微分器ΔＴ
は、α（１−β・ｚ-1）なる伝達関数（α，βは実数）
を有し、前記１重積分型ΔΣ量子化器Ａ1の第１の加算
器の入力をアナログ入力とし、前記加算器Ｆの出力をデ
ィジタル出力とするＡ／Ｄ変換装置とする。
Ｄ／Ａ変換器のアナログ出力信号とを入力とし両者の差
を出力する第１の加算器と、前記第１の加算器のアナロ
グ出力信号を積分する積分器と、前記積分器の出力に応
じてディジタル信号を出力する量子化器と、前記量子化
器の出力に応じてアナログ信号を出力し前記加算器に入
力する前記Ｄ／Ａ変換器と、前記積分器および前記Ｄ／
Ａ変換器の出力を入力とし両者の差を出力する第２の加
算器とで構成される複数ｐ個（ｐは２以上の整数）の１
重積分型ΔΣ量子化器Ａi（ｉ＝１，２，…，ｐ）が、
前記１重積分型ΔΣ量子化器Ａj（ｊ＝１，２，…，ｐ
−１）の第２の加算器のアナログ出力信号をそれぞれ前
記１重積分型ΔΣ量子化器Ａk（ｋ＝２，３，…，ｐ）
の第１の加算器に入力するように接続され、前記１重積
分型ΔΣ量子化器Ａm（ｍ＝３，４，…，ｐ）の出力を
それぞれ入力とし該入力信号のそれぞれｎ階微分（ｎ＝
１，２，…，ｐ−２）されたディジタル信号を出力する
微分器ΔＩn（ｎ＝１，２，…，ｐ−２）と、前記微分
器ΔＩnおよび前記１重積分型ΔΣ量子化器Ａ2の出力信
号を全て加算する加算器Ｇと、前記１重積分型ΔΣ量子
化器Ａ1の量子化器および前記加算器Ｇから出力される
ディジタル信号をそれぞれ入力とするディジタルフィル
タＤＦ1，ＤＦ2と、前記ディジタルフィルタＤＦ2の出
力を入力とし、該入力信号を１階微分し且つ所定の比率
でデシメーションして出力する微分器ΔＴと、前記ディ
ジタルフィルタＤＦ1の出力を入力とし、前記所定の比
率でデシメーションして出力する遅延器Ｔと、前記遅延
器Ｔおよび微分器ΔＴの出力信号を加算する加算器Ｆと
を具備し、前記１重積分型ΔΣ量子化器Ａiの積分器
は、該積分器へのアナログ入力信号と単位サンプリング
時間だけ遅延した自身のアナログ出力信号とを累積加算
するように構成され、前記微分器ΔＩn（ｎ＝１，２，
…，ｐ−２）は、（１−ｚ-1）なる伝達関数を有するｎ
個の微分回路δ0を縦続接続して成り、前記微分器ΔＴ
は、α（１−β・ｚ-1）なる伝達関数（α，βは実数）
を有し、前記１重積分型ΔΣ量子化器Ａ1の第１の加算
器の入力をアナログ入力とし、前記加算器Ｆの出力をデ
ィジタル出力とするＡ／Ｄ変換装置とする。
【００１７】（４）外部から入力されるアナログ信号と
Ｄ／Ａ変換器のアナログ出力信号とを入力とし両者の差
を出力する第１の加算器と、前記第１の加算器のアナロ
グ出力信号を積分する第１の積分器と、前記第１の積分
器のアナログ出力信号と前記Ｄ／Ａ変換器のアナログ出
力信号とを入力とし両者の差を出力する第２の加算器
と、前記第２の加算器のアナログ出力信号を積分する第
２の積分器と、前記第２の積分器の出力に応じてディジ
タル信号を出力する量子化器と、前記量子化器の出力に
応じてアナログ信号を出力し前記第１，第２の加算器に
入力する前記Ｄ／Ａ変換器と、前記第２の積分器および
前記Ｄ／Ａ変換器の出力を入力とし両者の差を出力する
第３の加算器とで構成される複数ｐ個（ｐは２以上の整
数）の２重積分型ΔΣ量子化器Ａi（ｉ＝１，２，…，
ｐ）が、前記２重積分型ΔΣ量子化器Ａj（ｊ＝１，
２，…，ｐ−１）の第３の加算器のアナログ出力信号を
それぞれ前記２重積分型ΔΣ量子化器Ａk（ｋ＝２，
３，…，ｐ）の第１の加算器に入力するように接続さ
れ、前記２重積分型ΔΣ量子化器Ａm（ｍ＝３，４，
…，ｐ）の出力をそれぞれ入力とし該入力信号のそれぞ
れ２ｎ階微分（ｎ＝１，２，…，ｐ−２）されたディジ
タル信号を出力する微分器ΔＩn（ｎ＝１，２，…，ｐ
−２）と、前記微分器ΔＩnおよび前記２重積分型ΔΣ
量子化器Ａ2の出力信号を全て加算する加算器Ｇと、前
記２重積分型ΔΣ量子化器Ａ1の量子化器および前記加
算器Ｇから出力されるディジタル信号をそれぞれ入力と
するディジタルフィルタＤＦ1，ＤＦ2と、前記ディジタ
ルフィルタＤＦ2の出力を入力とし、該入力信号を２階
微分し且つ所定の比率でデシメーションして出力する微
分器ΔＴと、前記ディジタルフィルタＤＦ1の出力を入
力とし、前記所定の比率でデシメーションして出力する
遅延器Ｔと、前記遅延器Ｔおよび微分器ΔＴの出力信号
を加算する加算器Ｆとを具備し、前記２重積分型ΔΣ量
子化器Ａiの積分器は、該積分器へのアナログ入力信号
と単位サンプリング時間だけ遅延した自身のアナログ出
力信号とを累積加算するように構成され、前記微分器Δ
Ｉn（ｎ＝１，２，…，ｐ−２）は、（１−ｚ-1）なる
伝達関数を有する２ｎ個の微分回路δ0を縦続接続して
成り、前記微分器ΔＴは、α2（１−β・ｚ-1）2なる伝
達関数（α，βは実数）を有し、前記２重積分型ΔΣ量
子化器Ａ1の第１の加算器の入力をアナログ入力とし、
前記加算器Ｆの出力をディジタル出力とするＡ／Ｄ変換
装置とする。
Ｄ／Ａ変換器のアナログ出力信号とを入力とし両者の差
を出力する第１の加算器と、前記第１の加算器のアナロ
グ出力信号を積分する第１の積分器と、前記第１の積分
器のアナログ出力信号と前記Ｄ／Ａ変換器のアナログ出
力信号とを入力とし両者の差を出力する第２の加算器
と、前記第２の加算器のアナログ出力信号を積分する第
２の積分器と、前記第２の積分器の出力に応じてディジ
タル信号を出力する量子化器と、前記量子化器の出力に
応じてアナログ信号を出力し前記第１，第２の加算器に
入力する前記Ｄ／Ａ変換器と、前記第２の積分器および
前記Ｄ／Ａ変換器の出力を入力とし両者の差を出力する
第３の加算器とで構成される複数ｐ個（ｐは２以上の整
数）の２重積分型ΔΣ量子化器Ａi（ｉ＝１，２，…，
ｐ）が、前記２重積分型ΔΣ量子化器Ａj（ｊ＝１，
２，…，ｐ−１）の第３の加算器のアナログ出力信号を
それぞれ前記２重積分型ΔΣ量子化器Ａk（ｋ＝２，
３，…，ｐ）の第１の加算器に入力するように接続さ
れ、前記２重積分型ΔΣ量子化器Ａm（ｍ＝３，４，
…，ｐ）の出力をそれぞれ入力とし該入力信号のそれぞ
れ２ｎ階微分（ｎ＝１，２，…，ｐ−２）されたディジ
タル信号を出力する微分器ΔＩn（ｎ＝１，２，…，ｐ
−２）と、前記微分器ΔＩnおよび前記２重積分型ΔΣ
量子化器Ａ2の出力信号を全て加算する加算器Ｇと、前
記２重積分型ΔΣ量子化器Ａ1の量子化器および前記加
算器Ｇから出力されるディジタル信号をそれぞれ入力と
するディジタルフィルタＤＦ1，ＤＦ2と、前記ディジタ
ルフィルタＤＦ2の出力を入力とし、該入力信号を２階
微分し且つ所定の比率でデシメーションして出力する微
分器ΔＴと、前記ディジタルフィルタＤＦ1の出力を入
力とし、前記所定の比率でデシメーションして出力する
遅延器Ｔと、前記遅延器Ｔおよび微分器ΔＴの出力信号
を加算する加算器Ｆとを具備し、前記２重積分型ΔΣ量
子化器Ａiの積分器は、該積分器へのアナログ入力信号
と単位サンプリング時間だけ遅延した自身のアナログ出
力信号とを累積加算するように構成され、前記微分器Δ
Ｉn（ｎ＝１，２，…，ｐ−２）は、（１−ｚ-1）なる
伝達関数を有する２ｎ個の微分回路δ0を縦続接続して
成り、前記微分器ΔＴは、α2（１−β・ｚ-1）2なる伝
達関数（α，βは実数）を有し、前記２重積分型ΔΣ量
子化器Ａ1の第１の加算器の入力をアナログ入力とし、
前記加算器Ｆの出力をディジタル出力とするＡ／Ｄ変換
装置とする。
【００１８】
【作用】上記した構成により本発明は、ΔΣ量子化器の
ディジタル出力信号をディジタルフィルタで処理した後
に微分を行うようにしたことによって、微分回路に挿入
された演算回路が高い分解能を必要としてもディジタル
フィルタの回路規模増加は小さい。この場合ディジタル
フィルタが複数個必要になるものの、入力信号の分解能
は一般に１〜２ビットでありディジタルフィルタ１個の
規模は極めて小さいため全体として回路規模の削減が可
能である。
ディジタル出力信号をディジタルフィルタで処理した後
に微分を行うようにしたことによって、微分回路に挿入
された演算回路が高い分解能を必要としてもディジタル
フィルタの回路規模増加は小さい。この場合ディジタル
フィルタが複数個必要になるものの、入力信号の分解能
は一般に１〜２ビットでありディジタルフィルタ１個の
規模は極めて小さいため全体として回路規模の削減が可
能である。
【００１９】また、積分器２と微分回路δとの伝達特性
が正確に逆数の関係でないことが原因のＳＮ比劣化はΔ
Σ量子化器Ａ1の積分器２と微分器Δ1が支配的である。
その理由は微分器Δ1以外の微分器は２階微分以上を行
うようになっているため、微分器Δ1の１階微分に比べ
てもともとの減衰が遥かに大きいからである。すなわ
ち、演算回路１３，１４を挿入するのは微分器Δ1だけ
でも大きなＳＮ比改善が可能であり、この場合微分回路
の回路規模を小さくすることができる。
が正確に逆数の関係でないことが原因のＳＮ比劣化はΔ
Σ量子化器Ａ1の積分器２と微分器Δ1が支配的である。
その理由は微分器Δ1以外の微分器は２階微分以上を行
うようになっているため、微分器Δ1の１階微分に比べ
てもともとの減衰が遥かに大きいからである。すなわ
ち、演算回路１３，１４を挿入するのは微分器Δ1だけ
でも大きなＳＮ比改善が可能であり、この場合微分回路
の回路規模を小さくすることができる。
【００２０】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。
ながら説明する。
【００２１】図１は本発明によるＡ／Ｄ変換装置の一実
施例を表すブロック図である。図１で、図８と同一の構
成・機能を有するブロックは同一の符号とした。Ａ1，
Ａ2，Ａ3はΔΣ量子化器であり、それぞれ入力されるア
ナログ信号を同じサンプリング周波数のもとにディジタ
ル信号に変換して出力し、同時に量子化雑音の成分をア
ナログ信号として出力するものである。ここでは１重積
分型のΔΣ量子化器とする。ＤＦ1，ＤＦ2，ＤＦ3は同
一の特性を持つディジタルフィルタであり、ΔΣ量子化
器Ａ1，Ａ2，Ａ3のディジタル出力信号よりも低いサン
プリング周波数の出力を得るためにデシメーションを行
う際の折り返し雑音を防止するものである。Δ1，Δ2は
微分器であり、それぞれ１階微分，２階微分を行う。Ｆ
は加算器であり、ディジタルフィルタＤＦ1および微分
器Δ1，Δ2のディジタル出力信号を全て加算する。Ｔは
遅延器であり、加算器Ｆの出力を所定の比率でデシメー
ションするものである。図１のＡ／Ｄ変換装置は、ΔΣ
量子化器Ａ1の入力をアナログ入力、遅延器Ｔの出力を
ディジタル出力とする構成となっており、ディジタル出
力信号のサンプリング周波数よりも高いサンプリング周
波数でＡ／Ｄ変換を行う、いわゆるオーバーサンプリン
グ型のＡ／Ｄ変換装置となっている。
施例を表すブロック図である。図１で、図８と同一の構
成・機能を有するブロックは同一の符号とした。Ａ1，
Ａ2，Ａ3はΔΣ量子化器であり、それぞれ入力されるア
ナログ信号を同じサンプリング周波数のもとにディジタ
ル信号に変換して出力し、同時に量子化雑音の成分をア
ナログ信号として出力するものである。ここでは１重積
分型のΔΣ量子化器とする。ＤＦ1，ＤＦ2，ＤＦ3は同
一の特性を持つディジタルフィルタであり、ΔΣ量子化
器Ａ1，Ａ2，Ａ3のディジタル出力信号よりも低いサン
プリング周波数の出力を得るためにデシメーションを行
う際の折り返し雑音を防止するものである。Δ1，Δ2は
微分器であり、それぞれ１階微分，２階微分を行う。Ｆ
は加算器であり、ディジタルフィルタＤＦ1および微分
器Δ1，Δ2のディジタル出力信号を全て加算する。Ｔは
遅延器であり、加算器Ｆの出力を所定の比率でデシメー
ションするものである。図１のＡ／Ｄ変換装置は、ΔΣ
量子化器Ａ1の入力をアナログ入力、遅延器Ｔの出力を
ディジタル出力とする構成となっており、ディジタル出
力信号のサンプリング周波数よりも高いサンプリング周
波数でＡ／Ｄ変換を行う、いわゆるオーバーサンプリン
グ型のＡ／Ｄ変換装置となっている。
【００２２】図１のΔΣ量子化器Ａ1，Ａ2，Ａ3の一例
を図９に、図９の積分器２の等価回路を図１３に示す。
ΔΣ量子化器Ａ1，Ａ2，Ａ3は図８に示した従来のＡ／
Ｄ変換装置と同一の構成・機能を有する。
を図９に、図９の積分器２の等価回路を図１３に示す。
ΔΣ量子化器Ａ1，Ａ2，Ａ3は図８に示した従来のＡ／
Ｄ変換装置と同一の構成・機能を有する。
【００２３】図１の微分器Δ1の一例を図１４に、微分
器Δ2の一例を図１５に、それぞれ示す。微分器Δ1，Δ
2の構成・機能は分解能を除いて従来のＡ／Ｄ変換装置
と同一である。
器Δ2の一例を図１５に、それぞれ示す。微分器Δ1，Δ
2の構成・機能は分解能を除いて従来のＡ／Ｄ変換装置
と同一である。
【００２４】次に、図１のＡ／Ｄ変換装置の動作につい
て説明する。外部からのアナログ入力信号はΔΣ量子化
器Ａ1に入力され、ディジタル信号に変換されると共に
量子化雑音がΔΣ量子化器Ａ2に出力される。この量子
化雑音はΔΣ量子化器Ａ2で再度ディジタル信号に変換
されると共に、再び発生した量子化雑音はΔΣ量子化器
Ａ3で再度ディジタル信号に変換される。こうしてΔΣ
量子化器Ａ1，Ａ2，Ａ3から出力されるディジタル信号
はそれぞれディジタルフィルタＤＦ1，ＤＦ2，ＤＦ3に
入力され、折り返し雑音を除去される。ここでディジタ
ルフィルタＤＦ1，ＤＦ2，ＤＦ3は同一の特性を持ち、
また信号帯域には殆ど影響を与えないから、信号帯域に
限ってはディジタルフィルタＤＦ1，ＤＦ2，ＤＦ3から
の出力はそれぞれΔΣ量子化器Ａ1，Ａ2，Ａ3の出力と
等価である。従って、図８に示した従来のＡ／Ｄ変換装
置と同様に、ディジタルフィルタＤＦ2，ＤＦ3の出力を
それぞれ微分器Δ1，Δ2に入力し、ディジタルフィルタ
ＤＦ1および微分器Δ1，Δ2の出力を全て加算器Ｆで加
算すればよく、さらに遅延器Ｔでデシメーションを行う
ことでディジタル出力が得られるものである。
て説明する。外部からのアナログ入力信号はΔΣ量子化
器Ａ1に入力され、ディジタル信号に変換されると共に
量子化雑音がΔΣ量子化器Ａ2に出力される。この量子
化雑音はΔΣ量子化器Ａ2で再度ディジタル信号に変換
されると共に、再び発生した量子化雑音はΔΣ量子化器
Ａ3で再度ディジタル信号に変換される。こうしてΔΣ
量子化器Ａ1，Ａ2，Ａ3から出力されるディジタル信号
はそれぞれディジタルフィルタＤＦ1，ＤＦ2，ＤＦ3に
入力され、折り返し雑音を除去される。ここでディジタ
ルフィルタＤＦ1，ＤＦ2，ＤＦ3は同一の特性を持ち、
また信号帯域には殆ど影響を与えないから、信号帯域に
限ってはディジタルフィルタＤＦ1，ＤＦ2，ＤＦ3から
の出力はそれぞれΔΣ量子化器Ａ1，Ａ2，Ａ3の出力と
等価である。従って、図８に示した従来のＡ／Ｄ変換装
置と同様に、ディジタルフィルタＤＦ2，ＤＦ3の出力を
それぞれ微分器Δ1，Δ2に入力し、ディジタルフィルタ
ＤＦ1および微分器Δ1，Δ2の出力を全て加算器Ｆで加
算すればよく、さらに遅延器Ｔでデシメーションを行う
ことでディジタル出力が得られるものである。
【００２５】図１に示した本発明のＡ／Ｄ変換装置で
は、ΔΣ量子化器Ａ1，Ａ2，Ａ3として２重積分型ΔΣ
量子化器を用いることも可能である。２重積分型ΔΣ量
子化器の一例を図２に示す。図２で、１はアナログ入力
信号とアナログ遅延回路５の出力を入力とし両者の差を
出力する加算器、２は加算器１の出力を積分する積分
器、１５は積分器２の出力とアナログ遅延回路５の出力
を入力とし両者の差を出力する加算器、１６は加算器１
５の出力を積分する積分器、３は積分器１６の出力に応
じてディジタル信号を出力する量子化器、４は量子化器
３のディジタル出力信号をアナログ信号に変換するＤ／
Ａ変換器、５はＤ／Ａ変換器４の出力を単位サンプリン
グ時間だけ遅延して加算器１，１５に出力するアナログ
遅延回路、６は積分器１６の出力とＤ／Ａ変換器４の出
力を入力とし、両者の差、すなわち、量子化器３の量子
化雑音を出力する加算器である。なお、Ａ3については
加算器６および量子化雑音出力は除かれる。
は、ΔΣ量子化器Ａ1，Ａ2，Ａ3として２重積分型ΔΣ
量子化器を用いることも可能である。２重積分型ΔΣ量
子化器の一例を図２に示す。図２で、１はアナログ入力
信号とアナログ遅延回路５の出力を入力とし両者の差を
出力する加算器、２は加算器１の出力を積分する積分
器、１５は積分器２の出力とアナログ遅延回路５の出力
を入力とし両者の差を出力する加算器、１６は加算器１
５の出力を積分する積分器、３は積分器１６の出力に応
じてディジタル信号を出力する量子化器、４は量子化器
３のディジタル出力信号をアナログ信号に変換するＤ／
Ａ変換器、５はＤ／Ａ変換器４の出力を単位サンプリン
グ時間だけ遅延して加算器１，１５に出力するアナログ
遅延回路、６は積分器１６の出力とＤ／Ａ変換器４の出
力を入力とし、両者の差、すなわち、量子化器３の量子
化雑音を出力する加算器である。なお、Ａ3については
加算器６および量子化雑音出力は除かれる。
【００２６】図１のΔΣ量子化器Ａ1，Ａ2，Ａ3として
２重積分型ΔΣ量子化器を用いた場合、ΔΣ量子化器Ａ
1，Ａ2，Ａ3から出力されるディジタル信号に含まれる
量子化雑音は２階微分特性を持っているから、微分器Δ
1，Δ2もこれに対応してそれぞれ２倍の微分階数、つま
り２階，４階微分特性を持たなければならない。すなわ
ち、微分器Δ1は図３に示すように図１４に示した微分
回路δを２個縦続に接続してなり、微分器Δ2は図４に
示すように図１４に示した微分回路δを４個縦続に接続
して用いる。
２重積分型ΔΣ量子化器を用いた場合、ΔΣ量子化器Ａ
1，Ａ2，Ａ3から出力されるディジタル信号に含まれる
量子化雑音は２階微分特性を持っているから、微分器Δ
1，Δ2もこれに対応してそれぞれ２倍の微分階数、つま
り２階，４階微分特性を持たなければならない。すなわ
ち、微分器Δ1は図３に示すように図１４に示した微分
回路δを２個縦続に接続してなり、微分器Δ2は図４に
示すように図１４に示した微分回路δを４個縦続に接続
して用いる。
【００２７】次に、本発明の他の実施例について図面を
参照しながら説明する。図５は本発明によるＡ／Ｄ変換
装置の他の実施例を表すブロック図である。図５で、図
１と同一の構成・機能を有するブロックは同一の符号と
した。Ａ1，Ａ2，Ａ3はΔΣ量子化器であり、それぞれ
入力されるアナログ信号を同じサンプリング周波数のも
とにディジタル信号に変換して出力し、同時に量子化雑
音の成分をアナログ信号として出力するものである。こ
こでは１重積分型のΔΣ量子化器とする。ΔＩ1は微分
器であり、ΔΣ量子化器Ａ3のディジタル出力に対し理
想１階微分を行う。Ｇは加算器であり、ΔΣ量子化器Ａ
2のディジタル出力と微分器ΔＩ1の出力とを加算する。
ＤＦ1，ＤＦ2は同一の特性を持つディジタルフィルタで
あり、それぞれΔΣ量子化器Ａ1および加算器Ｇの出力
を入力とし、ΔΣ量子化器Ａ1，Ａ2，Ａ3のディジタル
出力信号よりも低いサンプリング周波数の出力を得るた
めにデシメーションを行う際の折り返し雑音を防止する
ものである。ΔＴは微分器であり、ディジタルフィルタ
ＤＦ2の出力に対し１階微分およびデシメーションを行
う。Ｔは遅延器であり、加算器Ｆの出力を所定の比率で
デシメーションするものである。Ｆは加算器であり、遅
延器Ｔおよび微分器ΔＴのディジタル出力信号を加算す
る。図５のＡ／Ｄ変換装置は、ΔΣ量子化器Ａ1の入力
をアナログ入力、加算器Ｆの出力をディジタル出力とす
る構成となっており、ディジタル出力信号のサンプリン
グ周波数よりも高いサンプリング周波数でＡ／Ｄ変換を
行う、いわゆるオーバーサンプリング型のＡ／Ｄ変換装
置となっている。
参照しながら説明する。図５は本発明によるＡ／Ｄ変換
装置の他の実施例を表すブロック図である。図５で、図
１と同一の構成・機能を有するブロックは同一の符号と
した。Ａ1，Ａ2，Ａ3はΔΣ量子化器であり、それぞれ
入力されるアナログ信号を同じサンプリング周波数のも
とにディジタル信号に変換して出力し、同時に量子化雑
音の成分をアナログ信号として出力するものである。こ
こでは１重積分型のΔΣ量子化器とする。ΔＩ1は微分
器であり、ΔΣ量子化器Ａ3のディジタル出力に対し理
想１階微分を行う。Ｇは加算器であり、ΔΣ量子化器Ａ
2のディジタル出力と微分器ΔＩ1の出力とを加算する。
ＤＦ1，ＤＦ2は同一の特性を持つディジタルフィルタで
あり、それぞれΔΣ量子化器Ａ1および加算器Ｇの出力
を入力とし、ΔΣ量子化器Ａ1，Ａ2，Ａ3のディジタル
出力信号よりも低いサンプリング周波数の出力を得るた
めにデシメーションを行う際の折り返し雑音を防止する
ものである。ΔＴは微分器であり、ディジタルフィルタ
ＤＦ2の出力に対し１階微分およびデシメーションを行
う。Ｔは遅延器であり、加算器Ｆの出力を所定の比率で
デシメーションするものである。Ｆは加算器であり、遅
延器Ｔおよび微分器ΔＴのディジタル出力信号を加算す
る。図５のＡ／Ｄ変換装置は、ΔΣ量子化器Ａ1の入力
をアナログ入力、加算器Ｆの出力をディジタル出力とす
る構成となっており、ディジタル出力信号のサンプリン
グ周波数よりも高いサンプリング周波数でＡ／Ｄ変換を
行う、いわゆるオーバーサンプリング型のＡ／Ｄ変換装
置となっている。
【００２８】図５のΔΣ量子化器Ａ1，Ａ2，Ａ3の一例
を図９に、図９の積分器２の等価回路を図１３に示す。
ΔΣ量子化器Ａ1，Ａ2，Ａ3は図１に示した本発明のＡ
／Ｄ変換装置と同一の構成・機能を有する。
を図９に、図９の積分器２の等価回路を図１３に示す。
ΔΣ量子化器Ａ1，Ａ2，Ａ3は図１に示した本発明のＡ
／Ｄ変換装置と同一の構成・機能を有する。
【００２９】図５の微分器ΔＩ1の一例を図１１に示
す。図１１で、９はディジタル遅延器、１０は加算器で
ある。図１１に示したように微分器ΔＩ1は、ディジタ
ル入力信号と単位サンプリング時間遅延したディジタル
入力信号との差を出力する、理想１階微分回路δ0を１
個用いて構成されている。
す。図１１で、９はディジタル遅延器、１０は加算器で
ある。図１１に示したように微分器ΔＩ1は、ディジタ
ル入力信号と単位サンプリング時間遅延したディジタル
入力信号との差を出力する、理想１階微分回路δ0を１
個用いて構成されている。
【００３０】図５の微分器ΔＴの一例を図６に示す。図
６を説明すると、１７，１８，１９は遅延器であり、こ
のうち１７はディジタル入力信号を単位サンプリング時
間だけ遅延し、１８，１９は図５の遅延器Ｔと同様にデ
シメーションを行うものである。遅延器１８，１９の出
力は演算回路２０，２１に入力され、信号振幅をそれぞ
れα倍，α・β倍にされた後に加算器１０に入力され、
両者の差が出力される。すなわち、１階微分とデシメー
ションが同時に行われ、このときの微分器ΔＴの伝達関
数は、デシメーションを除けば図１４に示した微分器Δ
1と同一である。 次に、図５のＡ／Ｄ変換装置の動作
について説明する。外部からのアナログ入力信号はΔΣ
量子化器Ａ1に入力され、ディジタル信号に変換される
と共に量子化雑音がΔΣ量子化器Ａ2に出力される。こ
の量子化雑音はΔΣ量子化器Ａ2で再度ディジタル信号
に変換されると共に、再び発生した量子化雑音はΔΣ量
子化器Ａ3で再度ディジタル信号に変換される。こうし
てΔΣ量子化器Ａ1，Ａ2，Ａ3から出力されるディジタ
ル信号のうち、ΔΣ量子化器Ａ3から出力される信号は
微分器ΔＩ1を介して加算器Ｇに入力され、ここでΔΣ
量子化器Ａ2の出力信号に含まれる量子化雑音を相殺す
る。このとき微分器ΔＩ1は理想微分器であるから微分
器ΔＩ1の出力の分解能は入力よりも高々１ビット多く
なるだけである。さらに、ΔΣ量子化器Ａ1および加算
器Ｇの出力信号はディジタルフィルタＤＦ1，ＤＦ2に入
力され、折り返し雑音を除去される。ここでディジタル
フィルタＤＦ1，ＤＦ2は同一の特性を持ち、また信号帯
域には殆ど影響を与えないから、信号帯域に限ってはデ
ィジタルフィルタＤＦ1，ＤＦ2からの出力はそれぞれΔ
Σ量子化器Ａ1および加算器Ｇの出力と等価である。従
って、図１に示したＡ／Ｄ変換装置と同様に、ディジタ
ルフィルタＤＦ2の出力をさらに１階微分した後ディジ
タルフィルタＤＦ1の出力と加算すればよい。
６を説明すると、１７，１８，１９は遅延器であり、こ
のうち１７はディジタル入力信号を単位サンプリング時
間だけ遅延し、１８，１９は図５の遅延器Ｔと同様にデ
シメーションを行うものである。遅延器１８，１９の出
力は演算回路２０，２１に入力され、信号振幅をそれぞ
れα倍，α・β倍にされた後に加算器１０に入力され、
両者の差が出力される。すなわち、１階微分とデシメー
ションが同時に行われ、このときの微分器ΔＴの伝達関
数は、デシメーションを除けば図１４に示した微分器Δ
1と同一である。 次に、図５のＡ／Ｄ変換装置の動作
について説明する。外部からのアナログ入力信号はΔΣ
量子化器Ａ1に入力され、ディジタル信号に変換される
と共に量子化雑音がΔΣ量子化器Ａ2に出力される。こ
の量子化雑音はΔΣ量子化器Ａ2で再度ディジタル信号
に変換されると共に、再び発生した量子化雑音はΔΣ量
子化器Ａ3で再度ディジタル信号に変換される。こうし
てΔΣ量子化器Ａ1，Ａ2，Ａ3から出力されるディジタ
ル信号のうち、ΔΣ量子化器Ａ3から出力される信号は
微分器ΔＩ1を介して加算器Ｇに入力され、ここでΔΣ
量子化器Ａ2の出力信号に含まれる量子化雑音を相殺す
る。このとき微分器ΔＩ1は理想微分器であるから微分
器ΔＩ1の出力の分解能は入力よりも高々１ビット多く
なるだけである。さらに、ΔΣ量子化器Ａ1および加算
器Ｇの出力信号はディジタルフィルタＤＦ1，ＤＦ2に入
力され、折り返し雑音を除去される。ここでディジタル
フィルタＤＦ1，ＤＦ2は同一の特性を持ち、また信号帯
域には殆ど影響を与えないから、信号帯域に限ってはデ
ィジタルフィルタＤＦ1，ＤＦ2からの出力はそれぞれΔ
Σ量子化器Ａ1および加算器Ｇの出力と等価である。従
って、図１に示したＡ／Ｄ変換装置と同様に、ディジタ
ルフィルタＤＦ2の出力をさらに１階微分した後ディジ
タルフィルタＤＦ1の出力と加算すればよい。
【００３１】ここで、図１のＡ／Ｄ変換装置ではディジ
タルフィルタＤＦ1および微分器Δ1，Δ2の出力を加算
器Ｆで全て加算した後にデシメーションを行うようにな
っているが、図５のＡ／Ｄ変換装置では遅延器Ｔおよび
微分器ΔＴでデシメーションを行ってから加算器Ｆで加
算を行うようになっており、従って演算回路２０，２１
の演算速度はデシメーション後のサンプリング周期で良
いから低速な素子でも構成可能である。
タルフィルタＤＦ1および微分器Δ1，Δ2の出力を加算
器Ｆで全て加算した後にデシメーションを行うようにな
っているが、図５のＡ／Ｄ変換装置では遅延器Ｔおよび
微分器ΔＴでデシメーションを行ってから加算器Ｆで加
算を行うようになっており、従って演算回路２０，２１
の演算速度はデシメーション後のサンプリング周期で良
いから低速な素子でも構成可能である。
【００３２】さらに、遅延器Ｔおよび微分器ΔＴの出力
を全て加算器Ｆで加算することで図５のＡ／Ｄ変換装置
のディジタル出力が得られるものである。
を全て加算器Ｆで加算することで図５のＡ／Ｄ変換装置
のディジタル出力が得られるものである。
【００３３】図５に示した本発明のＡ／Ｄ変換装置で
は、ΔΣ量子化器Ａ1，Ａ2，Ａ3として２重積分型ΔΣ
量子化器を用いることも可能である。２重積分型ΔΣ量
子化器の一例を図２に示す。図２の構成・動作は図１で
説明した本発明のＡ／Ｄ変換装置と同一である。
は、ΔΣ量子化器Ａ1，Ａ2，Ａ3として２重積分型ΔΣ
量子化器を用いることも可能である。２重積分型ΔΣ量
子化器の一例を図２に示す。図２の構成・動作は図１で
説明した本発明のＡ／Ｄ変換装置と同一である。
【００３４】図５のΔΣ量子化器Ａ1，Ａ2，Ａ3として
２重積分型ΔΣ量子化器を用いた場合、ΔΣ量子化器Ａ
1，Ａ2，Ａ3から出力されるディジタル信号に含まれる
量子化雑音は２階微分特性を持っているから、微分器Δ
Ｉ1，ΔＴもこれに対応して２階微分特性を持たなけれ
ばならない。すなわち、微分器ΔＩ1は図１２に示すよ
うに図１１に示した微分回路δ0を２個縦続に接続して
なり、また、微分器ΔＴは２階微分とデシメーションを
同時に行うために図７に示すような構成を用いる。
２重積分型ΔΣ量子化器を用いた場合、ΔΣ量子化器Ａ
1，Ａ2，Ａ3から出力されるディジタル信号に含まれる
量子化雑音は２階微分特性を持っているから、微分器Δ
Ｉ1，ΔＴもこれに対応して２階微分特性を持たなけれ
ばならない。すなわち、微分器ΔＩ1は図１２に示すよ
うに図１１に示した微分回路δ0を２個縦続に接続して
なり、また、微分器ΔＴは２階微分とデシメーションを
同時に行うために図７に示すような構成を用いる。
【００３５】図７を説明すると、１７，１８，１９，２
２，２３は遅延器であり、このうち１７，２２はディジ
タル入力信号を単位サンプリング時間だけ遅延し、１
８，１９，２３は図５の遅延器Ｔと同様にデシメーショ
ンを行うものである。遅延器１８，１９，２３の出力は
演算回路２４，２５，２６に入力され、信号振幅をそれ
ぞれα2倍，−２・α2・β倍，α2・β2倍にされた後に加
算器１０に入力され、３者の和が出力される。すなわ
ち、２階微分とデシメーションが同時に行われているこ
とになり、このときの微分器ΔＴの伝達関数は、デシメ
ーションを除けば図４に示した微分器Δ1と同一であ
る。
２，２３は遅延器であり、このうち１７，２２はディジ
タル入力信号を単位サンプリング時間だけ遅延し、１
８，１９，２３は図５の遅延器Ｔと同様にデシメーショ
ンを行うものである。遅延器１８，１９，２３の出力は
演算回路２４，２５，２６に入力され、信号振幅をそれ
ぞれα2倍，−２・α2・β倍，α2・β2倍にされた後に加
算器１０に入力され、３者の和が出力される。すなわ
ち、２階微分とデシメーションが同時に行われているこ
とになり、このときの微分器ΔＴの伝達関数は、デシメ
ーションを除けば図４に示した微分器Δ1と同一であ
る。
【００３６】以上説明したようにＡ／Ｄ変換装置を構成
するものである。ここでは全てΔΣ量子化器を３個用い
たＡ／Ｄ変換装置を例に説明したが、前記したように複
数ｐ個のΔΣ量子化器を用いたＡ／Ｄ変換装置で実現可
能である。また、ΔΣ量子化器として図２，図９に構成
を示したが、同様な伝達特性を実現する他の構成であっ
ても良い。
するものである。ここでは全てΔΣ量子化器を３個用い
たＡ／Ｄ変換装置を例に説明したが、前記したように複
数ｐ個のΔΣ量子化器を用いたＡ／Ｄ変換装置で実現可
能である。また、ΔΣ量子化器として図２，図９に構成
を示したが、同様な伝達特性を実現する他の構成であっ
ても良い。
【００３７】
【発明の効果】以上述べたように本発明のＡ／Ｄ変換装
置は、ΔΣ量子化器の出力がディジタルフィルタで処理
された後に微分を行うようにしたことによって、微分回
路に挿入された演算回路が高い分解能を必要としてもデ
ィジタルフィルタの回路規模増加が小さいという優れた
特長を有するものである。
置は、ΔΣ量子化器の出力がディジタルフィルタで処理
された後に微分を行うようにしたことによって、微分回
路に挿入された演算回路が高い分解能を必要としてもデ
ィジタルフィルタの回路規模増加が小さいという優れた
特長を有するものである。
【００３８】また、本発明の他のＡ／Ｄ変換装置は、Δ
Σ量子化器Ａ3以降の出力に対し予め理想微分を行い、
ΔΣ量子化器Ａ2の出力とを加算してからディジタルフ
ィルタで処理し、この後に微分を行うようにしたことに
よって、ディジタルフィルタは２個だけでよく、また、
微分器ΔＴに挿入された演算回路の演算速度も低速で良
いという優れた特長を有するものである。
Σ量子化器Ａ3以降の出力に対し予め理想微分を行い、
ΔΣ量子化器Ａ2の出力とを加算してからディジタルフ
ィルタで処理し、この後に微分を行うようにしたことに
よって、ディジタルフィルタは２個だけでよく、また、
微分器ΔＴに挿入された演算回路の演算速度も低速で良
いという優れた特長を有するものである。
【図１】本発明によるＡ／Ｄ変換装置の一実施例を表す
ブロック図
ブロック図
【図２】図１のＡ／Ｄ変換装置における２重積分型ΔΣ
量子化器の一例を表すブロック図
量子化器の一例を表すブロック図
【図３】図１のΔΣ量子化器が２重積分型の場合の、微
分器Δ1の構成を表すブロック図
分器Δ1の構成を表すブロック図
【図４】図１のΔΣ量子化器が２重積分型の場合の、微
分器Δ2の構成を表すブロック図
分器Δ2の構成を表すブロック図
【図５】本発明によるＡ／Ｄ変換装置の他の実施例を表
すブロック図
すブロック図
【図６】図５のΔΣ量子化器が１重積分型の場合の、微
分器ΔＴの一例を表すブロック図
分器ΔＴの一例を表すブロック図
【図７】図５のΔΣ量子化器が２重積分型の場合の、微
分器ΔＴの一例を表すブロック図
分器ΔＴの一例を表すブロック図
【図８】従来のＡ／Ｄ変換装置の一例を示すブロック図
【図９】図８のＡ／Ｄ変換装置における１重積分型ΔΣ
量子化器の一例を表すブロック図
量子化器の一例を表すブロック図
【図１０】図９の積分器２の構成と動作について説明す
るブロック図
るブロック図
【図１１】図５のΔΣ量子化器が１重積分型の場合の、
微分器ΔＩ1の一例を表すブロック図
微分器ΔＩ1の一例を表すブロック図
【図１２】図５のΔΣ量子化器が２重積分型の場合の、
微分器ΔＩ1の一例を表すブロック図
微分器ΔＩ1の一例を表すブロック図
【図１３】図２の積分器２，１６および図９の積分器２
の積分特性を説明するためのブロック図
の積分特性を説明するためのブロック図
【図１４】図１および図８のΔΣ量子化器が１重積分型
の場合の、微分器Δ1の構成を表すブロック図
の場合の、微分器Δ1の構成を表すブロック図
【図１５】図１および図８のΔΣ量子化器が１重積分型
の場合の、微分器Δ2の構成を表すブロック図
の場合の、微分器Δ2の構成を表すブロック図
１，６，７，１０，１５，Ｆ，Ｇ 加算器 ２，１６ 積分器 ３ 量子化器 ４ Ｄ／Ａ変換器 ５ アナログ遅延回路 ８ アナログ遅延器 ９ ディジタル遅延器 １１，１２，１３，１４，２０，２１，２４，２５，２
６ 演算回路 １７，１８，１９，２２，２３，Ｔ 遅延器 Ａ1，Ａ2，Ａ3 ΔΣ量子化器 ＤＦ1，ＤＦ2，ＤＦ3 ディジタルフィルタ Δ1，Δ2，ΔＩ1，ΔＴ 微分器
６ 演算回路 １７，１８，１９，２２，２３，Ｔ 遅延器 Ａ1，Ａ2，Ａ3 ΔΣ量子化器 ＤＦ1，ＤＦ2，ＤＦ3 ディジタルフィルタ Δ1，Δ2，ΔＩ1，ΔＴ 微分器
Claims (4)
- 【請求項１】 外部から入力されるアナログ信号とＤ／
Ａ変換器のアナログ出力信号とを入力とし両者の差を出
力する第１の加算器と、前記第１の加算器のアナログ出
力信号を積分する積分器と、前記積分器の出力に応じて
ディジタル信号を出力する量子化器と、前記量子化器の
出力に応じてアナログ信号を出力し前記加算器に入力す
る前記Ｄ／Ａ変換器と、前記積分器および前記Ｄ／Ａ変
換器の出力を入力とし両者の差を出力する第２の加算器
とで構成される複数ｐ個（ｐは２以上の整数）の１重積
分型ΔΣ量子化器Ａi（ｉ＝１，２，…，ｐ）が、 前記１重積分型ΔΣ量子化器Ａj（ｊ＝１，２，…，ｐ
−１）の第２の加算器のアナログ出力信号をそれぞれ前
記１重積分型ΔΣ量子化器Ａk（ｋ＝２，３，…，ｐ）
の第１の加算器に入力するように接続され、 前記１重積分型ΔΣ量子化器Ａiの量子化器から出力さ
れるディジタル信号をそれぞれ入力とする複数ｐ個のデ
ィジタルフィルタＤＦi（ｉ＝１，２，…，ｐ）と、 前記ディジタルフィルタＤＦk（ｋ＝２，３，…，ｐ）
の出力をそれぞれ入力とし該入力信号のそれぞれｊ階微
分（ｊ＝１，２，…，ｐ−１）されたディジタル信号を
出力する微分器Δj（ｊ＝１，２，…，ｐ−１）と、 前記ディジタルフィルタＤＦ1および微分器Δjの出力信
号を全て加算する加算器Ｆと、 前記加算器Ｆの出力を入力とし、所定の比率でデシメー
ションして出力する遅延器Ｔとを具備し、 前記１重積分型ΔΣ量子化器Ａiの積分器は、該積分器
へのアナログ入力信号と単位サンプリング時間だけ遅延
した自身のアナログ出力信号とを累積加算するように構
成され、 前記微分器Δjは、αj（１−βj・ｚ-1）なる伝達関数
（ｊ＝１，２，…，ｐ−１、α，βは実数）を有するｊ
個の微分回路δj（ｊ＝１，２，…，ｐ−１）を縦続接
続して成り、 前記１重積分型ΔΣ量子化器Ａ1の第１の加算器の入力
をアナログ入力とし、前記遅延器Ｔの出力をディジタル
出力とするＡ／Ｄ変換装置。 - 【請求項２】 外部から入力されるアナログ信号とＤ／
Ａ変換器のアナログ出力信号とを入力とし両者の差を出
力する第１の加算器と、前記第１の加算器のアナログ出
力信号を積分する第１の積分器と、前記第１の積分器の
出力アナログ信号と前記Ｄ／Ａ変換器のアナログ出力信
号とを入力とし両者の差を出力する第２の加算器と、前
記第２の加算器のアナログ出力信号を積分する第２の積
分器と、前記第２の積分器の出力に応じてディジタル信
号を出力する量子化器と、前記量子化器の出力に応じて
アナログ信号を出力し前記第１，第２の加算器に入力す
る前記Ｄ／Ａ変換器と、前記第２の積分器および前記Ｄ
／Ａ変換器の出力を入力とし両者の差を出力する第３の
加算器とで構成される複数ｐ個（ｐは２以上の整数）の
２重積分型ΔΣ量子化器Ａi（ｉ＝１，２，…，ｐ）
が、 前記２重積分型ΔΣ量子化器Ａj（ｊ＝１，２，…，ｐ
−１）の第３の加算器のアナログ出力信号をそれぞれ前
記２重積分型ΔΣ量子化器Ａk（ｋ＝２，３，…，ｐ）
の第１の加算器に入力するように接続され、 前記２重積分型ΔΣ量子化器Ａiの量子化器から出力さ
れるディジタル信号をそれぞれ入力とする複数ｐ個のデ
ィジタルフィルタＤＦi（ｉ＝１，２，…，ｐ）と、 前記ディジタルフィルタＤＦk（ｋ＝２，３，…，ｐ）
の出力をそれぞれ入力とし該入力信号のそれぞれ２ｊ階
微分（ｊ＝１，２，…，ｐ−１）されたディジタル信号
を出力する微分器Δj（ｊ＝１，２，…，ｐ−１）と、 前記ディジタルフィルタＤＦ1および微分器Δjの出力信
号を全て加算する加算器Ｆと、 前記加算器Ｆの出力を入力とし、所定の比率でデシメー
ションして出力する遅延器Ｔとを具備し、 前記２重積分型ΔΣ量子化器Ａiの第１，第２の積分器
は、該積分器へのアナログ入力信号と単位サンプリング
時間だけ遅延した自身のアナログ出力信号とを累積加算
するように構成され、 前記微分器Δjは、αj（１−βj・ｚ-1）なる伝達関数
（ｊ＝１，２，…，ｐ−１、α，βは実数）を有する２
ｊ個の微分回路δj（ｊ＝１，２，…，ｐ−１）を縦続
接続して成り、 前記２重積分型ΔΣ量子化器Ａ1の第１の加算器の入力
をアナログ入力とし、前記遅延器Ｔの出力をディジタル
出力とするＡ／Ｄ変換装置。 - 【請求項３】 外部から入力されるアナログ信号とＤ／
Ａ変換器のアナログ出力信号とを入力とし両者の差を出
力する第１の加算器と、前記第１の加算器のアナログ出
力信号を積分する積分器と、前記積分器の出力に応じて
ディジタル信号を出力する量子化器と、前記量子化器の
出力に応じてアナログ信号を出力し前記加算器に入力す
る前記Ｄ／Ａ変換器と、前記積分器および前記Ｄ／Ａ変
換器の出力を入力とし両者の差を出力する第２の加算器
とで構成される複数ｐ個（ｐは２以上の整数）の１重積
分型ΔΣ量子化器Ａi（ｉ＝１，２，…，ｐ）が、 前記１重積分型ΔΣ量子化器Ａj（ｊ＝１，２，…，ｐ
−１）の第２の加算器のアナログ出力信号をそれぞれ前
記１重積分型ΔΣ量子化器Ａk（ｋ＝２，３，…，ｐ）
の第１の加算器に入力するように接続され、 前記１重積分型ΔΣ量子化器Ａm（ｍ＝３，４，…，
ｐ）の出力をそれぞれ入力とし該入力信号のそれぞれｎ
階微分（ｎ＝１，２，…，ｐ−２）されたディジタル信
号を出力する微分器ΔＩn（ｎ＝１，２，…，ｐ−２）
と、 前記微分器ΔＩnおよび前記１重積分型ΔΣ量子化器Ａ2
の出力信号を全て加算する加算器Ｇと、 前記１重積分型ΔΣ量子化器Ａ1の量子化器および前記
加算器Ｇから出力されるディジタル信号をそれぞれ入力
とするディジタルフィルタＤＦ1，ＤＦ2と、 前記ディジタルフィルタＤＦ2の出力を入力とし、該入
力信号を１階微分し且つ所定の比率でデシメーションし
て出力する微分器ΔＴと、 前記ディジタルフィルタＤＦ1の出力を入力とし、前記
所定の比率でデシメーションして出力する遅延器Ｔと、 前記遅延器Ｔおよび微分器ΔＴの出力信号を加算する加
算器Ｆとを具備し、 前記１重積分型ΔΣ量子化器Ａiの積分器は、該積分器
へのアナログ入力信号と単位サンプリング時間だけ遅延
した自身のアナログ出力信号とを累積加算するように構
成され、 前記微分器ΔＩn（ｎ＝１，２，…，ｐ−２）は、（１
−ｚ-1）なる伝達関数を有するｎ個の微分回路δ0を縦
続接続して成り、 前記微分器ΔＴは、α（１−β・ｚ-1）なる伝達関数
（α，βは実数）を有し、 前記１重積分型ΔΣ量子化器Ａ1の第１の加算器の入力
をアナログ入力とし、前記加算器Ｆの出力をディジタル
出力とするＡ／Ｄ変換装置。 - 【請求項４】 外部から入力されるアナログ信号とＤ／
Ａ変換器のアナログ出力信号とを入力とし両者の差を出
力する第１の加算器と、前記第１の加算器のアナログ出
力信号を積分する第１の積分器と、前記第１の積分器の
アナログ出力信号と前記Ｄ／Ａ変換器のアナログ出力信
号とを入力とし両者の差を出力する第２の加算器と、前
記第２の加算器のアナログ出力信号を積分する第２の積
分器と、前記第２の積分器の出力に応じてディジタル信
号を出力する量子化器と、前記量子化器の出力に応じて
アナログ信号を出力し前記第１，第２の加算器に入力す
る前記Ｄ／Ａ変換器と、前記第２の積分器および前記Ｄ
／Ａ変換器の出力を入力とし両者の差を出力する第３の
加算器とで構成される複数ｐ個（ｐは２以上の整数）の
２重積分型ΔΣ量子化器Ａi（ｉ＝１，２，…，ｐ）
が、 前記２重積分型ΔΣ量子化器Ａj（ｊ＝１，２，…，ｐ
−１）の第３の加算器のアナログ出力信号をそれぞれ前
記２重積分型ΔΣ量子化器Ａk（ｋ＝２，３，…，ｐ）
の第１の加算器に入力するように接続され、 前記２重積分型ΔΣ量子化器Ａm（ｍ＝３，４，…，
ｐ）の出力をそれぞれ入力とし該入力信号のそれぞれ２
ｎ階微分（ｎ＝１，２，…，ｐ−２）されたディジタル
信号を出力する微分器ΔＩn（ｎ＝１，２，…，ｐ−
２）と、 前記微分器ΔＩnおよび前記２重積分型ΔΣ量子化器Ａ2
の出力信号を全て加算する加算器Ｇと、 前記２重積分型ΔΣ量子化器Ａ1の量子化器および前記
加算器Ｇから出力されるディジタル信号をそれぞれ入力
とするディジタルフィルタＤＦ1，ＤＦ2と、 前記ディジタルフィルタＤＦ2の出力を入力とし、該入
力信号を２階微分し且つ所定の比率でデシメーションし
て出力する微分器ΔＴと、 前記ディジタルフィルタＤＦ1の出力を入力とし、前記
所定の比率でデシメーションして出力する遅延器Ｔと、 前記遅延器Ｔおよび微分器ΔＴの出力信号を加算する加
算器Ｆとを具備し、 前記２重積分型ΔΣ量子化器Ａiの積分器は、該積分器
へのアナログ入力信号と単位サンプリング時間だけ遅延
した自身のアナログ出力信号とを累積加算するように構
成され、 前記微分器ΔＩn（ｎ＝１，２，…，ｐ−２）は、（１
−ｚ-1）なる伝達関数を有する２ｎ個の微分回路δ0を
縦続接続して成り、 前記微分器ΔＴは、α2（１−β・ｚ-1）2なる伝達関数
（α，βは実数）を有し、 前記２重積分型ΔΣ量子化器Ａ1の第１の加算器の入力
をアナログ入力とし、前記加算器Ｆの出力をディジタル
出力とするＡ／Ｄ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4054915A JP2822757B2 (ja) | 1992-03-13 | 1992-03-13 | Ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4054915A JP2822757B2 (ja) | 1992-03-13 | 1992-03-13 | Ａ／ｄ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05259919A true JPH05259919A (ja) | 1993-10-08 |
| JP2822757B2 JP2822757B2 (ja) | 1998-11-11 |
Family
ID=12983907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4054915A Expired - Fee Related JP2822757B2 (ja) | 1992-03-13 | 1992-03-13 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2822757B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11308110A (ja) * | 1998-04-20 | 1999-11-05 | Asahi Kasei Micro Syst Co Ltd | デルタシグマ型アナログデジタル変換器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61177818A (ja) * | 1985-02-04 | 1986-08-09 | Nippon Telegr & Teleph Corp <Ntt> | オ−バ−サンプリング形アナログ・デイジタル変換器 |
| EP0463686A1 (en) * | 1990-06-22 | 1992-01-02 | Koninklijke Philips Electronics N.V. | Analog-to-digital signal converter comprising a multiple sigma-delta modulator |
-
1992
- 1992-03-13 JP JP4054915A patent/JP2822757B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61177818A (ja) * | 1985-02-04 | 1986-08-09 | Nippon Telegr & Teleph Corp <Ntt> | オ−バ−サンプリング形アナログ・デイジタル変換器 |
| EP0463686A1 (en) * | 1990-06-22 | 1992-01-02 | Koninklijke Philips Electronics N.V. | Analog-to-digital signal converter comprising a multiple sigma-delta modulator |
| JPH04261225A (ja) * | 1990-06-22 | 1992-09-17 | Philips Gloeilampenfab:Nv | マルチプル・シグマ−デルタ変調器を有するアナログ・デジタル信号変換器 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11308110A (ja) * | 1998-04-20 | 1999-11-05 | Asahi Kasei Micro Syst Co Ltd | デルタシグマ型アナログデジタル変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2822757B2 (ja) | 1998-11-11 |
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