CN1036866A - 用以在脉冲-密度d/a或a/d变换过程中平均信号的电路布置 - Google Patents

Abstract

用以在脉冲一密度D/A或A/D变换过程中 平均信号的电路布置。

在一个脉冲一密度D/A或A/D变换器中， 通过向其并联输出(Z₁，…Z_n)起控制n个状态信号 作用的一个n级移位寄存器(Sr)的串联输入端加 PDM信号(pm)改进对有跳动的钟频信号(c₁)存在 时的PDM信号(pm)的平均。移位寄存器(Sr)由钟 频信号(s₁)驱动。n个状态信号结合成一总和信号， 后者被输入低通滤波器(tp)。在一最佳实施方案中， n个状态信号被加数和/或借助门电路(g；g，gs)与 其前面和后面的状态隔离。

Description

本发明涉及一种电路布置，它将脉冲-密度-调制信号（＝POM信号）变成相当于POM信号的时间平均，因而代表取决于平滑程度的POM信号的一个D/A转换的模拟信号。这种电路布置主要用于反馈通路中具有∑-Δ（Sigma-delta）调制器的脉冲-密度A/D变换器。

例如，图1中显示US-A4156871的脉冲-密度A/D变换器的电路，其输出，即POM信号，通过一平均RC低通滤波器被反馈。RC低通滤波器的电容通过一电阻接到待变换的模拟信号的输入端。

“Elektronik”，NO.19，1985年9月20日（September20，1985），75到77页pages75    to    77），给出含Sigma-deita调制器和至少一个包含-RC低通滤波器或一积分器的PDM-信号-平均装置的脉冲-密度A/D或D/A变换器的另一些例子。其中谈到，借助数字脉冲-密度调制器将脉冲-编码-调制信号（＝PCM信号）变换成PDM信号是简单的，而且，另一方面，也很容易用+中取-滤波器，（＝数字低通滤波器）从PDM信角得到低取样速度，大毕特数的PCM信号，从而通过PDM中间相可得到对一般PCM信号的优越的高分辨P/A或A/D变换。例如，对在时钟节拍频率4.5MHZ，带宽15KHZ的音频信号，理论上可得85dB的信噪比，因而在二进制编码情况下，最大可能分辩率为14毕特。

A/D和D/A变换过程中可得到的PDM信号分辨率取决于平均精度。一种误差干扰源就是钟频信号跳动，它引起PDM-信号-边缘跳动，产生叠加在平均值上的噪声信号。

所以如所要求的那样本发明的目的就是提供一种即使在有跳动的钟频信号时也能平均PDM信号而不使有用信号在其频率范围内变动的电路布置。

本发明的要点表现在，除了象在常规布置中那样被连续平均外，PDM信号还在信号之后的一时间窗内，若干时钟周期里被平均，以减小时间漂移边缘对平均的影响。附加平均由一个n级移位寄存器执行，其串联输入端馈有PDM信号，其n-毕特平行输出端同时提供nPDM单信号状态序列。跳动的钟频信号用作移位信号。n移位寄存器级各自的二进制状态决定n状态信号的状态，每个n移位寄存器级被赋于一个状态信号。一个加法器把所有状态信号综合把一个按通常方式被平均的总和信号。

借助移位寄存器和状态信号的附加平均很有优越性，这是因为单个状态信号也可以，被各自地加数。靠加数种类，有用信号中噪声成分的频率特性受到有利的影响，从而，例如，在有用频率范围内的噪声成分将被进一步降低，其代价是频率范围超出有用频率范围。

在根据本发明的电路布置的一个最佳实施方案中，每个单独状态信号通过一门电路被加到加法器，门电路只在每个移位时钟周期的一段短的时间间隔里，即在各移位寄存器级的稳定态期间打开。由一多相时钟信号控制的移位寄存器结构能形成特别有利的组态，这是因为多相时钟信号也被用以控制门电路。门电路易于实现，另一优点是，与常见的回零方法不同，钟频信号频率不须在多个信号后插入一附加0来加倍。

借助门电路，馈入加法器的状态信号与前面状态和后续状态“独立”，平均不受各状态信号的不同的引导边缘或结尾边缘的影响。见图5

DE-B2717042（＝US-A4125803）描述了作为一个电流分配电路一部分，在一D/A变换器中的移位寄存器的使用。该电路提供若干具有能用整数表达的高精度强度比的直流对。借助由移位寄存器的平行输出控制的开关电路，同样强度的第一电流和第二电流分别被转到第一求和点和第二求和点，移位寄存器在规则间隔里，按在一个循环里，所有电流在同样时间里，对求和相同次数的方式转换单个电流。

因为所有电流都是从一单个电流源分割而得，在每个包括n时钟周期的完整循环中，单个电流的偏差互相补偿。在循环过程中，移位寄存器连成一环，移位信号必须设有跳动。所以这种电路布置与本发明的主题明显不同。

下面将参照附图详细解释本发明。

图1是已有技术的带Sigma-delta调制器的脉冲密度A/D变换器的框图。

图2是根据本发明的电路布置的一个带n级移位寄存器的简单实施方案的框图。

图3示意地显示一例状态信号的加数，它取决于移位寄存器。

图4显示几个典型信号波形以说明图2所示的电路布置减小钟频信号跳动对平均的影响。

图5示意地显示PDM信号的头边和尾边与平均相干时的差别，以及如何消除之。

图6是单独接有门电路的多相时钟控移位寄存器实施方案的框图。

图7显示图6的电路中的几个典型信号波形。

图8是其外接PDM信号反馈回路配备有根据本发明的电路布置的脉冲-密度A/D变换器的框图。

图9示意地显示门电路的另一实施方案。

图10显示图9中门电路的几个典型信号波形。

图11是形成从模拟输入信号和求和信角合成的差分信号的跨导放大器的示意电路图。

在图1中示意地显示

已有技术的脉冲-密度A/D变换器Wa。例如上述杂志“Elektronik”中对它有描述。因为它包括两个初级低通滤波器或两个初级积分器j，jn作为平均装置，所以它也用来作为二级Sigma-delta调制器。积分器j构成外接PDM信号反馈回路部分，Sigma-delta积分器jn构成内接PDM信号反馈回路部分。这种A/D变换器中不一定要用其它级积分器或低通滤波器。

待数字化的模拟输入信号S，通过第一个电阻r1产生中间信号il，即加到第一节点K1的电流。与此节点相连的还有第一电容C1，放大器V的输入，第四电阻r4的一端，它的另一端与PDM信号输出端pm和第三电阻r3相连。第三电阻r3和第四电阻r4分别决定内反馈信号i3和外反馈信号i4，i3和i4分别被馈到第二节点K2和第一节点K1。第二节点K2通过第二电阻r2与放大器V的输出端相连，还与比较器C的反转输入端和第二电容相连。

第二电阻r2形成得自放大器V的输出电压的Sigma-delfa调制器的输入电流i2。所以，第一节点K1和第一电容C1对于所加电流i1，i4代表一个积分器j，第二节点K2和第二电容C2对于所加电流i2和i3代表一积分器jn。通到节点K1的两个电流i1和i4，以及通到节点K2的两个电流i2和i3在这些节点处相加，但是通过采取适当步骤，它们的方向可以取得使求和变成相减，从而积分只涉及得到的差分信号。适当选择r1和r4，放大器V的增益，输入端和输出端的信号强度，两节点K1，K2处的平均电流平衡可以是均匀的。

比较器C的非反转输入端接地，比较器的输出端接在D触发器df的D输入端，D触发器的钟频输入由钟频信号CR控制，其输出提供PDM信号pm。

对于模拟输入信号S和PDM信号pm，积分器j和Sigma-delta积分器jn只近似地代表理想积分器，因为它们实际上只是RRC低通滤波器，其截止频率很低，例于对于小于5KHZ的音频信号。所要求的通到两个节点K1和K2的信号的极性也可借助不足电路组态，如在D触发器df或比较器C或采用反馈放大器作信号反转来实现。

虽然RC低通滤波器的截止频率处在有用频带中，但有用频率响应不受影响。因为，平均来说，在第一和第二节点K1和K2的电流平衡是均匀的，这些节点显示对输入信号和反馈信号很慢的跟踪能力，因而对于一级近似，电容C1和C2在有用频带里对信号通路无影响。

在两节点K1和K2建立电流平衡的另一可能方法是加一个平均来说为常量的附加信号iz;图1中这一信号从电源被加到第一节点K1（虚线）。举例来说如果模拟输入信号对地是对称的，而D触发器两个状态对地是非对称的，这样做有必要。

如果钟频信号出现跳动，PDM信号边缘也将出现跳动，跳动引起的噪音信号就将叠加到反馈PDM信号的平均或积分上。在外反馈回路的平均尤其要求严格，内反馈回路的平均不十分苛刻，这是因为其内只有经低通滤波的误差信号被数字化，此误差信号的影响相对较小，因而要求的平均精度不需很高。“误差信号”是在第一节点形成的差分电流，通常较小。因此PDM    A/D变换器Wa的分辨率主要取决于在积分器j中平均的信号pa的精度。

图2以框图形式显示用以平均PDM信号pm的电路布置的一个简单实施方案。框图包括n级移位寄存器sr，加法器K3，和低通滤波器tp。n个移位寄存器的级sr1到srn由钟频信号控制。为简单起见，它们被示意地画成触发电路，但它们并不仅限于这种电路。

移位寄存器sr的串联输入端zs通有PDM信号pm。并连输出包括单个的移位寄存器级输出Z1到Zn，其上分别接着电阻r41到r4n，这些电阻将单个移位寄存器级的低输出电势变为代表这些级各目的状态的电流，从而产生n个状态信号i41到i4n。这些信号被加到加法器K3，其最简单的形式为节点，加法器将加给它的单个电流综合起来，并将总的信号i4s通向低通滤波器tp。后者提供平均信号pa，平均信号如果被充分滤波就被再转变成PDM信号。与图1的PDM    A/D变换器不同，在一完整的PDM    D/A变换器中，低通滤波器，最好为多级低通滤波器的通频带至少遍及整个有用频带。

上述的跟踪时间窗由n个移位寄存器级sr1到srn形成，其n个输出Z1到Zn可同时被引出作进一步平均。如在某一状态中，n个移位寄存器级sr1到srn的输出电势相同，电阻f41到r4n的阻值相同，各状态信号i41到i4n也都相同。适当加数也是有利的。

图3显示一个八级移位寄存器的八个状态信号i41到i48的加数特征。此特征从第一到第四状态信号i41，i44线性增大，从第五到第八状态信号i45，i48线性减小，两中间状态信号i44，i45的值相等。所以H水平的加数特征为三角形，但所有八个状态信号i41到i48的算术平均不变。

图4通过n个典型波形说明根据本发明的电路布置的基本操作。钟频信号cl是一个记号/间隔比为1∶1的方波。因此PDM信号pm的头边或尾边，两反馈信号i3，i4的头边或尾边与钟频信号ce的头边偶合。如果钟频信号ce的头边出现得过迟或过早，即有跳动，相联的PDM信号pm和两个反馈信号i3，i4的边也将有跳动出现，如图4中时刻t1，t2和t3时那样。由于在时刻t4，PDM信号pm不变状态，因此，在该时刻跳动的钟频信号边不对它产生作用。

归一化的PDM信号pm中的阴影区作为第一误差区ds1对平均起歪曲作用。如果积分时间长，例如由于长的积分时间常数，这些误差被部分达到平均数;例如在t1时刻，延迟的头边可部分补偿在时刻t3的提前头边。然而由于较长的时间常数，平均信号pa（未在图4中标出）不再能快速变换其状态，因而其最大上截止频率减小。

带有如图4所示的四个加数相等的状态信号i41到i44的移位寄存器已明显减小了跳动的钟频信号cl的影响，图4中，四个状态信号i41到i44从上到下顺序画出，每个都比其上相邻的延迟一个钟频周期。每个状态信号i41到i44的幅值都只是起始的外加反馈信号i4的四分之一，所以在两种情况下，总和信号i4s在积分器j产生同样幅度的平均信号pa。四个状态信号i41到i44的跳动引起的误差为通为阴影的第二误差区ds2。

图4中最下面的波形是总和信号i4s，它由四个状态信号i41到i44相加而得。跳动的钟频信号边导致总和信号i4s的跳动边，这里i4s的每个第三误差区ds3只是PDM信号pm的第一误差区qs1的四分之一，这是因为作为四个状态信号i41到i44相加的结果，例如在t1时刻第二状态信号i42的误差区ds2被第一和第三状态信号i41和i43的同样大小的误差区ds2所补偿。所以，只剩下一个第二误差区ds2，它构成总和信号i4s的第三误差区ds3。在t2时刻，总和信号i4s的误差区按同样方式形成。

在t3时刻，总和信号i4s保持恒定，所以虽然PDM信号pm有个跳动的上升边，跳动的钟频信号cl不起作用。在跳动钟频信号边期间，t4时刻，PDM信号pm无状态变化。然而，总和信号i4s显示一正的高度变化，其值为归一化值的四分之一，其第三误差区ds3与t1时刻的相等。四个状态信号i41到i44显示在时刻t4。有两个正边和一个负边，因而留下带第二误差区ds2的边。

图5显示第四误差区ds4，它在积分器j作平均期间与平均信号pa相干。这起因于状态信号i4i的升起边和拖尾边的不同斜率。图a）显示一个随每个钟频周期改变其状态的状态信号i4i。为清楚起见，升起边画得比拖尾边明显陡。因此，在拖尾边时刻，积分过程中有效的脉冲区被第四误差区（用阴影表示）ds4扩大，每当信号从H水平变到L水平时，第四误差区就会出现。

图5a所示的，每个钟频周期后都变化的信号的平均值不同于图5b所示的每过两个钟频信号变化一次的信号的平均值。在第一种情况下，两倍于第二种情况中的第四误差区ds4进入平均处理。不同于三种取决于钟频信号的误差区ds1，ds2和ds3的情况，取决于边的第四误差区ds4从不被平均化。

这一点可用归零法靠孤立各信号状态的方法补救，这是因为在每个钟频周期，无论其状态如何信号都回到基态。所以第四误差区的数目只取决于H状态数目，而与这些状态的次序无关。

图5d显示在七个钟频周期中，有四个H态，因而有四个第四误差区ds4的信号状态。L态等同于“孤立”态。状态信号i4i保持在其状态内时间由门信号g′，参看图C，决定。图5b）和d）中所示状态信号i4i具有同样的数据序列，但是图d）中，状态i4i通过了一个由门信号g′控制的门电路。

图6显示这种门电路g，gs的一个简单实施方案。只需少量附加组件的门电路g，gs可加在双相钟频控制移位寄存器的每一级，这些级装备有，例如，主从触发器mf，sf。

主触发器mf的Q和Qg输出端分别与第一NPN晶体管S1和第二NPN晶体管S2的基极相连，两晶体管的发射极接在一起，其接点与第三NPN晶体管S3的集电极相连。后者的基极由反转钟频信号clg控制，其发射极，以及第四NPN晶体管S3的发射极，与接地的第一电源g1相连，g1提供第一状态信号ii1的电流，它实际上是一个恒流汇点。第四NPN晶体管S4的基极由钟频信号cl控制，它也是通过延迟电路dt被加到主触发器mf的钟频输入端。第二NPN晶体管S2的集电极和第四NPN晶体管S4的集电极接正压，当各晶体管接通时，此电压决定来自第一电源g1的电流。第一NPN晶体管S1的集电极向在图6中被画为一条母线的加法器K3输入，由门电g′，即门信号ii′1调节的第一状态信号。

与从触发器sf相连的门电路gs在结构上与上述门电路g相同，不同的是第三NPN晶体管S3′的基极接钟频信号cl，第四NPN晶体管S4′的基极接反转钟频信号clg，第二恒流源g2给出第二状态信号ii2的电流，ii2通过门电路gs并作为改进信号ii′2输入加法器K3，加法器K3的输出是总和信号i6s。

下一个移位寄存器级也是一带相联门电路g的主触发器，门电路g与第三恒流源g3相连以为改进的第三状态信号ii′3提供第三状态信号ii3的电流。这些改进的状态信号ii′…靠设定各自恒流源的电流量被加数。

借助延迟电路dt，各移位信号在一个钟频周期里，在各移位寄存器级的稳态不移位以实现门电路g，gs的ON态（导通态）所需的量。

延迟电路dt可由若干串连的变压器构成。确切的延迟值并不重要，但单个延迟时间应相同。这种简单方法不需要一单独的门电路g′，参见图5C。

图6的门电路g，gs的实施方案采用NPN晶体管作为门元件。当然，门也可以用场效应管实现，其布置方式也可不同。

图7显示图6的电路的n个典型信号的波形。头两个图表示钟频信号cl和反转钟频信号clg。下两个波形为在第一和第二移位寄存器级sr1和sr2，即主触发器mf和从触发器sf的Q输出端的信号p1和p2的波形。斜信号边代表各移位寄存器级的过渡时间。由于时间延迟dt′，升起或拖尾边移到钟频信号cl或反转钟频信号处在输出信号p1和p2的稳态周期的点上。第一或第二选通时间g1，g2的范围由斜阴影区表示。两相联改进的状态信号ii′1和ii′2也被显示出来。

选通方式也不受跳动的反相钟频信号影响。例如，如果由于钟频脉冲扩宽，一个选通时间变得过长，下一移位寄存器级相应的选通时间将缩短相应的差值。然后补偿通过总和信号i6s发生。这一特殊的优点在图7中时刻ts得到说明。反相钟频信号cl，clg的延迟引起第一改进状态信号ii′1和第二改进状态信号ii′2的脉冲的延长及相应的缩短。求和过程（未标出）中，脉冲延长和脉冲缩短相互补偿。

图8显示包括平均PDM信号的电路的另一简化实施方案的脉冲-密度A/D变换器的框图。此A/D变换器的基本结构类似于图1的脉冲-密度A/D变换器Wa。PDM信号pm的外接反馈回路包括根据本发明的平均电路。八级移位寄存器sr可代换地由串联主从触发器mf，sf构成。移位信号是如图6中的反相钟频信号cl，clg。可能需要的延迟电路dt来标出。八个状态信号i81到i88由八个受控恒流源g81到g88形成，这些恒流源的控制输入端接在相连的移位寄存器级的Q输出Q1到Q8。

图9显示对每个状态信号i81到i88的门电路的一个实施方案。选通信号为反相钟频信号cl，clg，它们作为两个控制信号被加到在图8中简单画出的受控电源g81到g88。加法器K3是八个状态信号i81到i88的母线，这些状态信号的总和信号i8s形式输到第一节点K1。后者还输有靠第一跨导放大器+r1从模拟输入信号S得到的中间信号i1。

包括第一电容C1的积分器j具有理想的积分特性，这是因为它只由高阻抗电源带动。可从第一电容两端取的积分器j的输出电压通过第二跨导放大器+r2变换成与之成正比的电流，此电流被馈到第二节点K2。后者也馈有来自第9受控恒流源g89的电流i89，g89的控制输入端输入PDM信号pm。

与第二节点K2相连的是第二电容C2和正极接地的比较器C的负极。这样，因为只由高阻电源供电，Sigma-delta积分器jn也代表一有理想特性的积分器。

和图1中一样，比较器C的输出馈入D触发器df的D输入端，df的Q输出端提供PDH信号pm，其钟频输入端馈有非反转钟频信号cl。因为严格来说，PDM信号已经由比较器C的输出端提供，移位寄存器sr也可与比较器C的输出端相连，而不是与D触发器df的输出端相连。这在图8中由点划线显示。在这种情况下，移位寄存器sr中的平均有利地早一个钟频周期执行。这也简化了电路布置，原因是D触发器df的功能可由第一移位寄存器级执行，该级的Q输出端Q1就控制内反馈信号i189并提供PDM信号。

图9显示图8的一个受控恒流源的一个实施方案的电路图。各状态信号i8…为可取三个不同电平：正电平，同样大小的负电平以及零电平的电流。这一点由所示的差分电流发生电路实现。

一个移位寄存器级sri由延迟钟频信号cl′计时，cl′是借助延迟电路dt中的若干串联变压器延迟钟频信号cl得到的。移位寄存器级sri的状态由前一个移位寄存器级sr（i-1）控制;这由通向移位寄存器级sri的虚线信号表示。来自Q输出端的非反转信号pi和来自Qg输出端的反转信号pig分别驱动由两发射极相连的NPN晶体管构成的差分级SS的正输入和负输入。

差分级SS两发射级的接点与也包括由两个发射级相连的NPN晶体管构成的差分极的门电路的输出端相联。钟频信号cl加在负输入端，反相钟频信号clg加在正输入端。如果后一信号为正，门电路导接通（CN），与两NPN晶体管的发射极连接点相连的恒流源g8i向门电路g输出端提供电流i8i。

在所示采用NPN晶体管的实施方案中，恒流源g8i实际是一个恒流汇。门电路g的输出为基极馈有反相钟频信号clg的开关晶体管的极电极。其它开关晶体管的集电极与正馈电线+U相连，它从而在门电路断（OFF）时在恒流源g8i和正电势之间建立起必要的导电联系。

差分极SS也可被看作一电子开关，其接触点与门电路g的输出端相连，其第一输出端1在与之相连的触发器sri的Q输出比Qg输出更正时与“接触点”相连，而其第二输出端2在触发器sri的Qg输出比Q输出更正时与“接触点”相连。

差分级SS的第一输出端1通过第一节点kn1与电流反转器CS（电流镜）的输入端相连，其第二输入端2通过第二节点kn2与电流镜CS的输出端相连。如图所示，电流镜是一个由两个发射极接在正馈电线+U，其极接在一起，并与一个PNP晶体管的集电极相连，从而与此集电极一起构成电流镜CS的输入端的两个PNP晶体管构成的简单电流镜电路。另一PNP晶体管的集电极构成电流镜的输出端。

比较好的方法是对所有移位寄存器级sri上提供一个电流镜CS，而不是给每个移位寄存器级sri提供一个电流镜CS。来自差分级SS的所有第一和第二输出端的电流的求和分别发生在第一节点kn1和第二节点kn2，从而最后总的差分电流i8d可从第二节点kn2取得。由于不是整个PDM信号台阶，而只是很慢变化的平均值被送到电流镜，对电流镜CS的要求就被前面的求和，以及平均降低。

图10显示在时间图中的图9的电路布置的几个典型信号波形。头两个图给出钟频信号和相关的反转或反相信号clg。所示的1∶1标记-空白比尤其适用于定时移位寄存级。其它钟频信号如多相非重叠钟频信号（未标）在应用边触发或动态移位寄存器级的地方采用。

图10也显示延迟钟频信号cl′，其头边可以改变各移位寄存器级的输出状态。非反转输出信号pi作为对几个钟频脉冲序列计算得的脉冲系列显示出来。最下一个图表示一单个门电路g的相联的差分电流i8d。这一电流根据移位放大器级的状态包含正或同样大小的负时间序列，这里对所有情况ON（开通）周期是一样的。因为门电路g的开通（ON）状态由钟频信号cl的低电压或反相钟频信号clg的高电压控制，差分电流i8d的脉冲的起始和持续与这些钟频信号相同步。

图11显示根据本发明的电路布置的一个特别优越的改进结构，其中第一跨导放大器+r1，与其它子电路一起处理作为差分信号的中间信号和总和信号并形成驱动积分器j的一个差分信号。

待变换的模拟输入信号S被作为一差分信号加到第一跨导级W1的第一输入端el，和第二跨导级W2的第二输入端e2，这些跨导级的结构象单个阻抗变压器。和阻抗变压器一样，它们有一个低阻抗NPN射极跟随输出，通过它，可借助电阻R1，R2调节跨导。NPN射极跟随器的集电极给出跨导级W1，W2的高阻抗电流汇输出端K6和K7：与阻抗变压器不同的是，它联接在正输电端。由于阻抗变压器布置内的大量内部负反馈，在跨导级W1，W2的畴变维持在很低的水平。另外，作为NPN射极跟随器的一个常数 （alpha）增益，其有限值只部分地进入跨导。

第一跨导放大器+r1的高阻抗差分输出靠提供第一输出电流i4的第一跨导级W1的第一高阻抗输出端K6，和提供第二输出电流i5的第二跨导级W2的第二高阻换输出端K7形成。这两个电流i4，i5的差正比于模拟输入信号S。此正比性是靠两个等值电阻r1，r2的串联实现的，r1和r2把第一跨导级W1的低阻抗第一输出端K4和第二跨导级W2的低阻抗第二输出端K5连接起来。第一输出端K4和第二输出端K5的电势分别与第一输入端e1和第二输入端e2的电势相同。两电阻r1，r2的连接点通过接纳恒流I₀的一电流汇与负馈电线-U相连。

模拟输入信号S在第一和第二低阻输出端K4，K5之间产生一输入差分电流isd，isd取于模拟输入信号S的幅度和两电阻R1和R2的值。

当第一输入端e1处的电势高于第二输入端e2处的电势时，第一高阻输出端K6处的第一端电流I4等于恒流I0的一半加输入差分电流isd，第二端电流I5等于恒流I0的一半，减去输入差分电流isd。

在所示电路中，第一和第二高阻抗输出端K6，K7分别代表第一端电流I4和第二端电流I5的电流汇端。以另一种电流汇形式接在第一和第二高阻抗输出端K6，K7的分别是反转总和信号sig和非反转总和信号si的引线，sig和si分别取决于八个移位放大器级的反转输出端Q1g，…Q8g的电势和非反转输出端的电势。

非反转和反转的总和信号si，sig可按类似图6的电路布置方式产生。只须将所有连接到移位寄存器级的输出Qg的NPN晶体管S2的集电极接到一附加母线，而不必接到一正参考电势，如图所示。在图11中反转总和信号sig相应于附加母线上的电流，非反转总和信号si相应于图6中的总和信号i6s。

取第一和第二高阻抗输出端K6，K7的电流差而得的差分电流的产生可用一类似于图9中的PNP电流镜电路来实现，其条件是PNP晶体管的截止频率和电流输出量足够大。然而一般地，两种情况都不可能，虽然在被反转（mirrored）之前电流被平均并相减，从而降低了要求。

作为一个解决办法，图11显示带差分放大器dv的控制电路，其低阻输出端K8向第一和第二高阻输出端K6，K7馈入同样大小的源电流I6，I7。两源电流I6，I7的相等由两个等值的，其上压降相等的电流源电阻R3，和R4保证。这是通过把差分放大器dv的低阻抗输出端K8经第一电流源电阻R3接到第一高阻输出端K6，经第二电流源电阻R4接到第二高阻输出端K7实现的。

跨两电流源电阻R3和R4两端相等的电压降是借助包括差分放大器作为基本子电路的电压，控制电路实现的。此差分放大器的反转输入端与第一高阻输出端K6相连，其非反转输入端与第二高阻输入端K7相连。在差分放大器dv输入端的差分电压在待调节的输出端K8产生一电势，直到差分放大器dv输入端差分电压降为零。摆动为控制电路中的RC部分RC排除。

在零差条件下，第一源电流I6等于第一端电流I4和反转总和信号sig的电流之和。在高阻输出端K7处得到的差分电流id正好等于从第二源电流I7和第二端电流I5与非反转总和信号si的电流之和的差。得到的差分电流id因而正好等于输入差分电流isd它通过第一节点K1被馈到起积分器j作用的第一电容C1。

为使差分放大器dv的低阻输出端也实现所得差分电流id的快速度变化，通常的PNP晶体管被-P-沟道场效应管代替，此场效应管能接受作为有源负载的，能保证高增益的快速电流镜电路。有源负载的高阻抗输出被接在两个串联的NPN射极跟随器的输入端，此跟随器的低阻输入端与输出端K8相连。

差分放大器晶体管对通过两个基极接在一起，其接点与第一定电势U1相连的NPN晶体管与有源负载相连。第二固定电势U2与另两个NPN共射共基晶体管的基极相连，反转和非反转总和信号sig，si通过这两个晶体管分别被传向第一高阻抗输出端K6和第二高阻抗输出端K7。

图11显示相同结构的第一和第二跨导级W1，W2的一个简单实施方案。它们包括在输入端的一个差分级，此差分级由发射极接在一起，其接点通过电源与负馈电线-U相连的第一NPN晶体管和第二NPN晶体管构成。W1和W2的第一NPN晶体管的基极分别与第一输入端e1和第二输入端e2相连，第二NPN晶体管的基极分别与低阻第一输出端K4和低阻第二输出端K5相连，它们都由一个接成射极跟随器的第三NPN晶体管的发射极构成。

和在差分放大器中一样，两跨导级W1，W2中所必须的高增益是通过一作为一有源负载接入的P-沟道电流镜电路实现。其输入端与第一NPN晶体管的集电极相连，其输出接在第二NPN晶体管的集电极和第三NPN晶体管的基极。这样两个第三NPN晶体管的发射极分别构成低阻第一输出端K4，和低阻第二输出端K5，它们分别接在与第一输入端e1和第二输入端e2相同的电势，而高阻抗第一和第二输入端K6，K7由第三NPN晶体管的极电极构成。两P沟道晶体管的源端接在一起，其接点与正馈电线-U相连。

Claims (11)

1、用以在脉冲-密度D/A或A/D变换过程中平均信号的电路布置，包括，

--一个n级移位寄存器(sr)，其系列输入端(ZS)被输入脉冲一密度-调制信号(PDM信号)(pm)，其钟频输入端被输入钟频信号(cl；el，clg：cl′)，

--一个输有n个状态信号(i4…；ii′…；ig…；i8d)的加法器K3，根据每个信号的状态将它们分配给n个移位寄存器级(sr…；mf，sf)中的一个，以及

--一个输入端与加法器(K3)相连，在其输出端给出平均信号(pa)的低通滤波器(tp)。

2、一个按权利要求1，用于PDMA/D变换器的电路布置，其中低通滤波器（tp）为一初级积分器（j），或一个起类似作用的初级低通滤波器，包括：

-一个输出端与序列输入端（ZS）相连，输入端与积分器（j）相连的Sigma-delta调制器，

-一个得自一模拟输入信号（S），并与总和信号（i4s;i6s;i8s;si，sig）一起输入积分器（j）的中间信号（il），其中总和信号（i4s;i6s;i8s;si，sig）的值的时间平均靠适当选择PPMA/D变换器（Wa）的组分值和极性设定得与中间信号（il）的时间平均大小相等正负反向。

3、一个按权利要求1和2的电路布置，其中平均来说为常量的附加信号（iz）被加到低通滤波器（tp）的输入端。

4、一个按权利要求1到3中任一个的电路布置，其中状态信号（i4…;ii′…;i8…;i8d）被赋于同样数重。

5、一个按权利要求1到3中任一个的电路布置，其中状态信号（i4…;ii′…;i8…;i8d）有差别地被加数，但状于同样状态的n个状态信号的算术平均等于具有同样数重的信号的值。

6、一个按权利要求5的电路布置，其中n个状态信号（i4…;ii′…;i8;…;i8d）的加数特性相对于一个中间状态信号或两个中间信号线性对称地上升和下降。

7、一个按权利要求1到6中任何一个的电路布置，其中n个状态信号（i4…;ii′…;i8…;i8d）作为单个脉冲通过门电路（g：g，gs）被输到加法器（K3），这里门电路（g;g，gs）的开通（ON）时间外在相联移位寄存器级（sr…;mf，sf）的稳态中，并且是相等的。

8、一个根据权利要求7的电路布置，其中n-级移位寄存器（sr）用一多相钟频信号（cl，clg）操纵，在这里多相钟频信号（cl，cle）在被延迟电路（dt）中的钟频周期的一部分延迟后被加到各自移位寄存器级（mf，sf）并起选通信号的作用。

9、一个按权利要求8的电路布置，其中，当门电路（g：g，gs）选通（ON）时，n个状态信号（i4…;ii′…;i8…;i8d）在各自移位寄存器级（sr…;mf，sf）的第一状态取正值，在各自移位寄存器级（sr…;mf，sf）的第二状态取同样大小的负值，当门电路（g;g，gs）断开（OFF），每个状态信号都取零值。

10、一个按权利要求2到9中任一个的电路布置，包括一个从模拟输入信号（S）得到的中间信号（il）的第一跨导放大器（+r1），和/或从积分器（j）的输出信号获得Sigma-qelta调制器（sd）的输入信号的第二跨导放大器（+r2）。

11、一个按权利要求10并具下列特点的电路布置：

-第一跨导放大器（+r1）通过一个第一高阻抗输出端（K6）和一个第二高阻抗输出端（K7）分别给出一个第一端电流和一个第二端电流：

-第一和第二高阻抗输出端（K6，K7）还分别有一反转总和信号（sig）和一非反转总和信号（si）通过（sig）和（si）分别依靠移位寄存器级的反转输出（Q1g…Q8g）和非反转输出（Q1…Q8）;

-第一和第二高阻抗输出端（K6，K7）分别与一差分放大器（dv）的反转和非反转输入端相连，还分别与一个第一电源电阻（R3）和一个第二电源电阻（R4）相连，（R3）和（R4）阻值相等，它们的另一端与差分放大器（dv）的一个低阻抗输出端（K8）相连;以及

-第二高阻抗输出端（K7）也与积分器（j）的输入端相连，以向后者输入所得的差分电流（id）。

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