KR20220058420A

KR20220058420A - 신경 신호 기록 회로

Info

Publication number: KR20220058420A
Application number: KR1020210137414A
Authority: KR
Inventors: 제민규; 권순재; 김영인; 최인준
Original assignee: 한국과학기술원
Priority date: 2020-10-30
Filing date: 2021-10-15
Publication date: 2022-05-09

Abstract

본 실시예에 의한 신경 신호 기록 회로는 차동 전류쌍을 출력하는 전류 DAC와, 차동 입력 전압쌍(differential voltage pair)이 입력되어 각각 상기 전류 DAC에서 제공한 전류를 출력하는 제1 트랜지스터와 제2 트랜지스터와, 상기 제1 트랜지스터와 상기 제2 트랜지스터 각각이 출력한 전류에 상응하는 주파수를 가지는 신호들을 생성하고, 상기 신호들의 위상차에 상응하는 디지털 코드를 형성하여 출력하는 양자화부를 포함하며, 상기 디지털 코드로부터 상기 전류 DAC을 제어하는 제어 코드를 형성하는 전류 DAC 제어부를 포함한다.

Description

신경 신호 기록 회로{NEURAL SIGNAL RECORDING CIRCUIT}

본 기술은 신경 신호 기록 회로와 관련된다.

신경학적 장치를 사용하여 다양한 신경학적 및 정신적 장애가 임상적으로 감지되고 치료 가능한 것으로 입증되었다. 이전의 여러 연구에서 비정상적인 뇌 활동의 증상은 전기 자극을 통해 완화될 수 있으며 이러한 치료의 효과는 폐쇄 루프 방식으로 수행될 때 현저하게 개선되는 것으로 나타났다. 이에 따라 폐루프 신경 조절용 IC(closed-loop neuromodulation IC)가 활발히 연구되고 있다. 저전력 이식 형 양방향 신경 인터페이스 시스템은 장시간 뇌 기능의 폐쇄 루프 제어가 필요한 환자에게 적용될 수 있다. 그러나 기존의 양방향 신경 인터페이스 시스템은 신경 신호의 고 충실도 기록(hi-fidelity recording) 및 전기 자극을 동시에 수행하기가 어렵다는 문제가 있다.

전기 자극은 조직과 전극 사이 임피던스의 불규칙성으로 인해 전류 모드에서 제어된다. 전류 모드 전기 자극에서는 작업 전극과 기준 전극 사이에 나타나는 자극 전압이 자극 회로의 컴플라이언스 전압 내에 있는 한 조직과 전극 사이 임피던스에 관계없이 정확한 양의 자극 전하를 전달할 수 있다. 자극 전압은 일반적으로 수 볼트에서 수십 볼트의 영역에 있을 수 있으며, 전극과 표적 세포 사이의 거리가 멀어서 자극 임계값을 극복하기 위해 큰 자극 전류가 필요하거나 고도로 국부적인 자극에 사용되는 마이크로 스케일 전극의 작은 면적에 의하여 조직과 전극 사이의 임피던스가 클 때 증가하는 경향이 있다.

이러한 큰 진폭을 갖는 자극 신호의 일부가 기록 회로의 입력에 나타나며 이를 자극 아티팩트(SA, stimulation artifact)라고 한다. 자극 아티팩트 SA는 기록된 신경 신호의 상당한 왜곡을 유발하고 심지어 회로에 완전한 포화를 유발하여 결과적으로 목표하는 폐쇄 루프 신경 조절 작업을 수행하는 것을 곤란하게 한다.

이러한 난점을 극복하기 위하여 여러 가지 기술들이 개발되었으나, 이들은 좁은 동적 범위(dynamic range)를 가져 신경 신호를 전체적으로 기록할 수 없거나, 높은 하드웨어의 복잡도 및 높은 전력 소모, 낮은 선형성을 가진다는 문제점이 있다.

본 실시예는 상기한 종래 기술의 난점을 극복하기 위한 기술로, 전기 자극과 동시에, 높은 선형성을 가져 높은 충실도로 신경 신호를 기록할 수 있으며 전력 소모량이 낮은 회로를 제공하는 것이 본 실시예로 해결하고자 하는 과제 중 하나이다.

본 실시예는 제1 신호와, 상기 제1 신호와 중첩되며, 상기 제1 신호에 비하여 진폭이 큰 제2 신호를 검출하는 입력 신호 처리 회로로, 상기 회로는: 차동 전류쌍을 출력하는 전류 DAC; 차동 입력 전압쌍(differential voltage pair)이 입력되어 각각 상기 전류 DAC에서 제공한 전류를 출력하는 제1 트랜지스터와 제2 트랜지스터; 상기 제1 트랜지스터와 상기 제2 트랜지스터 각각이 출력한 전류에 상응하는 주파수를 가지는 신호들을 생성하고, 상기 신호들의 위상차에 상응하는 디지털 코드를 형성하여 출력하는 양자화부를 포함하며, 상기 디지털 코드로부터 상기 전류 DAC을 제어하는 제어 코드를 형성하는 전류 DAC 제어부를 포함한다.

본 실시예에 의하면 신경 신호 기록 장치의 양자화부에 포함된 전류 제어 발진기의 동작 주파수를 제어하여 고유한 클럭 평균화(clocked averaging) 효과를 이용한다. 이로부터 부정합에 의한 성능 열화를 막을 수 있다는 장점이 제공된다.

나아가, 본 실시예에 의하면, 전류 DAC을 입력 트렌지스터의 소스 노드에 연결 하고 전류 제어 발진기를 입력 트렌지스터의 드레인 노드에 배치함으로써, 전류를 재사용하여 소비 전력을 줄일 수 있으며, 이로부터 충분한 선형성 및 잡음 억제 효과를 얻을 수 있다는 장점이 제공된다.

도 1은본 실시예에 의한 신경 신호 기록 회로(10)의 개요적 도면을 도시한 도면이다.
도 2는 신경 신호 기록 회로(10)의 차동쌍(differential pair) 중 어느 한 측의 소신호 모델(small-signal model)을 도시한 도면이다.
도 3은 Vin+와 Vin- 이 동일한 정상 상태의 경우를 예시한 도면이다.
도 4는 Vin+이 Vin-보다 더 큰 경우를 예시한 도면이다.
도 5는 Vin-이 Vin+ 보다 더 큰 경우를 예시한 도면이다.
도 6은 양자화기(220)의 개요를 도시한 도면이다.
도 7은 본 실시예에 의한 전류 DAC(100) 중 단위 전류를 제공하는 단위 회로(100a)의 개요를 도시한 도면이다.
도 8의 횡축은 전류 제어 발진기의 출력 주파수와 샘플링 주파수(Fs)의 비에 대한 정규화된 SNDR값을 도시한 도면이다.

회로의 개요적 동작

도 1은본 실시예에 의한 신경 신호 기록 회로(10)의 개요적 도면을 도시하며, 도 2는 신경 신호 기록 회로(10)의 차동쌍(differential pair) 중 어느 한 측의 소신호 모델(small-signal model)을 도시한 도면이다. 도 1 및 도 2를 참조하여 본 실시예에 의한 신경 신호 기록 회로(10)의 개요적 동작을 설명한다. 기록하고자 하는 국부 장 포텐셜(LFP, local field potential), 활동 포텐셜(AP, active potential)과 중첩된 자극 아티팩트(SA, stimulation artifact)를 포함하는 차동 입력 전압 신호 Vin⁺ 및 Vin^-는 각각 제1 트랜지스터 M1과 제2 트랜지스터 M2의 게이트 전극에 제공되고, 전압의 크기에 따라 차동 전류 Iin⁺ 및 Iin^-로 변환된다. 전류 Iin+는 차동 전류 제어 발진기(210p)에 제공되고, 전류 Iin^-는 차동 전류 제어 발진기(210n)에 공급되어 차동 전류 제어 발진기(210p) 및 차동 전류 제어 발진기(210n)들이 출력하는 신호의 주파수를 제어한다.

양자화부(200)는 차동 전류 제어 발진기(210p)와 차동 전류 제어 발진기(210n)의 출력 위상의 차이에 상응하는 코드(TH) 및 부호 신호(SIGN)을 생성한다. 양자화부(200)가 출력한 디지털 코드(TH)는 입력 신호로 제공된 중첩된 국부 장 포텐셜(LFP)과 자극 아티팩트 신호에 상응한다.

DAC 제어부(300)는 양자화부(200)의 출력인 코드 TH와 부호 신호(SIGN)을 제공받고, 전류 DAC(100)을 제어하는 제어 코드를 출력하여 전류 DAC(100)을 제어한다. 따라서, 네거티브 피드백 루프(negative feedback loop)가 형성된다. 전류 DAC(100)은 Iin⁺ 와 Iin^- 의 차이(즉, Vin⁺ - Vx⁺ 와 Vin^-- Vx^- 의 차이, 제1 MOS 트랜지스터의 게이트-소스 사이 전압과 제2 MOS 트랜지스터의 게이트-소스 사이 전압의 차이)가 작아지도록 제어된다. 네거티브 피드백 동작에 의하여 입력 전압이 큰 경우에도 입력 MOSFET의 게이트 소스 전압은 일정하게 유지되고 Iin⁺ 및 Iin^-은 거의 동일한 값을 가정하며 전류 제어 발진기 CCO의 주파수 변화는 작게 유지된다.

따라서, 전류 DAC(100) 및 전류 제어 오실레이터 쌍(210p, 210n)은 큰 입력 전압에서도 선형 영역에서 작동할 수 있으므로 입력 선형 범위가 넓다. 회로 입력 단자는 입력 MOSFET의 게이트에 직접 연결되므로 높은 입력 임피던스 Zin을 얻을 수 있다. 나아가, 전류 DAC(100)에서 출력되는 전류가 제1 및 제2 트랜지스터(M1, M2)를 바이어스 하므로 전력 소모를 감소시킬 수 있다.

도 1 및 도 2를 참조하면, 본 실시예에 의한 신경 신호 기록 회로(10)는 피드백 회로가 입력 단자에 연결되지 않은 상태에서 입력 신호가 입력 MOSFET의 게이트에 직접 제공되어 높은 입력 임피던스 Zin를 형성한다. 또한, 본 실시예에서는 폐루프 구조를 구현하여 입력 다이내믹 레인지를 확장하고 전류 DAC(100) 및 차동 전류 제어 발진기쌍(210p, 210n)의 비선형성을 억제할 수 있다. 나아가, 입력 트랜지스터(M1, M2)의 소스에 연결된 전류 DAC(100)을 사용하여 네거티브 피드백을 적용하여 자극 아티팩트 SA 및 직류 전극 오프셋 DEO를 모두 수용할 수 있는 충분한 선형 입력 범위를 얻을 수 있다.

양자화부(200)는 시간 기반으로 동작하며, 차동 전류 제어 발진기쌍(210p, 210n)과 양자화기(220)를 포함한다. 양자화부(200)는 단순한 구조를 가져 작은 면적으로 구현할 수 있으며 소모 전력량을 감소시킬 수 있다. 양자화부(200)에 포함된 전류 제어 발진기쌍(210p, 210n)은 1차 ΔΣM에서 적분기의 역할을 수행한다. 따라서 본 실시예에 의한 시간 기반 양자화기는 1 차 노이즈 셰이핑 효과로부터 적은 수의 출력 비트로도 고해상도를 얻을 수 있다.

이하에서는 본 실시예에 의한 신경 신호 기록 회로를 상세히 설명하도록 한다.

도 1 및 도 2를 참조하면, 전류 DAC(100)은 전류 DAC 제어부(300)에 의하여 제어되며, 전류 DAC 제어부(300)는 두 전류 제어 발진기 (210p), (210n)의 출력 위상 차이에 상응하는 양자화부(200)의 출력 코드 TH 및 부호 신호(SIGN)을 제공받아 전류 DAC(100)을 제어하는 제어 코드를 형성한다. 뒤에서 자세히 설명될 바와 같이 전류 DAC(100)은 세 상태(tri-level)를 가지는 트라이레벨 전류 DAC일 수 있으며, 전류 DAC(100)을 제어하는 전류 DAC 제어부(300)는 양자화부(200)의 출력 코드 TH와 부호 신호(SIGN)을 제공받고, 세 상태(tri-level)를 가지는 트라이레벨 전류 DAC를 제어하는 제어 코드를 형성하는 트라이레벨(tri-level) 인코더일 수 있다.

도시된 예에서 전류 DAC(110)은 DAC 드라이버(300)에 의하여 5 비트의 제어 신호로 제어되는 것을 예시한다. 따라서, 전류 DAC(110)은 도 1로 예시된 것과 같이 Ip와 In을 각각 0에서 단위 전류(I_U)의 31배까지 32 단계로 제공할 수 있다. 다만, 이는 실시예이며, 본 발명은 이에 한정되지 않는다.

차동 입력 전압(Vin⁺,Vin^-)이 제공되면 차동 전류 Iin ⁺- Iin^-로 0이 아닌 차동 전류가 발생하고 차동 전류 제어 발진기쌍(210p, 210n)에서 출력한 신호의 주파수 F_CCOp 및 F_CCOn이 변화한다. 전류 제어 발진기쌍 (210p)와 (210n) 출력 신호Φp와 Φn는 양자화부(200)에 제공되고, 위상 차이가 검출된다.

검출된 위상차에 상응하는 출력 코드(TH)가 형성되어 DAC 제어부(300)에 제공되며, DAC 제어부(300)에 의하여 제어되는 전류 DAC(110)은 각 차동 전류원이 출력하는 전류 Ip 값과 In 값을 변경한다. 이러한 피드백 동작으로 인해 차동 CCO의 주파수는 정상 상태에서 동일하게 형성된다(F_CCOP = F_CCON). 이는 피드백 구성에 의하여 두 입력 트랜지스터에서의 전압 Vx⁺ 및 Vx^-를 변경하고 두 입력 트랜지스터의 게이트-소스 전압인 Vin⁺ - Vx⁺ 및 Vin^-- Vx^-이 동일하게 변화하며, 결과적으로 Iin⁺ 및 Iin^-을 동일하게 형성한다.

도 2로 예시된 것과 같이 본 실시예는 CLA(Clocked Averaging, 500)를 더 포함할 수 있다. CLA(500)는 디지털-아날로그 변환기(Digital-to-analog converter, DAC)의 부정합(Mismatch) 문제를 해결한다. 일 예로, CLA(500)는 사용하게 되면 복수 개의 단위 DAC들을 순차적으로 사용해서 아날로그 값을 출력한다. 따라서, 공정에 의하여 발생하던 오차는 각 단위 DAC를 순차적으로 사용함으로써 감소하고, ADC 이후에 필터에 의하여 평균 됨에 따라 부정합에 의한 효과를 완화시킨다.

세 가지 다른 입력 조건에 대해 전류 DAC(110)의 작동을 도 3 내지 도 5를 통하여 설명한다. 도 3은 Vin⁺와 Vin^- 이 동일한 정상 상태의 경우이다. Vin⁺과 Vin^- 사이에 차이가 없으면 전류 DAC(100)의 출력 차동 전류의 차이는 변화없이 0으로 유지되고, 결과적으로 차동 전류 제어 발진기쌍이 출력하는 신호의 주파수 사이에 차이가 발생하지 않는다. 따라서, 차동 전류 제어 발진기쌍(210p, 210n)에는 동일한 크기의 전류가 제공되며, 차동 전류 제어 발진기쌍(210p, 210n)가 출력한 신호의 주파수 F_CCOP = F_CCON이다.

도 4는 Vin⁺이 Vin^-보다 큰 경우를 예시한다. 도 4를 참조하면, 도 4로 예시된 예는 직류 전극 오프셋 DEO의 최대값이 자극 아티팩트 SA와 같은 방향으로 추가되는 경우와 유사하다. 제공된 입력 전압 간의 100mV 차이는 제1 MOS 트랜지스터(M1)의 게이트 소스 전압의 차이를 형성하고, 이에 상응하도록 Iin⁺와 Iin^-의 전류에 차이가 형성된다. Iin⁺와 Iin^-는 각각 전류 제어 발진기 쌍(210p, 210n)에 제공되고, 전류 제어 발진기(210p)가 출력하는 신호(Φp)의 주파수인 F_CCOP와 전류 제어 발진기(210n)이 출력하는 신호(Φn)의 주파수인 F_CCON에는 차이가 발생한다.

양자화기(220)는 전류 제어 발진기(210p)가 출력하는 신호(Φp)와 전류 제어 발진기(210n)이 출력하는 신호(Φn)를 제공받고, 두 신호의 위상차를 검출한 코드 TH 및 부호 신호(SIGN)을 생성하여 DAC 드라이버(300)에 제공한다. DAC 드라이버(300)는 차동 전류원 쌍 중 Ip가 In에 비하여 크도록 제어 코드를 형성하여 전류 DAC(100)에 출력한다. Vin⁺가 게이트 전압으로 제공된 제1 트랜지스터(M1)의 도통 저항은 Vin^-이 게이트 전압으로 제공된 제2 트랜지스터(M2)의 도통 저항에 비하여 크다. 따라서, 전류 Ip의 일부는 축퇴 저항(degeneration resistor, Rss)을 통하여 제2 트랜지스터(M2)의 소스 전극으로 제공되고, 전류 제어 발진기(210n)로 제공된다.

따라서, 전류 Ip와 In은 분배되어 제1 및 제2 트랜지스터(M1, M2)를 통해 전류 제어 발진기 쌍(210p, 210n)에 제공되므로, 주파수의 차이는 감소하여 결과적으로 Iin⁺과 Iin^-의 차이는 감소하여 결국 두 CCO 간의 주파수 차이는 0으로 수렴한다.

도 5는 Vin^-이 Vin⁺보다 100mV 더 큰 경우를 예시한다. 도 5를 참조하면, 회로가 정상 상태에 있을 때 제공된 Vin^-과 Vin⁺ 사이에 형성되는 100mV 차이는 제1 MOS 트랜지스터(M1)와 제1 MOS 트랜지스터(M2)의 게이트 소스 전압의 차이를 형성하고, 이에 상응하도록 Iin⁺와 Iin^-의 전류에 차이가 형성된다. Iin⁺와 Iin^-는 각각 전류 제어 발진기 쌍(210p, 210n)에 제공되어 전류 제어 발진기(210p)가 출력하는 신호의 주파수인 F_CCOP와 전류 제어 발진기(210n)이 출력하는 신호의 주파수인 F_CCON에는 차이가 발생한다.

양자화기(220)는 전류 제어 발진기(210p)가 출력하는 신호(Φp)와 전류 제어 발진기(210n)이 출력하는 신호(Φn)를 제공받고, 두 신호의 위상차를 검출한 코드 TH 및 부호 신호(SIGN)를 형성하여 DAC 드라이버(300)에 제공한다. DAC 드라이버(300)는 차동 전류원 쌍 중 In이 Ip에 비하여 크도록 제어 코드를 형성하여 전류 DAC(100)에 출력한다. Vin^-가 게이트 전압으로 제공된 제2 트랜지스터(M2)의 도통 저항은 Vin⁺가 게이트 전압으로 제공된 제1 트랜지스터(M1)의 도통 저항에 비하여 크다. 따라서, 전류 In의 일부는 축퇴 저항(Rss)을 통하여 제1 트랜지스터(M1)의 소스 전극으로 제공되고, 전류 제어 발진기(210p)로 제공된다.

전류 DAC(100)dl 제공한 전류 Ip, In은 제1 트랜지스터(M1)와 제2 트랜지스터(M2)의 도통저항에 상응하도록 분배되고, 제1 및 제2 트랜지스터(M1, M2)를 통해 전류 제어 발진기 쌍(210p, 210n)에 제공되므로, 주파수의 차이는 감소하여 결과적으로 Iin⁺과 Iin^-의 차이는 감소하여 결국 두 CCO 간의 주파수 차이는 0으로 수렴한다.

도 6은 양자화기(220)의 개요를 도시한 도면이다. 도 6을 참조하면, 양자화기(220)는 샘플링 클록(Fs)으로 차동 전류 제어 발진기(210p, 210n)의 출력 신호를 샘플하는 제1 D 플립 플롭 어레이(D1), 제2 D 플립 플롭 어레이(D2)와, 위상 검출기(PD)와 선행-지연 검출부(224)를 포함한다. 일 실시예에서, 선행 지연 검출부(224)는 선두 에지 검출부(Frontal edge search unit, 2242)과 전환점 검출부(2244)를 포함한다.

D 플립플롭 어레이들(D1, D2)은 샘플링 클록(Fs)를 제공받고, 샘플링 클록(Fs)으로 전류 제어 발진기쌍(210p, 210n)의 출력 신호를 샘플한다. 양자화기(220)에 제공되는 샘플링 클록(Fs)의 주파수는 전류 제어 발진기(210p, 210n)이 출력하는 주파수 보다 높다. 일 실시예로, 샘플링 클록의 주파수 Fs는 전류 제어 발진기(210p, 210n)이 출력하는 주파수 F_CCO의 2배 보다 클 수 있다. 이로부터 양자화부(220)는 높은 해상도 특성을 얻을 수 있으며, SNDR 특성을 향상시킬 수 있다. 나아가, 본 실시예에 의한 시간 기반 양자화기는 간단한 논리 회로를 사용하여 높은 해상도로 위상 정보를 추출하므로 전력 소비를 크게 감소시킬 수 있다.

위상 검출기(PD, phase detector)에는 D 플립플롭 어레이(D1)가 전류 제어 발진기(210p)의 출력을 샘플하여 제공한 신호(THpQ <14:0>)와 D 플립플롭 어레이(D2)가 전류 제어 발진기(210n)의 출력을 샘플하여 제공한 신호(THnQ <14:0>)가 입력된다. 위상 검출기(PD)는 입력된 두 신호의 위상의 선행(lead)/지연(lag)을 검출한다. 도시된 실시예에서, 위상 검출기(PD)를 XOR 게이트로 구현하였을 때, XOR 게이트의 출력이 선행(leading)하는 신호의 상승 에지에서 1로 상승하고 지연된 신호의 상승 에지에서 0으로 떨어지는 것으로부터 위상 차이를 검출할 수 있다. 입력된 제1 신호의 상승 에지가 XOR 출력의 상승 에지와 정렬되면 제1 신호가 제2 신호를 선행하고, 반대의 경우 제1 신호는 제2 신호보다 지연되는 것을 알 수 있다.

위상 검출기(PD)의 출력 신호는 일 예로, 0001110000000000과 같이 THpQ <14:0>와 THnQ <14:0>의 위상 차이에 상응한다. 위상 검출기(PD)가 출력하는 코드 TH[14:0]은 온도계 코드(thermometer code)의 형태이며, THpQ <14:0>와 THnQ <14:0>의 위상 차이에 상응한다.

이하에서는 선행-지연 검출부(224)의 용이한 설명을 위하여 전류 제어 발진기 (210p) 및 (210n)가 7 스테이지 링 CCO이며, 각각 <6:0>의 7 비트를 출력하는 예로 단순화하여 설명한다.

전환점 검출부(2244)는 제2 D 플립플롭 어레이(D2)가 출력한 신호로부터 전환점을 검출하여 출력한다. 도 6은 제2 전류 제어 발진기(210n)의 출력 신호를 샘플한 제2 D 플립플롭 어레이(D2)의 출력 신호를 제공받는 것으로 예시하나, 도시되지 않은 다른 예에서 전환점 검출부는 제1 전류 제어 발진기(210p)의 출력 신호를 샘플한 제1 D 플립플롭 어레이(D1)의 출력 신호로부터 전환점을 검출할 수 있다.

D 플립플롭 어레이에 의해 샘플된 순간에 전류 제어 발진기 (210p) 및 (210n) 출력 신호가 각각 THNQ <6 : 0> = 1101010 및 THPQ <6 : 0> = 1010110이라고 가정한다. 전환점(transition point)는 D 플립플롭 어레이가 출력한 샘플한 신호에 있어서 "11"또는 "00"과 두 개의 동일한 비트가 두 개 이상으로 연속된 점을 말한다. 전환점으로부터 전류 제어 발진기에서 캐스케이드로 연결된 인버터에 있어서 논리 전환이 몇 번째 스테이지의 인버터에서 일어나는 것인지 알 수 있다. 상기한 예는 전류 제어 발진기(210n)의 논리 전환이 두 번째 스테이지 인버터를 통해 전파되고 전류 제어 발진기(210p)의 전환이 여섯 번째 스테이지에서 발생하는 것을 의미한다.

이 전환점은 XNOR (THNQ <6 : 0>, THNQ <0, 6 : 1>)의 논리 연산을 수행하여 얻을 수 있다. 여기서 THNQ <0, 6 : 1>은 THNQ <6 : 0>를 오른쪽으로 한 비트 시프트(one bit shift right) 한 것이다. THNQ <0, 6 : 1> = 0110101이므로 전류 제어 발진기(210n)의 전환점은 TPN <6 : 0> = XNOR(THNQ<6 : 0>, THNQ<0, 6 : 0>) = XNOR(1101010, 0110101) = 0100000을 연산하여 얻을 수 있으며, 연산의 결과로부터 제2 전류 제어 발진기(210n)가 출력한 신호의 전환점은 두 번째 스테이지의 인버터가 출력한 신호인 것을 알 수 있다.

선두 에지 검출부(2242)는 위상 검출기(PD)가 위상차로부터 위상차가 발생하는 선두 에지를 검출한다. 일 예로, 위상 검출기의 출력인 PD <6 : 0> = XOR (THPQ <6 : 0>, THNQ <6 : 0>) = XOR (1010110, 1101010) = 0111100 이다. 이 XOR 출력을 FE <6 : 0>라 하고, 위상 검출기의 출력을 PD <6 : 0> 이라고 하면, 선두 엣지(Frontal edge)는 FE <6 : 0> = AND((PD <6 : 0>, ~PD <0, 6 : 1>) = AND (0111100, ~0011110) = AND (0111 100, 1100 001) = 0100000와 같이 연산하여 얻을 수 있다.

전환점 검출부(2244)의 출력을 TPN <6 : 0>이라하고, 선두 에지 검출부(2242)의 출력 FE <6 :0>할 때, 이들을 각 비트별로 AND 연산(bit-wise AND)하고, 연산된 결과를 OR 게이트로 입력하면 논리 1 혹은 논리 0의 결과를 얻을 수 있다. 선행-지연 검출부(224)는 논리 연산된 결과를 출력 Dout의 MSB로 출력한다.

위의 예시의 TPN <6 : 0> = 0100000과 FE <6 : 0> = 0100000이며, 각 비트별로 AND 연산을 수행하고, AND 연산된 결과에 대하여 OR 연산을 수행하면 논리 1을 얻을 수 있다.

논리 1의 값은 전류 제어 발진기(210p, 210n)의 출력을 샘플링하는 순간 전류 제어 발진기(210n)이 전류 제어 발진기(210p)를 앞서고 있다는 것을 나타낸다. 반대로 논리 0는 전류 제어 발진기(210p, 210n)의 출력을 샘플링하는 순간 전류 제어 발진기(210p)가 전류 제어 발진기(210n)을 앞서고 있다는 것을 나타낸다.

도 7은 본 실시예에 의한 전류 DAC(100) 중 단위 전류를 제공하는 단위 회로(100a)의 개요를 도시한 도면이다. 전류 DAC(100)은 복수의 단위 회로(100a)들이n1 노드와 n2 노드에서 각각 연결된다. 복수의 단위 회로(100a)들이 각각 출력한 전류가 전류 DAC(100)의 출력 전류 Ip, In을 형성한다. 도 7을 참조하면, 전류 DAC(100)은 트라이레벨(tri-level) 전류 DAC이다. 일반적인 전류 DAC은 전류를 제공하거나, 전류를 제공하지 않는 두 상태로 동작한다. 그러나, 본 실시예의 전류 DAC(100)은 세 가지 상태(tri-level)을 가지는 트라이레벨 전류 DAC이다. 트라이레벨 전류 DAC은 차동쌍 중 어느 하나인 Ip 측으로 전류(2I_U)를 제공하는 상태와, 차동쌍 중 다른 하나인 In 측으로 단위 전류(2I_U)를 제공하는 상태 및 차동쌍을 이루는 Ip와 In으로 모두 전류(I_U)를 제공하는 세 가지의 상태로 동작한다.

아래의 표 1은 전류 DAC(100)에 제어 신호를 제공하는 전류 DAC 제어부(300)의 동작을 설명하기 위한 표이다.

표 1과 도 7을 참조하면, 단위 회로(100a)는 네 비트의 제어 신호로 제어되며, 이중 D[k]와 D_B[k]는 서로 반전된 관계이며, D[k+1]와 D_B[k+1]은 서로 반전된 관계이다.

전류 DAC 제어부(300)는 양자화부(200)가 출력한 부호 신호(SIGN)와 온도계 코드(TH)로부터 표 1과 같이 연산을 수행하여 전류 DAC 제어 코드(D)를 형성한다. 일 예로, 부호 신호(SIGN)가 0이고 온도계 코드의 j 번째 비트가 1이면 전류 DAC 제어부(300)는 제어 코드 D[2j+1:2j]로 11을 생성하고, 해당 단위 회로(100a)에 출력한다. 제어 코드가 입력된 단위 회로(100a)는 In 측으로 2I_U를 출력한다. 다른 예로, 부호 신호(SIGN)가 1이고 온도계 코드의 j 번째 비트가 1이면 전류 DAC 제어부(300)는 제어 코드 D[2j+1:2j]로 00을 생성하고, 해당 단위 회로(100a)에 출력한다. 제어 코드가 입력된 단위 회로(100a)는 Ip 측으로 2I_U를 출력한다.

또 다른 예로, 온도계 코드의 j 번째 비트가 0이면 부호 신호(SIGN)와 무관하게 전류 DAC 제어부(300)는 제어 코드 D[2j+1:2j]로 10을 생성하고, 해당 단위 회로(100a)에 출력한다. 제어 코드 D[2j+1:2j]가 입력된 단위 회로(100a)는 Ip 측과 In으로 각각 I_U를 출력한다.

이와 같이 전류 DAC 제어부(300)는 양자화부(200)가 출력한 부호 신호(SIGN)와 온도계 코드(TH)로부터 세 가지 상태를 가지는 제어 코드(D)를 형성하고, 전류 DAC(100)에 제공하여 세 가지 상태에 따라 전류를 출력하도록 전류 DAC(100)을 제어한다.

도 8의 횡축은 전류 제어 발진기(CCO, 210)의 출력 주파수와 양자화부(200)에 제공되는 샘플링 주파수(Fs)의 비를 나타내고, 종축은 정규화된 SNDR값을 나타낸다. 도 8을 참조하면, 본 실시예에 의한 신경 신호 기록 회로(100)의 SNDR 특성은 크게 세 구간으로 구별될 수 있다. 제1 구간에서 Fcco가 낮아질 수록 델타-시그마 변환기에서 루프 게인이 감소하며 되고 이로부터 신경 신호 기록 회로(100)의 SNDR이 열화된다.

제2 구간에서 전류 제어 발진기의 루프 게인은 제1 구간에 비해 높아 SNDR에 미치는 영향은 낮으나, Fcco가 증가함에 따라 심볼간 간섭 오류(ISI, inter-symbol interference) 오류가 증가하여 SNDR이 감소한다. 그러나, 제2 구간을 벗어난 지점부터 루프 게인이 증가하고, 심볼간 간섭 오류가 낮아지는 영역의 중첩 지점인 fcco=0.49fs인 지점이 가장 높은 SNDR을 가져 최적화된 동작 주파수일 수 있다.

위에서 설명된 실시예는 국부 장 포텐셜 신호, 활동 포테션 신호를 포함하는 뇌신경 신호와, 뇌신경 신호에 비하여 진폭이 큰 자극 아티팩트 신호가 중첩되어 제공될 때, 이들을 기록하는 회로를 예로 하여 설명하였다. 그러나, 이는 실시예일 따름이며, 제1 신호와 제1 신호의 진폭에 비하여 큰 진폭을 가지는 제2 신호를 기록하는 신호 기록 회로로 동작할 수 있음은 물론이다.

종래 기술의 신경 신호 기록 장치는 부정합 문제가 발생하여 성능 열화가 발생하였으나, 본 실시예에 의하면 신경 신호 기록 장치의 양자화부에 포함된 전류 제어 발진기의 동작 주파수를 제어하여 고유한 클럭 평균화(clocked averaging) 효과를 이용한다. 이로부터 부정합에 의한 성능 열화를 막을 수 있다는 장점이 제공된다.

본 발명에 대한 이해를 돕기 위하여 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 실시를 위한 실시예로, 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.

10: 신경 신호 기록 회로 100: 전류 DAC
200: 양자화 부 210: 전류 제어 발진기
220: 양자화기 300: 전류 DAC 제어부
224: 선행-지연 검출부 2242: 선두 에지 검출부
2244: 전환점 검출부

Claims

차동 전류쌍을 출력하는 전류 DAC;
차동 입력 전압쌍(differential voltage pair)이 입력되어 각각 상기 전류 DAC에서 제공한 전류를 출력하는 제1 트랜지스터와 제2 트랜지스터;
상기 제1 트랜지스터와 상기 제2 트랜지스터 각각이 출력한 전류에 상응하는 주파수를 가지는 신호들을 생성하고, 상기 신호들의 위상차에 상응하는 디지털 코드를 형성하여 출력하는 양자화부를 포함하며,
상기 디지털 코드로부터 상기 전류 DAC을 제어하는 제어 코드를 형성하는 전류 DAC 제어부를 포함하는 신경 신호 기록 회로.
제1항에 있어서,
상기 전류 DAC는
상기 차동 전류쌍을 출력하는 단위 전류원 사이를 연결하는 축퇴 저항을 포함하고,
상기 차동 전류쌍 중 어느 하나의 전류가 다른 하나의 전류보다 클 때 상기 축퇴 저항을 통하여 흐르는 신경 신호 기록 회로.
제2항에 있어서,
제1 MOS 트랜지스터의 소스 전극은 상기 전류 DAC의 차동 전류쌍 중 어느 하나에 연결되고, 제2 MOS 트랜지스터의 소스 전극은 상기 전류 DAC의 차동 전류쌍 중 다른 하나에 연결되며,
상기 축퇴 저항은 상기 제1 MOS 트랜지스터의 소스 전극과 제2 MOS 트랜지스터의 소스 전극 사이에 연결된 신경 신호 기록 회로.
제1항에 있어서,
상기 전류 DAC는
상기 차동 전류쌍 중 어느 한 측으로만 전류를 출력하는 상태와, 상기
상기 차동 전류쌍 중 다른 한측으로만 전류를 출력하는 상태 및
상기 차동 전류쌍 모두로 동일한 전류를 출력하는 상태를 가지는 트라이레벨 전류 DAC인 신경 신호 기록회로.
제1항에 있어서,
상기 양자화부는,
상기 차동 전류 쌍 각각에 상응하는 주파수를 가지는 신호들을 생성하는 제1 전류 제어 발진기 및 제2 전류 제어 발진기와,
상기 제1 전류 제어 발진기 및 제2 전류 제어 발진기가 생성한 신호들의 위상차에 상응하는 디지털 코드를 생성하는 양자화기를 포함하는 신경 신호 기록 회로.
제5항에 있어서,
상기 양자화기는
상기 제1 전류 제어 발진기의 출력 신호를 샘플하는 제1 플립플롭 어레이 및 제2 전류 제어 발진기의 출력 신호를 샘플하는 제2 플립플롭 어레이와,
상기 제1 플립플롭 어레이의 출력 신호와 상기 제2 플립플롭 어레이의 출력 신호의 위상차를 연산하여 온도계 코드 코드로 출력하는 위상 검출기 및
상기 제1 전류 제어 발진기가 생성한 신호 및 제2 전류 제어 발진기가 생성한 신호의 선행-지연에 상응하는 신호를 생성하는 선행-지연 검출부를 포함하는 신경 신호 기록 회로.
제6항에 있어서,
상기 선행-지연 검출부는,
상기 제1 플립플롭 어레이의 출력 신호와 상기 제2 플립플롭 어레이의 출력 신호의 위상차로부터 상기 위상차가 발생하는 선두 에지를 검출하는 선두 엣지 검출부와,
상기 제1 플립플롭 어레이의 출력 신호 및 제2 플립플롭 어레이의 출력 신호중 어느 하나로부터 두 개 이상의 동일한 비트가 연속되는 전환점을 검색하는 전환점 검색부 및
상기 선두 에지 검출부의 출력 신호 및 상기 전환점 검색부의 출력 신호로부터 상기 제1 전류 제어 발진기가 생성한 신호 및 제2 전류 제어 발진기가 생성한 신호의 선행 및 지연 중 어느 하나에 상응하는 신호를 형성하는 논리 회로를 포함하는 신경 신호 기록 회로.
제6항에 있어서,
상기 신호들의 위상차에 상응하는 디지털 코드는
상기 온도계 코드 및 상기 선행-지연에 상응하는 신호를 포함하는 신경 신호 기록 회로.
제1항에 있어서,
상기 신경 신호 기록 회로는,
뇌 신경에서 형성되는 국부 장 포텐셜(LFP) 신호와
상기 국부 장 포텐셜(LFP)의 크기보다 큰 자극 아티팩트 신호를 검출하여 출력하는 입력 신호 처리 회로.
제1 신호와, 상기 제1 신호와 중첩되며, 상기 제1 신호에 비하여 진폭이 큰 제2 신호를 검출하는 입력 신호 처리 회로로, 상기 회로는:
차동 전류쌍을 출력하는 전류 DAC;
차동 입력 전압쌍(differential voltage pair)이 입력되어 각각 상기 전류 DAC에서 제공한 전류를 출력하는 제1 트랜지스터와 제2 트랜지스터;
상기 제1 트랜지스터와 상기 제2 트랜지스터 각각이 출력한 전류에 상응하는 주파수를 가지는 신호들을 생성하고, 상기 신호들의 위상차에 상응하는 디지털 코드를 형성하여 출력하는 양자화부를 포함하며,
상기 디지털 코드로부터 상기 전류 DAC을 제어하는 제어 코드를 형성하는 전류 DAC 제어부를 포함하는 입력 신호 처리 회로.
제10항에 있어서,
상기 전류 DAC는
상기 차동 전류쌍을 출력하는 단위 전류원 사이를 연결하는 축퇴 저항을 포함하고,
상기 차동 전류쌍 중 어느 하나의 전류가 다른 하나의 전류보다 클 때 상기 축퇴 저항을 통하여 흐르는 입력 신호 처리 회로.
제11항에 있어서,
제1 MOS 트랜지스터의 소스 전극은 상기 전류 DAC의 차동 전류쌍 중 어느 하나에 연결되고, 제2 MOS 트랜지스터의 소스 전극은 상기 전류 DAC의 차동 전류쌍 중 다른 하나에 연결되며,
상기 축퇴 저항은 상기 제1 MOS 트랜지스터의 소스 전극과 제2 MOS 트랜지스터의 소스 전극 사이에 연결된 입력 신호 처리 회로.
제10항에 있어서,
상기 전류 DAC는
상기 차동 전류쌍 중 어느 한 측으로만 전류를 출력하는 상태와, 상기
상기 차동 전류쌍 중 다른 한측으로만 전류를 출력하는 상태 및
상기 차동 전류쌍 모두로 동일한 전류를 출력하는 상태를 가지는 트라이레벨 전류 DAC인 신경 신호 기록회로.
제10항에 있어서,
상기 양자화부는,
상기 차동 전류 쌍 각각에 상응하는 주파수를 가지는 신호들을 생성하는 제1 전류 제어 발진기 및 제2 전류 제어 발진기와,
상기 제1 전류 제어 발진기 및 제2 전류 제어 발진기가 생성한 신호들의 위상차에 상응하는 디지털 코드를 생성하는 양자화기를 포함하는 입력 신호 처리 회로.
제14항에 있어서,
상기 양자화기는
상기 제1 전류 제어 발진기의 출력 신호를 샘플하는 제1 플립플롭 어레이 및 제2 전류 제어 발진기의 출력 신호를 샘플하는 제2 플립플롭 어레이와,
상기 제1 플립플롭 어레이의 출력 신호와 상기 제2 플립플롭 어레이의 출력 신호의 위상차를 연산하여 온도계 코드 코드로 출력하는 위상 검출기 및
상기 제1 전류 제어 발진기가 생성한 신호 및 제2 전류 제어 발진기가 생성한 신호의 선행-지연에 상응하는 신호를 생성하는 선행-지연 검출부를 포함하는 입력 신호 처리 회로.
제15항에 있어서,
상기 선행-지연 검출부는,
상기 제1 플립플롭 어레이의 출력 신호와 상기 제2 플립플롭 어레이의 출력 신호의 위상차로부터 상기 위상차가 발생하는 선두 에지를 검출하는 선두 엣지 검출부와,
상기 제1 플립플롭 어레이의 출력 신호 및 제2 플립플롭 어레이의 출력 신호중 어느 하나로부터 두 개 이상의 동일한 비트가 연속되는 전환점을 검색하는 전환점 검색부 및
상기 선두 에지 검출부의 출력 신호 및 상기 전환점 검색부의 출력 신호로부터 상기 제1 전류 제어 발진기가 생성한 신호 및 제2 전류 제어 발진기가 생성한 신호의 선행 및 지연 중 어느 하나에 상응하는 신호를 형성하는 논리 회로를 포함하는 입력 신호 처리 회로.
제15항에 있어서,
상기 신호들의 위상차에 상응하는 디지털 코드는
상기 온도계 코드 및 상기 선행-지연에 상응하는 신호를 포함하는 입력 신호 처리 회로.
제10항에 있어서,
상기 신경 신호 기록 회로는,
뇌 신경에서 형성되는 국부 장 포텐셜(LFP) 신호와
상기 국부 장 포텐셜(LFP)의 크기보다 큰 자극 아티팩트 신호를 검출하여 출력하는 입력 신호 처리 회로.