KR100197776B1

KR100197776B1 - 진폭 압축 신장 회로

Info

Publication number: KR100197776B1
Application number: KR1019880007753A
Authority: KR
Inventors: 겐죠 아까기리; 도모꼬 사또
Original assignee: 이데이 노부유끼; 소니 가부시끼 가이샤
Priority date: 1987-06-27
Filing date: 1988-06-27
Publication date: 1999-06-15
Also published as: DE3851381D1; US5038310A; CA1309665C; AU1838888A; EP0297461A2; EP0297461B1; KR890001068A; EP0297461A3; ATE111256T1; DE3851381T2; AU612157B2; US4972164A

Abstract

본 발명은, 입력 신호의 진폭을 압축 또는 신장하는 진폭 압축 신장 회로에 있어서, 입력 신호에 응답하여 제어 신호를 발생하는 제어 신호 발생 수단과, 제어 신호 및 상기 입력 신호를 승산하여 승산된 출력 신호를 발생하는 신호 승산 수단과, 상기 승산된 출력 신호에서 상기 입력 신호를 감산하여 제1감산 출력 신호를 발생하는 제1감산 수단과, 상기 제1감산 출력 신호를 수신하여 상기 제1감산 출력 신호로부터 처리된 출력 신호를 발생하는 신호 처리 수단 및, 상기 승산된 출력 신호에서 상기 처리된 출력 신호를 감산하여 진폭 신장 또는 압축된 출력 신호를 발생하는 제2감산 수단이 제공된다.

Description

진폭 압축 신장 회로

제1도는 종래의 진폭 압축/신장 회로의 문제점을 설명하기 위해 이용되는 특성 곡선도.

제2 및 제3도는 종래의 진폭 압축/신장 회로의 개략적인 블록도.

제4도는 본 발명에 따른 진폭 압축/신장 회로의 기본 회로 장치의 개략적인 블록도.

제5 내지 제12도는 제4도에 도시된 진폭 압축/신장 회로의 여러 동작을 설명하기 위해 이용된 특성 곡선도.

제13도는 라우드니스(loudness) 곡선을 나타내는 특성 곡선도.

제14 및 제15도는 다른 실시예에 따른 진폭 압축/신장 회로의 동작을 설명하기 위한 특성 곡선도.

제16도는 제4도에 도시된 제어 신호 발생기의 한 예의 개략적인 블록도.

제17도는 제16도에 도시된 진폭 압축/신장 회로의 동작을 설명하기 위해 이용된 특성 곡선도.

제18 및 제20도는 제16도에 도시된 등가 회로의 일부를 도시한 개략적인 블록도.

제19 및 제21도는 제16도에서 설명한 제어 신호 발생기의 동작을 설명하기 위해 이용된 특성 곡선도.

제22 및 제23도는 제16도에 도시된 제어 신호 발생기의 동작을 설명하기 위해 이용된 데이타를 예시한 도면.

제24도는 다른 양호한 실시예에 따른 제어 신호 발생기의 개략적인 블록도.

제25도는 제4도에 도시된 진폭 압축/신장 회로의 일부의 회로도.

제26도는 제25도에 도시된 회로의 등가 회로를 설명하기 위한 개략적인 블록도.

제27 내지 제30도는 제25도에 도시된 회로의 동작을 설명하기 위해 이용된 특성 곡선도.

제31도는 본 발명의 다른 양호한 실시예에 다른 진폭 압축/신장 회로의 개략적인 블록도.

제32도는 제31도에 도시된 회로의 등가 회로의 개략적인 블록도.

제33도는 본 발명의 변형된 양호한 실시예에 따른 진폭 압축/신장 회로의 개략적인 블록도.

제34도는 제33도에 도시된 회로의 동작을 설명하기 위해 이용된 특성 곡선도.

* 도면의 주요부분에 대한 부호의 설명

2, 114 : 지연 회로 3, 330, 362 : 진폭 변조기

4, 329, 363 : 제어 신호 발생기 5, 423 : 절대치 발생기

6, 111, 324, 345 : 엔벨로프 검출기 7 : 대수 변환기

8 : 클리프 회로 11 : 지수 변환기

23 : 필터 회로 24 : 증폭기 회로

26 : 신호 처리 회로 112 : 신호 처리기

228 : 계수 발생기 321 : 연산 증폭기

331 : 제2궤환 회로 332 : 제1궤환 회로

본 발명은 콤팩트 디스크(CD) 플레이어나 테이프 레코더와 같은 전자 장치의 신호 처리 회로에 사용하는데 적합한 진폭 압축/신장 회로에 관한 것이다.

지금까지는, 디지탈화 된후에 기록 매체상에 기록된 오디오 신호가 재생되고, 그후에 대응하는 아나로그 신호로 복조되어 넓은 동적 범위에 걸쳐 잡음이 없는 고품위 오디오 신호를 얻을 수 있는 CD 플레이어나 디지탈 오디오 테이프 레코더(DAT)와 같은 디지탈 오디오 신호 재생 장치가 사용되었다.

그렇지만, 상기 디지탈 오디오 신호 재생 장치로부터 얻어진 오디오 신호는, 예를들면 이들이 종래의 아나로그형 테이프 레코더에 의해 기록될 때, 원하지 않는 넓은 동적 범위를 갖는 문제점이 있다.

즉, 재생된 아나로그 신호가 아나로그 테이프 레코더에 의해 기록될 때, 불필요한 넓은 동적 범위 때문에, 상기 오디오 신호의 신호 파형은 이것의 높은 신호 레벨 부분에서 왜곡이 발생되거나, 또는 반대로 이것의 낮은 신호 레벨 부분에서 SN(신호 대 잡음)비가 열화되었다.

또한, 자동차 내부에서와 같이 주변 잡음이 있는 곳에서 CD 플레이어 등을 재생하는 경우에, 낮은 신호 레벨에서의 신호 부분은 주변 잡음으로 손실되며, 반대로 큰 신호 레벨에서의 신호 부분은 너무 큰 음성 볼륨으로 인해 청취할 수 없게 되는 다른 문제점이 생긴다.

상기 종래의 문제점을 해결하기 위해서, 양호한 해결책 중의 하나는 디지탈 오디오 신호 재생 장치로부터 얻어진 오디오 신호의 동적 범위를 감소시키는 것이다.

즉, 제1도에 도시된 것처럼, 아나로그 신호로 변환된 오디오 신호로 구성된 입력 신호에 있어서, 피크 레벨인 -30dB 보다 더 낮는 레벨의 입력 신호는 신호 레벨이 입력 신호의 신호 레벨의 변화에 대해 비례적으로 1의 일정한 비율로 변화하는 출력 신호로서 출력된다.

한편, -30dB 보다 더 높은 범위에서 입력 신호는 입력 신호의 신호 레벨의 변화에 대해 예를들면 1/2의 일정한 비율로 변화하도록 출력된다.

이와 같이 함으로써, -30dB(이 후, 이 포인트는 임계점, 또는 레벨로 부른다) 포인트의 양측상의 각 범위에서 값 1과 2의 진폭 압축비(CR)를 갖는 입출력 특성을 얻게되며, 따라서 전체 오디오 신호의 동적 범위는 대응적으로 더 좁게 이루어진다.

상기 진폭 압축 및 신장 효과를 얻기 위해, 제2도에 도시된 바와 같은 구조의 진폭 압축/신장 회로를 이용하는 종래 기술 방법이 있다.

즉, 입력 신호 S_I는 지연 회로(2)를 통해 진폭 변조 회로(3)에 입력되고, 또한 제어 신호 발생 회로(4)에 입력된다.

제어 신호 발생 회로(4)는 입력 신호의 신호 레벨을 검출하고, 그 검출 결과에 기초하여 신호 레벨이 입력 신호 S_I의 신호 레벨에 따라 변화하는 제어 신호 S_G를 진폭 변조 회로(3)에 출력한다.

진폭 변조 회로(3)는 승산 회로, VCA(전압 제어 증폭기) 등으로 구성되고, 제어 신호 S_G에 의해 진폭 변조되는 입력 신호 S_I를 취함으로써, 신호 레벨이 상기 입력 신호 S_I에 대응하며, 제어 신호 S_G의 신호 레벨에 따라 변화되는 출력 신호 S_O를 공급한다.

오버슈트(overshoot)가 출력 신호 S_O에서 발생하지 않도록 하기 위해 지연 회로(2)가 제공된다.

이제, 입력 신호 S_I의 진폭을 x로, 출력 신호 S_O의 진폭을 y로 표시하고, 진폭 압축비 CR은 다음 수식으로 표현된다.

그러므로, 제어 신호 발생 회로(4)에서, 임계점 보다 낮은 입력 신호 S_I의 진폭 x에 적용되는 진폭 압축비 CR이 값 1인 출력 신호 S_O의 진폭 y는 다음 수식으로 표현된다.

그러므로, 우측의 계수 1에 대응하여 제어 신호 S_G를 출력함으로써 진폭 변조 회로(3)에서의 이득 g는 값 1로 되며, 다음과 같이 표현된다.

임계점 이하의 범위에서 값 1의 진폭 압축비 CR을 갖는 특성이 얻어지게 된다.

이와 반대로, 임계점 이상의 범위에서 입력 신호 S_I의 진폭 x에 적용되는 진폭 압축비 CR이 값 2인 출력 신호 S_O가 얻어지는 경우에, 출력 신호 S_O의 진폭 y와 진폭 변조 회로(3)에서의 이득 g는 다음과 같이 주어진다.

그러므로, 진폭 변조 회로(3)에서의 이득 g가 x^-1/2가 되도록 제어 신호 S_G를 출력함으로써, 임계점 이상의 범위에서 값 2의 진폭 압축비 CR을 제공하는 입출력 특성을 얻을 수 있다.

구체적인 예로, 제어 신호 발생 회로(4)가 제3도에 도시된 바와 같이 구성된다. 즉, 입력 신호 S_I는 절대치 회로(5)를 통해 엔벨로프 검출 회로(6)에 입력되며, 이로서 입력 신호 S_I의 신호 레벨에 비례하는 검출 신호 S_L을 얻을 수 있고, 상기 신호는 대수 변환기 회로(7)에서 대수 변환을 받은 후, 가산 회로(9)에 출력된다.

클리핑 회로(8)는 대수적으로 변환된 검출 신호 S_L과 임계점 신호 S_H의 가산 신호를 가산 회로(9)로부터 수신하여, 제로값 이하로 가산 신호를 클리프함으로써, 이와 같이 얻어진 클리프된 신호 S_CL을 승산 회로(10)에 출력한다.

따라서, 임계점 신호 S_H를 소정의 값으로 세팅시켜서 클리핑된 신호 S_CL을 얻을 수 있으며, 이 신호 레벨은 임계점 신호 S_H에 의해 결정될 수 있도록 입력 신호 S_I의 신호 레벨 양측에 관련해 변화한다.

승산 회로(10)는 클립된 신호 S_CL과 압축비 제어 신호 S_P를 모두 수신한 후, 이것의 승산 신호를 지수 변환 회로(11)를 통해 진폭 변조 회로(3)에 출력한다.

여기서, 입력 신호 S_I가 피크 레벨일 때, 대수 변환 회로(7)로부터 출력된 출력 신호의 신호 레벨 H에 대하여 임계점에서의 입력 신호 S_I의 신호 레벨을 Y로 표시한다. 이 때, 임계점 신호 S_H는 다음과 같이 표시된다.

따라서, 입력 신호 S_I의 신호 레벨이 임계점에서의 신호 레벨보다 더 클 때만 입력 신호 S_I의 신호 레벨에 따라 신호 레벨이 변화하는 클립된 신호 S_CL을 얻을 수 있다.

그 결과, 임계점 이하의 범위에서, 클리핑 회로(8)를 통해 제로값에서 클리프되는 클리핑 신호 S_CL을 얻을 수 있고, 이에 따라 제로값에 대응하는 값 1의 제어 신호 S_G는 지수 변환 회로(11)를 통해 출력된다.

결과적으로, 승산 회로(3)의 이득은 1로 제한되고, 이로서 진폭 압축비 CR이 수식(2)에 도시된 바와 같이 값 1과 동일한 출력 신호 S_O를 얻을 수 있고, 값 1인 진폭 압축비 CR을 발생하는 입출력 특성을 얻을 수 있다.

한편, 임계점 이상의 범위에서, 승산 회로(3)의 이득이 수식(5)에서 나타난 바와 같이 X^-1/2이 되도록 배열되는 것이 바람직하다.

즉, 신호 레벨에서의 하기의 제어 신호 S_G는 다음과 같이 표시된다.

입력 신호 S_I에 대하여 상기 수식의 제어 신호 S_G를 출력하는 것이 바람직하다.

특히, 압축비 제어 신호 S_P가 승산 회로(10)에 공급된다면, 여기서의 이득은 다음 수식으로 표시된다.

임계점 이상의 범위에서 압축비 CR(CR=2인 경우)에 의해 진폭이 압축되는 출력 신호 S_O를 얻을 수 있다.

따라서, 상기 입력/출력 특성의 진폭 압축/신장 회로(1)는 입력 신호 S_I의 신호 레벨이 -30dB의 신호 레벨을 넘어서 증가하면, 값 1에서 값 2까지 진폭 압축비 CR을 변화시킬 것이다.

그렇지만, 상술된 종래 회로 장치에서는, 진폭 압축비 CR이 임계점의 전 범위와 후 범위 사이에서 급격히 변화하는 문제가 있고, 오디오 신호가 종래의 진폭 압축/신장 회로(1)에서 재생될 때, 재생음이 청취자에게 극도로 불쾌한 기분을 주는 문제가 있다.

상기 문제를 해결하기 위한 하나의 종래 방법으로는 진폭 압축비 CR이 예를 들면, ROM(판독 전용 메모리) 테이블을 이용하는 동안에 입력 신호의 신호 레벨의 변화에 따라 압축비 제어 신호 S_P와 임계점 신호 S_H의 신호 레벨을 서서히 완만하게 변화시키는 방법이 제안되었다.

또한, 다른 종래 방법으로는 임계점 신호 S_H와 압축비 제어 신호 S_P가 ROM 테이블 대신에 처리 회로 장치의 제어 회로를 이용하여 제어되는 것이 제안되었다.

그렇지만, 상기 종래 방법을 이용하는 경우, 진폭 압축/신장 회로의 구조가 전체적으로 복잡하다는 다른 문제점이 발생하기 때문에, 상기 방법은 현재 기술에서 만족스러운 실행을 할 수 없다.

또한, 상술한 진폭 압축/신장 회로의 출력 신호 S_O에 대해서, 제어 신호 발생 회로(4)로부터 제공된 제어 신호 S_G에 따라 승산된 출력 신호 S_O를 얻게되므로써, 동작 특성이 입력 신호의 주파수에 따라서 변화될 수 없는 문제점이 있다.

입력 신호의 주파수에 따라 변화되는 진폭 압축/신장 기능의 동작 특성을 제공하는 기능은 특히 오디오 신호를 조작하는 기술의 여러 분야에 널리 이용될 수 있다. 예를들면, 청감에 따른 동적 범위의 감소감을 경감하기 위해 압축된 진폭의 오디오 신호의 보상시 이용할 수 있다.

따라서, 본 발명의 목적은 종래의 회로에서 나타났던 상술한 결점을 극복하는 개량된 진폭 신장기 및/또는 압축기를 제공하는데 있다.

본 발명의 다른 목적은 비교적 간단한 회로 구성으로 소망하는 입출력 특성을 얻을 수 있는 개량된 진폭 신장기 및/또는 압축기를 제공하는데 있다.

본 발명의 또 다른 목적은 입출력 특성이 입력 신호의 주파수에 따라서 제어될 수 있는 개량된 진폭 신장기 및/또는 압축기를 제공하는데 있다.

본 발명의 또 다른 목적은 비교적 간단한 회로 구성으로 입력 신호가 고속으로 정규화될 수 있는 개량된 진폭 신장기 및/또는 압축기를 제공하는데 있다.

본 발명의 또 다른 목적은 비교적 간단한 회로 구성으로 입력 신호의 임계 레벨 근처에서 진폭 압축비의 완만한 변화를 얻을 수 있는 개량된 진폭 신장기 및/또는 압축기를 제공하는데 있다.

본 발명의 또 다른 목적은 진폭 압축비가 다수의 진폭 압축 변화점에서도 완만하게 변화되는 개량된 진폭 신장기 및/또는 압축기를 제공하는데 있다.

상술한 종래의 문제점을 해결하기 위하여, 출력 신호에 대한 진폭 압축비가 진폭 변조 회로로부터의 출력 신호나 입력 신호의 신호 레벨에 따라서 진폭 변조 회로의 이득을 변경하도록 제어함으로써 전환하는 본 발명에 따른 진폭 압축 및 신장 회로에 있어서, 상기 진폭 압축 및 신장 회로는 입력 신호와 출력 신호 사이에 신호차를 출력하는 가산 회로와, 상기 신호 레벨이 차신호에 따라 변화하는 출력 신호를 공급하는 신호 처리 회로를 포함하며, 진폭 변조 회로와 신호 처리 회로로부터 출력 신호의 가산 신호를 출력하기에 적합하다.

진폭 압축/신장 회로에따르면, 진폭 변조 회로의 입력 신호와 출력 신호간의 차신호를 신호 처리 회로를 통하여 출력 신호에 가산하여 출력하도록 하는 경우에, 신호 처리 회로의 적정한 입/출력 특성을 선택함으로써, 출력 신호에 대하여 더욱 바람직한 입출력 특성을 얻을 수 있다.

본 발명의 특징 및 다른 목적을 이해시키기 위해, 첨부된 도면 설명을 참조하여 더욱 상세히 기술한다.

[실시예]

본 발명에 따른 한 양호한 실시예는 첨부된 도면을 참조하여 기술될 것이다.

제2도에 도시된 동일한 참조번호는, 제4도에 도시된 동일 또는 유사한 회로 소자를 나타내기 위해 동일한 번호로서 사용된다.

제4도에 도시된 회로 장치에서, 참조 번호 20은 진폭 압축/신장 회로를 전체적으로 나타내며, 승산 회로(3)의 입력 신호 S_I와 출력 신호 S_O은 가산 회로(21)에 의해 수신되며, 이들간의 차신호 S_R은 승산 회로(22)에 공급된다.

승산 회로(22)는 제어 신호 S_G뿐만 아니라 차신호 S_R을 수신하여, 이들 신호의 곱(승산된) 출력 신호를 필터 회로(23)와 증폭 회로(24)를 통해 가산 회로(25)에 공급한다.

그 결과, 가산 회로(25)에서는, 승산 회로(3)가 그 이득이 1 이하로 설정된 진폭 압축 동작의 조건하에서 동작될 때, 위상이 증폭 회로(24)를 통해 출력 신호의 위상과 반전 관계로 놓인 출력 신호 S_O을 얻을 수 있으며, 상기 출력 신호 S_S와 S_O의 가산 신호 S_O1이 그 출력 신호로서 송출된다.

즉, 한 양호한 실시예에 따른 진폭 압축/신장 회로(20)는 입력 신호 S_I를 제어 신호 S_G에 대응하는 이득으로 증폭하여 이로부터 증폭된 신호를 출력하는 승산 회로(3)로 구성된 메인 통과 회로와, 차신호 S_R을 수신하여 승산 회로(22), 필터 회로(23) 및 증폭 회로(24)로 구성된 신호 처리 회로(26)를 통해 신호를 출력하는 서브 통과 회로로 구성된다.

그러므로, 입력 신호 S_I의 신호 레벨이 임계점 또는 임계 레벨 이하인 경우에, 증폭 회로(3)의 이득 g는 값 1로 설정되고, 이에 따라 차신호 S_R의 신호 레벨은 값 0으로 유지되기 때문에, 메인 통과 회로를 통해 얻어진 출력 신호 S_O은 가산 회로(25)를 통해 출력된다.

한편, 입력 신호 S_I의 신호 레벨이 임계점을 지나 상승한다면, 승산 회로(3)의 이득 g가 1/2로 전환되고, 상술된 신호 레벨의 상승에 따라 차신호 S_R의 신호 레벨이 상승하여, 서브 통과 회로에 의해 제공된 출력 신호 S_S의 신호 레벨이 증가되고, 출력 신호 S_OI에 대한 출력 신호 S_S의 비율이 상대적으로 증가된다.

그래서, 서브 통과 회로를 형성하는 신호 처리 회로(26)의 입력/출력 특성을 적당한 값으로 세팅하므로써, 입력 신호 S_I의 신호 레벨이 증가되는 동안에 출력 신호 S_OI의 완만한 곡선을 그리는 신호 레벨에서 점진적으로 변화하는 소망하는 입력/출력 특성을 얻을 수 있다.

여기서, 승산 회로(3) 및 승산 회로(22)의 이득을 각각 g로 하고, 필터 회로(23)의 전달 함수를 F(ω), 증폭 회로(24)의 이득을 A라 할 때, 승산 회로(3)로부터 진폭 Z₁이 다음의 수식으로 제공되는 출력 신호 S_O을 얻을 수 있다.

따라서, 진폭 Z_R이 다음 수식으로 제공되는 차신호 S_R를 가산 회로(21)를 통해 얻을 수 있다.

진폭 Z₂가 다음 수식으로 제공되는 출력 신호 S_S를 신호 처리 회로(26)를 통해 얻을 수 있다.

그러므로, 수식(9)와 (11)을 기초로, 진폭 y₁이 다음 수식을 통해 제공되는 출력 신호 S_OI를 얻을 수 있다.

그 다음에, 진폭 x와 전달 함수 F(ω)를 x=1 및 F(ω)=1로 놓고, 승산 회로(3 및 22)의 이득 g가 0 내지 1 사이에서 변화되도록 한다면, 입력 신호 S_I의 신호 레벨을 일정하게 하여 진폭 압축 제어 신호 S_G를 변화시키는 경우, 이때의 진폭 압축/신장 회로(20)의 출력 특성을 알 수 있다.

즉, 다음 수식을 대입할 수 있다.

수식(12)에 대입하여 다음 식을 구할 수 있다.

그 다음에, 제5도에 도시된 바와 같은 출력 특성은 이득 g가 값 0과 값 1 사이에서 변화되는 동안에 얻을 수 있고, 전체적으로 진폭 압축/신장 회로(20)의 이득은 값 0.5일 때 이득 g가 최대이며, 회로의 전체 이득을 증폭기 회로(24)의 이득 A가 증가함에 따라 증가된다.

또한, 이득 A가 값 0을 유지할 때, 이득 g가 값 0에서 값 1까지 변화된다면, 이에 따라 선형적으로 이득이 증가하는 메인 통과 회로만의 출력 특성을 얻을 수 있고, 이득 A가 값 0 이외의 값일 때, 메인 통과 회로의 이득이 서브 통과 회로의 이득에 겹치게 되어, 제5도의 도면에서 특성 곡선으로 도시된 우측으로 상승하는 특성을 얻을 수 있다.

따라서, 서브 통과 회로의 이득을 제어하므로써, 진폭 압축/신장 회로(20)의 전체 이득을 제어할 수 있고, 그러므로, 메인 통과 회로에 대하여 서브 통과 회로를 제공하여 이에 대응하는 소망하는 입출력 특성을 변화하는 출력 신호 S_O1를 얻을 수 있다.

제4도의 회로 장치에서, 필터 회로(23)의 전달 함수 F(ω)가 값 1로 설정되면, 진폭 압축비 CR의 완만한 변화를 제공하는 동작 특성을 얻을 수 있고, 또한 증폭기 회로(24)의 이득 A를 지정된 값으로 설정하므로써, 동시에 진폭 압축 및 신장 작용을 수행하는 것이 가능하게 된다.

여기에서, 양호한 실시예는 임계점이 0dB로 설정되고, 진폭 압축비 CR이 값 2로 설정되는 경우에 대하여 설명될 것이다.

상기 경우에, 임계점 이상의 범위에서 승산 회로(3)의 이득은 수식(5)에 따라 x^-1/2의 값으로 설정되는 것이 바람직하며, 이에 따라 승산 회로(22)의 이득은 임계점 이상의 범위에서 X^-1/2의 값으로 설정될 수 있다.

그 다음에, 임계점 이하의 범위에서 차신호 S_R의 진폭 X_R은 값 0으로 취함으로써, 제6도 및 제7도에 도시된 바와 같이 입력 신호 S_I에 비례하는 출력 신호 S_O1을 얻을 수 있다.

한편, 임계점 이상의 범위에서는 다음 수식을 대입한다.

수식(12)를 통해 다음과 같이 표시된 수식을 얻을 수 있다.

이 경우에, 이득 A가 값 1 부근에 있다면, 입력 신호 S_I의 신호 레벨이 입계점 이상으로 증가할 때, 출력 신호 S_O1의 신호 레벨의 변화가 점차적으로 감소하게 되고, 진폭 압축비 CR의 특성이 값 2로 평행하게된다(즉, 이득 A가 값 0일 때 직선으로 표시된 입력/출력 특성에 평행).

따라서, 양호한 실시예에 따라, 신호 레벨이 임계점을 넘은 후, 진폭 압축비 CR이 값 1에서 2로 서서히 변화하는 상기 진폭 압축 작용을 하는 입력/출력 특성을 얻을 수 있다.

한편 이득 A가 3 이상인 경우에 있어서, 임계점을 초과하여 급격히 입력 신호 S_I의 신호 레벨에 대하여 출력 신호 S_O1의 신호 레벨의 변화가 크게 되는데 비하여, 진폭 압축비 CR이 값 1에서 값 1보다 작은 값으로 변화한 후(즉, 진폭 신장 동작이 수행된 후), 이득 A가 값 0일 때, 직선으로 표시되는 입출력 특성에 점차적으로 평행하거나, 또는 평행한 진폭 압축비 CR이 값 2로 접근하게 되는 입출력 특성을 얻을 수 있다.

변화가 크면 클수록 이득 A가 더 커짐은 자명하다.

따라서, 원하는 입출력 특성은 임계점을 초과한 후, 진폭 신장 효과를 제공하며, 진폭 압축 효과를 제공하기 위하여 서서히 전환되는 양호한 실시예에 따라 소망하는 입출력 특성을 얻을 수 있다.

다음에, 진폭 압축비 CR을 더 크게하여 100으로 증가시킨 경우에 대하여 설명한다. 이 경우, CR=100을 수식(5)에 대입하여, 다음의 수식을 얻을 수 있다.

이 값을 x^-1/2에 대한 수식(18)에 대입하여, 다음의 수식을 얻을 수 있다.

또한, 제8도 및 제9도에 도시된 바와 같이, 이 경우도 제3도 및 제4도와 마찬가지로 이득 A가 값 0인 경우, 임계점 이외 범위에서 진폭 압축비 CR을 선형적으로 변화시키고, 이득 A가 값 1 근방인 경우, 값 1에서 값 100으로 진폭 압축비 CR을 서서히 변화시키는 입출력 특성을 얻을 수 있다.

한편, 이득 A가 값 2 이상이면, 이득 A의 값 각각에 대응하는 정도의 진폭 신장 효과를 제공한 후, 진폭 압축 효과를 서서히 변화시키는 입출력 특성을 얻을 수 있다.

이제, 제10도에 도시된 바와 같은 주파수 특성을 갖는 대역 통과 필터가 제4도의 회로 장치에서 필터 회로(23)로서 사용된 경우에 진폭 압축/신장 회로에 대하여 설명한다.

즉, 필터 회로(23)는 중심 주파수가 2 내지 3MHz이며, 6dB/OCT로 감쇄하는 대역 통과 필터 회로로 구성된다.

상기 경우에, 증폭 회로(24)의 이득 A를 값 1로 설정하고, 진폭 압축비 CR을 값 2로 설정하면, 다음 수식을 수식(12)로부터 얻을 수 있다.

수식(21)의 우측부에 제1항이 전달 함수 F(ω)를 포함하기 때문에, 진폭 압축/신장 동작은 필터 회로(23)의 주파수 특성에 따라 변화될 것이다.

즉, 제11도로부터 알 수 있듯이, 진폭 압축비 CR은 입력 신호 S_I의 신호 레벨이 0dB에서 임계점 이상으로 증가함에 따라 값 2를 향해 변화되고, 또한 이러한 변화는 대역 통과 필터의 중심 주파수 근처에서 서서히 발생된다.

또한 입력 신호 S_I의 소정의 입력 레벨이 제12도에 도시된 것처럼 횡 좌표 축에 따라 취해지는 주파수로 표현되는 경우에, 진폭 압축/신장 동작이 입력 신호에 대하여 15dB 부근의 범위까지 변화되고, 입력 신호 S_I가 그 레벨이 20dB을 넘은 후의 범위에서 진폭 압축비 CR이 2의 값으로 일정하게 됨을 알 수 있다.

따라서, 본 실시예에 따르면, 입력 신호 S_I의 주파수에 따라 변화하는 진폭 압축/신장 작용을 제공하는 입출력 특성을 갖고 있는 진폭 압축/신장 회로를 얻을 수 있다.

이 후, 제4도를 참조하면, 증폭 회로(24)의 이득 A를 값 1 부근에 설정하고, 청취자에게 최고의 감도를 제공하도록 4KHz 정도의 중심 주파수를 갖는 대역 통과 필터를 필터 회로(23)에 이용하도록 배치한다.

상기 제11도 및 제12도를 참조하여 설명한 것처럼, 이러한 방식으로 배치된다면, 입력 신호의 신호 레벨이 임계점 이상으로 증가함에 따라 진폭 압축비가 서서히 변화하는 입출력 특성을 얻을 수 있다.

그러므로, 진폭 압축비의 갑작스런 변화로 인해 재생음에서 불쾌함이 발생되는 것을 방지할 수 있도록 동적 범위를 압축한 오디오 신호를 얻을 수 있다.

또한, 입력 신호 S_I의 주파수에 따라 다른 진폭 압축 동작을 제공하는 입출력 특성을 얻도록 인에이블되어, 입력 신호 S_I가 레벨이 증가될 때와 입력 신호 S_I의 주파수가 약 4Hz에 대역 통과 필터의 중심 주파수에 일치하게 될 때 진폭 압축 작용이 최대로 천천히 개시된다.

그러므로, 전체적으로, 약 4KHz의 중심 주파수 부근에서의 동적 범위의 감소는 다른 주파수에서의 동적 범위 감소에 비해서 작게 이루어질 수 있다.

실제로, 사람의 청감은 제13도에 도시된 바와 같이 4KHz의 주파수에 가장 우수하며, 이에 따라 4KHz 이외의 주파수에서 동적 범위가 감소될 때, 청취 감도로 느껴지는 재생음에서 전체적인 동적 범위의 감소는 상대적으로 줄어들 수 있으며, 4KHz 정도의 주파수에서 동적 범위가 그 정도로 감소되지 않으면, 동적 범위 감소감이 청감상 보상될 수 있다.

그러므로, 디지탈 오디오 신호 재생 장치로부터 얻어진 오디오 신호의 동적 범위를 부자연감 없이 감소시키는 동시에 이로서 생기는 청취감상의 동적 범위의 감소감을 줄일 수 있다.

그래서, 주변 잡음이 있는 곳에서 디지탈 오디오 신호 재생 장치로부터 얻어진 오디오 신호를 청취하는 경우, 음량을 더 크게할 수 없는 경우 등에도, 재생된 신호를 양호하게 청취할 수 있다. 게다가, 신호가 아나로그 테이프 레코더에 의해 기록될 때, 기록은 S/N비의 열화 및 파형의 왜곡으로 인한 문제를 해소할 수 있다.

증폭 회로, 승산 회로 및 대역 통과 필터 회로로 신호 처리 회로를 구성한 상술한 회로 장치에 따르면, 소정의 값으로 신호 처리 회로의 이득을 선택함으로써, 입력 신호의 신호 레벨이 증가함에 따라 진폭 압축비가 증가하고, 입력 신호의 주파수에 따라 진폭 압축 작용이 변화하는 입출력 특성을 얻을 수 있다.

그러므로, 본 실시예에 따라서, 넓은 동적 범위를 갖고 있는 오디오 신호의 동적 범위를 압축함과 동시에 동적 범위 감소감을 줄일 수 있다.

제4도의 회로 장치에서, 저역 통과 필터 회로는 본 발명의 제1실시예에 사용된 대역 통과 필터 대신에 이용될 수 있다.

이와 같이 배치함으로써, 상기 입출력 특성은 제14도에 도시된 것처럼 입력 신호의 신호 레벨이 더 낮을 수록 입력 신호의 주파수가 높은 범위에서 진폭 압축 작용이 개시되는 입출력 특성을 얻을 수 있다.

실제로, 제15도에 도시된 것처럼, 아나로그 시스템의 자기 테이프에는 문제점이 있는데, 기록 신호의 주파수가 더 높아지면, 기록 신호의 신호 레벨이 특정한 값 이상으로 증가해도 자기 감자(self-demagnetizing) 작용 때문에 기록 신호의 출력 레벨이 저하하는 문제가 있다.

그러므로, 본 실시예와 같이 진폭 압축 작용이 입력 신호의 신호 레벨의 상승에 따라 조기에 개시되도록 된 진폭 압축/신장 회로를 통해, 기록 신호를 자기 헤드에 공급하도록 하면, 입력 신호의 주파수가 높아질 때, 자기 감자 작용으로 인한 출력 레벨의 저하를 미연에 방지할 수 있다.

전술한 실시예에서는 필터 회로로서 대역 통과 회로 또는 저역 통과 필터 회로를 이용함을 기술하였으나, 본 발명을 이에 한정하고자 하는 것이 아니며 필요에 따라 고역 통과 필터, 트랩 필터 등이 이용될 수 있다.

본 실시예는 필터 회로를 이용하여 입력 신호의 주파수에 따라 변화하는 진폭 압축 기능을 제공하는 경우에 대해 설명했지만, 본 발명은 이에 한정되지 않으며, 신호 처리 회로가 승산 회로만으로 형성될 수도 있다.

이러한 경우에, 임계점을 지나 완만하게 진폭 압축비가 변화하도록 된 입출력 특성을 갖는 진폭 압축/신장 회로를 얻을 수 있다.

신호 처리 회로는 증폭 회로 또는 필터 회로만을 구비하여도 좋다.

증폭 회로만을 제공하는 경우, 증폭 회로의 이득을 소망하는 값으로 설정함으로써, 입력 신호의 레벨이 특정 범위에 도달한 때만 진폭 압축 기능을 행하는 입출력 특성을 얻을 수 있다.

또한, 필터 회로만 사용하는 경우에, 입력 신호의 신호 레벨이 변화하여, 차신호의 신호 레벨이 변화될 때, 메인 통과 회로의 출력 신호에 가산되는 필터 회로를 통과하는 차신호 성분의 신호 레벨은 변화되기 때문에, 주파수 특성이 입력 신호의 신호 레벨에 따라 변화하는 입출력 특성을 얻을 수 있다.

그러므로, 상기 경우에, 저역 통과 필터가 필터 회로에 사용되도록 배치된다면, 입력 신호의 고주파수 성분이 강조되고, 대신에 대역 통과 필터가 사용된다면, 대역 통과 필터 회로의 통과 대역의 신호 성분도 강조된다.

그 결과, 제1 및 제2실시예에서 설명한 장치가 필터 회로만을 이용하도록 변형된다면, 전체적으로 간단한 구성으로 제1 및 제2실시예에서 얻을 수 있는 효과와 유사한 효과를 얻을 수 있다.

클리핑 회로는 신호 처리 회로에 이용된다. 상기 회로 장치에 의해서, 신호 처리 회로로부터의 출력 신호는 소정의 신호 레벨로 클리핑될 수 있기 때문에, 전체적으로 진폭 압축/신장 회로의 입출력 특성에 소망하는 변화를 제공할 수 있다.

상술된 본 실시예에서는 진폭 압축비 CR이 임계값 이하의 범위에서 값 1로 설정된 경우에 대하여 설명하였지만, 본 발명은 이에 한정되지 않으며, 임계점 이하에서의 진폭 압축비 CR은 1 이외의 값으로 설정될 수도 있다.

상기 경우에, 신호 레벨이 임게점 이상으로 초과하는 입력 신호가 입력될 때, 차신호를 신호 처리 회로에 제공하도록 함으로써, 임계점 이하의 전술한 값으로부터 완만하게 지속되는 진폭 압축비 CR을 소망하는 진폭 압축비로 변화시키는 입출력 특성을 얻을 수 있다.

또한, 상기 경우에 진폭 압축비 CR이 1보다 낮은 값으로 설정된다면, 임계점 이하의 범위에서 진폭 신장 기능을 제공하며, 진폭 신장 기능으로부터 서서히 변화하는 임게점을 지나는 범위에서 진폭 압축 기능을 제공하는 입출력 특성을 얻을 수 있다.

또, 이득 A를 2보다 큰 값으로 설정하고, 임계점 이상의 범위만을 사용함으로써, 이득 A에 따른 진폭 압축비 CR에서의 진폭 신장 기능으로부터, 제어 신호 SG에 의해 정해지는 진폭 압축비 CR에서의 진폭 압축 기능으로 그 기능이 서서히 변화하는 입출력 특성을 얻을 수 있다.

비록, 상술한 실시예에서는 제어 신호가 입력 신호의 신호 레벨에 따라 생성되는 경우에 대하여 설명하였지만, 본 발명은 상기 장치에 국한되지 않고, 제어 신호가 출력 신호의 신호 레벨에 따라 생성되는 진폭 압축/신장 회로로 이용될 수도 있다.

또, 디지탈 오디오 신호 처리 시스템에 있어서, 코팅하기 위해, 저역 필터 회로를 사용하는 상기 진폭 압축/신장 회로를 인코더의 전방에 배치시킴으로써, sa가 나타날 때, 피메일(female) 오디오 신호로 형성된 피메일 마찰음이 재생시 양자화 잡음으로 인해 불쾌한 음이 발생되는 것을 방지할 수 있다.

제16도에서는, 제4도에 도시된 제어 신호 발생 회로의 회로 배열이 상세하게 되시되어 있다. 상기 회로에 있어서, 디지탈 정보는 입력 신호 S_I로서 공급된다. 따라서, 상기 제어 신호 발생 회로는 디지탈 신호 처리를 수행한다.

제16도에 도시된 바와 같은, 진폭 압축/신장 회로의 제어 신호 발생 회로에 있어서, 신호 처리 회로(112)는 상기 신호 처리 회로(112)에서 엔벨로프 검출 회로(111)를 통해 절대치 회로(5)로부터 출력된 일련의 디지탈 정보로 형성된 절대치 신호 S1을 수신하며, 대수 변환 회로(7)(제3도 참조)에 정상화된 디지탈 신호 S_OM및 S_OE를 출력한다.

따라서, 제17도에 도시된 바와 같이, 엔벨로프 검출 회로(111)는 디지탈 오디오 신호 S_I에 따라 절대치 회로(5)로부터 출력되며, 2개의 컴플리먼트 데이타로 이루어진 16개의 양의 비트로 구성된 절대치 신호 S1을 수신한 후, 소정의 어택 시간 또는 회복 시간중 절대치 신호 S1의 값의 변화에 따라 상승 또는 하강하는 디지탈 승산 신호 S2를 신호 처리 회로에 출력한다.

즉, 엔벨로프 검출 회로(111)에 있어서, 감산 회로(113)는 절대치 신호 S1 및, 절대치 신호 S1에 대응하는 디지탈 승산 신호 S2를 한 클럭만큼 지연시켜 얻을 수 있는 지연 회로(114)를 통하여 지연된 엔벨로프 검출 신호 DS2를 수신한 후, 절대치 신호 S1 및 지연 엔벨로프 검출 회로 DS2 사이의 차신호 S_R을 승산 회로(115) 및 모드 검출 회로(118)에 출력시킨다.

따라서, 절대치 신호 S1의 값이 지연된 엔벨로프 검출 회로 DS2 보다 큰 경우, 양의 값의 차신호 S_R이 발생되기 때문에, 디지탈 오디오 신호 S_I의 진폭이 증가 상태임을 검출할 수 있다.

역으로, 절대치 신호 S1의 값이 지연된 엔벨로프 검출 신호 보다 작은 경우, 음의 값의 차신호 S_R이 발생되기 때문에, 디지탈 오디오 신호 S_I의 진폭이 감소 상태임을 알 수 있다.

모드 검출 회로(118)는 차신호 S_R의 값을 출력하여, 차신호 S_R의 값이 양 또는 0이면(이하, 어택 모드라 함), 어택 시간 제어 신호 SA의 값을 전환시켜 승산회로(115)의 이득이 값 0.02가 되도록 제어한다.

대조적으로, 차신호 S_R의 값이 음이면(이하, 회복 모드라 함), 승산 회로(115)의 이득은 0으로 제어된다.

따라서, 지연 엔벨로프 검출 회로 DS2와 절대치 신호 S1 사이의 차신호 S_R의 값이 0.02로 곱해진 값을 갖는 출력 신호를 어택 모드에서 얻을 수 있고, 이 출력 신호는 회복 모드에서는 제로로 설정된다.

한편, 승산 회로(116)는 지연 엔벨로프 검출 회로 DS2를 수신하는 동시에 회복 시간 제어 신호 S_R을 수신한 후, 지연 엔벨로프 검출 회로 DS2 보다 0.9998배 큰 값의 출력 신호를 출력한다.

가산 회로(117)는 승산 회로(115) 및 (116)의 출력 신호를 가산한 후, 그 가산치를 디지탈 승산 신호 S2로서 출력한다.

따라서, 회복 모드에서의 엔벨로프 검출 회로(111)는 제18도에 도시된 바와 같은 등가 회로로 나타낼 수 있고, 디지탈 승산 신호 S2의 값을 y(n)으로, 지연 엔벨로프 검출 신호 DS2의 값을 y(n-1)로, 승산 회로(116)의 이득을 K_R로 표시하며, 이들간의 관계는 다음의 수식으로 표현된다.

따라서, 절대치 신호 S1의 값이 최대치에서 최소치로 변화하는 경우에도, 승산 회로(116)의 이득 K_R에 대응하는 값이 서서히 감소하는 상기 디지탈 승산 신호 S2를 얻을 수 있다. 이 경우, 이득 K_R이 0.9998로 선택되기 때문에, 1클럭 주기 전의 디지탈 승산 신호 S2의 값이 16비트 데이타의 최대치이며, 절대치 신호 S1의 값이 16비트 데이타의 최소치인 경우에도, 디지탈 승산 회로 S2의 정규화를 위해서는 1클럭 주기 전의 디지탈 승산 신호 S2를 기준으로 하여 최대로 1비트만 비트 시프트하면 됨을 알 수 있다.

실제로, 제19도에 도시된 바와 같이, CD 플레이어에서의 샘플링 주파수는 48KHz로 설정되기 때문에, 승산 회로(116)의 이득 KR을 0.9998의 값으로 설정함으로써, 회복 시간으로서 거의 50msec 정도의 실용상 충분한 값을 얻을 수 있다.

대조적으로, 어택 모드에 있어서, 이득 K_R은 다음 수식으로 표시된다.

상기 회로는 제20도에 도시된 바와 같은 등가 회로로 나타낼 수 있으며, 승산 회로(115)의 이득은 K_A로, 절대치 신호 S1의 값은 x(n)으로 표시되며, Z(n)이 다음 수식으로 표시되는 차신호 S_R을 얻을 수 있다.

따라서, 가산 회로(17)를 통해, 값 y(n)이 다음 수식으로 표시되는 디지탈 승산 신호 S2를 얻을 수 있다.

따라서, 디지탈 승산 신호 S2의 값이 최소치에 있고, 계속해서 최대치의 절대치 신호 S1의 입력되는 경우에, 디지탈 승산 신호 S2의 값이 최대로 크게 변화하더라도, 16비트 디지탈 승산 신호 S2에 대하여 승산 회로(115)의 이득 K_A를 값 0.02로 설정함으로써, 디지탈 승산 신호 S2의 정규화가 1클럭 주기 전의 디지탈 승산 신호 S2를 기준으로 하여 최대로 9비트 위치만 비트 시프트하여 구현됨을 알 수 있다.

실제로, 제21도에 도시된 바와 같이, 승산 회로(116)의 이득 K_A를 값 0.02로 설정함으로써, 어택시간으로서 거의 1msec 정도의 실용상 충분한 값을 얻을 수 있다.

따라서, 일련의 디지탈 정보로 형성된 디지탈 승산 신호 S2가 1msec 및 50msec의 어택 시간 및 회복 시간에서 절대값 신호 S1의 진폭값에 따라서 레벨이 변화하는 일련의 디지탈 정보로 형성된 디지탈 신호 S2를 얻을 수 있다.

신호 처리 회로(112)는 승산 회로(120)에서 디지탈 승산 신호 S2를 수신한 후, 시프트 레지스터(22)로부터 출력되는 제어 신호 SC에 따라 디지탈 승산 신호 SM을 출력함으로써, 1클럭 주기 전의 디지탈 승산 신호 S2의 디지탈 정보의 정규화에서 요하는 비트 시프트량만큼 디지탈 승산 신호 S2의 디지탈 정보를 미리 비트 시프트시킨다.

즉, 15비트 가역 시프트 레지스트 회로로 구성된 시프트 레지스트 회로(122)는 정규화 회로(123)로부터 출력되는 비트 시프트 신호 S_ST에 응답하여 시프트 레지스트 회로(122)에 기억되어 있는 논리값 1의 데이타가 1비트씩 시프트하도록 되어 있다.

따라서, 1클럭 주기 전에 수신된 디지탈 승산 신호 S2의 정규화를 위해 디지탈 정보를 m비트 위치만큼 비트 시프트시키는 경우에, 시프트 레지스트 회로(122)에는 최하위 비트(LSB)로부터 m번째 비트의 논리값이 논리 1로 되도록 배치되어 있다.

상술한 논리 레벨에 따른 시프트 레지스트 회로(122)는 제어 신호 SC를 출력하여, 승산 회로(120)에 입력되는 디지탈 승산 신호 S2에 대하여 2m배인 디지탈 승산 신호 S_M을 정규화 회로(123)에 출력시킨다.

이 때, 어택 모드 및 회복 모드에서는 정규화를 위해 1클럭 주기 전의 디지탈 정보에 비하여 각각 최대로 9비트 위치 및 1비트 위치의 비트 시프트를 필요로 하기 때문에, 승산 회로(120)의 입력 디지탈 정보의 길이 보다 9비트 만큼 긴 비트 길이(즉, 전체적으로 25비트의 비트 길이로 구성됨)로 구성된 디지탈 정보가 정규화 회로(123)에 출력되도록 되어 있다.

따라서, 정규화 회로(123)에 제공되는 디지탈 승산 신호 SM의 디지탈 정보는, 1클럭 주기 전에 처리된 디지탈 정보의 정규화시 필요한 비트 시프트량 m만큼 비트 시프트 동작이 행해진 후 입력되도록 되어 있다.

정규화 회로(123)는 어택 모드 또는 회복 모드에 따라 모드 검출 회로(118)로 부터 출력되는 모드 검출 신호 S_D를 수신한 후, 제22도에 도시된 바와 같이 상기 모드 검출 신호 S_D에 따라 디지탈 승산 신호 SM을 16비트 길이의 데이타중 최상위 비트(MSB)로부터 제2비트의 논리값이 논리 1로 되도록 정규화한다(제22a도).

특히, 어택 모드에 있어서는, 25비트 길이의 데이타중최상위 위치에서의 2비트 논리값이 논리 0 및 1(제22b도)인 경우, 또는 최상위 위치에서의 2비트의 논리값이 모두 논리 0(제22c도)인 경우중 한 경우에 비트가 시프트된 디지탈 승산 신호 SM이 정규화 회로(123)에 입력된다.

이 때, 정규화 회로(123)는 최상위 비트로부터 2번째 비트의 논리값을 검출하여, 물음시 그 비트의 논리값이 논리 1이 될 때까지 디지탈 정보를 최상의 비트쪽으로 비트 시프트 동작시킨다.

또, 공급되는 비트 시프트양에 따라 비트 시프트 신호 S_ST를 출력하는 동시에, 비트 시프트의 완료된 디지탈 정보의 상위 16비트를 가수부의 엔벨로프 검출 신호 S_OM으로서 대수 변환 회로(7)(제3도)에 출력한다.

한편, 제23도에 도시된 바와 같이, 회복 모드에 있어서는, 25비트 길이의 데이타중 최상위 비트로부터 10번재 비트까지의 논리값이 논리 0, 이어서 11번째 비트의 논리값이 논리 1인 경우(제23a도), 또는 최상위 비트로부터 11번째 비트까지의 논리값이 논리 0, 이어서 12번째 비트의 논리값이 논리 1인 경우(제23b도) 중 어느 한 상태의 디지탈 승산 신호 SM이 정규화 회로(123)에 입력된다.

따라서, 정규화 회로(123)에 있어서, 회복 모드는 최상위 비트로부터 11번째 비트의 논리값을 검출하여, 이 비트의 논리값이 논리 0일 때, 최상위 비트를 향하여 1비트 위치를 비트 시프트시킨다.

이어서, 회복 모드에 있어서, 정규화 회로(123)는 최하위 비트로부터 16비트 길이의 데이타를 정규화한 지수부의 데이타로서 출력한다. 따라서, 어택 모드 및 회복 모드에서 모두 정규화된 지수부의 엔벨로프 검출 회로 S_OM을 얻을 수 있다.

이 때, 1클럭 주기 전에 처리된 디지탈 승산 신호 SM의 정규화를 위해 필요한 비트 시프트량 m만큼 비트 시프트시킴으로써, 어택 모드에서의 디지탈 승산 신호 SM의 정규화는 최대 9비트 위치 만큼의 비트 시프트에 의해 이루어지거나, 또는 회복 모드에서의 디지탈 승산 신호의 정규화는 최대 1비트 위치 만큼의 비트 시프트에 의해 이루어질 수 있다.

따라서, 디지탈 정보를 순차적으로 정규화하는 종래 기술에 비해서, 본 발명의 전체적인 비트 시프트의 횟수는 미리 1클럭 주기 전에 수행되는 정규화를 위해 필요한 양만큼 정규화에 대응하여 감소될 수 있다.

그 결과, 비트 시프트에 필요한 처리 시간이 단축되며, 처리가 단순화되는 동시에 전체적으로 간단한 회로 구성의 신호 처리 회로를 구현할 수 있다.

상술한 장치에 연관되어, 가역 카운터로 구성된 카운터 회로(124)는 1클럭 주기 전의 카운터 값으로부터 비트 시프트 신호 S_ST에 따라 카운터 값을 가감산함으로써, 1클럭 주기 전에 제공된 가수부의 엔벨로프 검출 신호 S_OM에 대응하는 지수부의 엔벨로프 검출 신호 S_OE를 갱신하여, 지수부의 엔벨로프 검출 신호 S_OE를 대수 변환 회로(7)(제3도)에 출력한다.

동시에, 시프트 레지스트 회로(122)는 비트 시프트 신호 S_ST에 따라 논리값 1의 비트를 시프트 시킴으로써, 현재 클럭 주기에서의 디지탈 정보의 정규화에 필요한 비트 시프트량을 기록한다.

상술한 방법에 있어서, 지수부 S_OM과 가수부 S_OE로 분리된 엔벨로프 검출 신호가 출력되어, 대수 변환 회로(7), 클리핑 회로(8), 승산 회로(10) 및 지수 변환 회로(11)를 통해 소정의 제어 신호 S_G를 얻을 수 있기 때문에, 전체적으로 연산 처리 오차가 적고, 고속 처리가 가능하며, 간단한 회로 구성으로 이루어진 제어 신호 발생 회로를 얻을 수 있다.

상술한 장치에 있어서, 디지탈 오디오 신호 S_I는 절대치 신호 S1으로 변환된 후, 엔벨로프 검출 회로(111)에 입력된다.

그 결과, 소정의 어택 시간 또는 회복 시간에서 변하는 디지탈 승산 신호 S2를 엔벨로프 검출 회로(111)를 통해 얻을 수 있다.

신호 처리 회로(112)에 있어서, 디지탈 승산 신호 S2는 미리 1클럭 주기 전에 수신되는 디지탈 승산 신호 S2의 정규화에 필요한 비트-시프트량 만큼 비트 시프트된 후, 정규화되는 어택 모드 또는 회복 모드에 따라 정규화 회로(123)에서 비트 시프트된다.

그 결과, 정규화 회로(123) 및 정규화 회로(123)로 부터 출력된 비트 시프트 신호 S_ST에 응답하는 카운터 회로(124)에 디지탈 승산 신호 S2의 가수부 및 지수부 정보를 얻을 수 있기 때문에, 정규화된 엔벨로프 검출 신호 S_OM및 S_OE가 신호 처리 회로(112)로부터 출력된다.

상술한 실시예에 있어서, 미리 신호 처리 회로(112)에 의해 신호를 수신한 후 수행되는 디지탈 승산 신호 S2를 1클럭 주기 전의 정규화에 필요한 비트 시프트량 만큼 비트 시프트시킨 후, 정규화 시킴으로써, 전체적으로 간단한 방식으로 보다 짧은 처리 시간 내에 신호 처리를 행하며, 간단한 회로 구성으로 된 신호 처리 회로를 얻을 수 있다.

따라서, 전체적으로 간단한 회로 구성으로 에러의 발생을 줄이고, 고속 동작 처리가 가능한 제어 신호 발생 회로를 얻을 수 있다.

상술한 실시예에서는, 어택 시간 및 회복 시간을 1msec 및 50msec로 설정한 경우에 대하여 설명하였지만, 본 발명은 이에 한정되지 않고, 다른 값의 어택 시간 및 회복 시간에서 변화하는 디지탈 신호를 부동 소수점 연산의 정규화 처리를 하는 경우 등 폭넓게 적용할 수 있다.

어택 시간 및 회복 시간이 변화하는 경우, 정규화 회로에 입력되는 디지탈 정보의 비트 길이를 어택 시간 및 회복 시간에 따라 적절하게 선택하며, 대응하는 비트 시프트 처리를 정규화 회로에서 수행할 수 있다.

이 후, 다른 양호한 실시예에 다른 제어 신호 발생 회로를 제24도를 참조하여 설명하기로 한다.

제24도에 있어서, 진폭 x를 갖는 디지탈 오디오 신호로 구성된 입력 신호 S₁은 엔벨로프 검출을 하도록 절대치 회로(5)를 통해 엔벨로프 검출기(6)에 공급되어, 입력 신호 S_I의 신호 레벨 x에 비례하는 신호 레벨을 갖는 검출 신호 S_L을 얻을 수 있다. N-직렬 접속된 승산 회로를 형성하기 위해 서로 직렬 접속된 승산 회로 M₁, M₂, M₃, …, M_N(N은 정수)은 이들의 각 입력 단자에서 검출 신호 S_L을 수신한다. 따라서, 상기 증폭 회로의 이득은 상기 검출 신호 S_L의 신호 레벨에 응답하여 제어된다. 검출 신호 S_L은 입력 신호로서 증폭 회로 M₁의 한 단에 공급된다.

그 결과, 승산 회로 M₁에 있어서, 검출 신호 S_L의 신호 레벨이 간접적으로 비례상수 1로 입력 신호 S_I의 신호 레벨 x에 간접 비례한다고 가정하면, 승산 신호 S_M1의 신호 레벨 y₁을 얻을 수 있으며, 상기 레벨은 다음 수식으로 표시된다.

대조적으로, 승산 신호 S_M2의 다른 신호 레벨 y₂를 얻을 수 있으며, 상기 레벨은 다음 수식으로 표시될 수 있다.

따라서, 승산 회로 M₁내지 M_N에 있어서, 각 승산 신호 S_M1, S_M2, S_M3, …, S_MN의 신호 레벨 y₁, y₂, y₃, …, y_N이 발생되며, 이것은 일반 수식으로 표시된다.

상술한 장치에 있어서, 절대치 회로(5) 및 엔벨로프 검출 회로(6)는 검출 수단을 구비하여 입력 신호 S_I의 신호 레벨을 검출하며, 승산 회로 M₁내지 M_N은 승산 수단을 구비하여 검출 수단으로부터 얻어지는 검출 결과에 따라 정의되는 계수를 갖는 소정의 승산 번호에서의 검출 결과를 승산한다.

또, 상기 제어 신호 발생 회로는 증폭 회로로 구성된 웨이팅 회로 A₀, A₁, A₂, A₃, …, A_N의 (N+1) 세트를 포함하며, 각 웨이팅 회로 A₀, A₁, …, A_N를 통해 입력 신호 S_I및 각 승산 신호 S_M1, S_M2, S_M3, …, S_MN를 가산 회로(229)에 출력한다.

따라서, 각 웨이팅 회로 A₀, A₁, …, A_N의 웨이팅 계수가 값 C₀, C₁, C₂, C₃, …, C_N으로 표시되는 경우, 신호 레벨 y_A0를 갖는 출력 신호 S_A0는 제1웨이팅 회로 A0를 통해 얻을 수 있으며, 이것은 다음 수식으로 표시된다.

역으로, 나머지 웨이팅 회로 A₁내지A_N에 있어서, 신호 레벨 Y_AN을 갖는 출력 신호 S_A1, S_A2, S_A3, …, S_AN을 얻을 수 있고, 이것은 통상 다음 수식으로 표시된다.

가산 회로(229)는 상술한 출력 신호 S_A0내지 S_AN을 수신하며, 계수 발생 회로(228)(신호 레벨은 출력 신호 S_A0내지 S_AN에 대응하는 값 C_-1로 표시되는 신호 레벨에 대응한다)로 부터 유도된 신호 S_A-1를 출력한 후, 그 가산 신호를 제어 신호 S_G1으로서 출력한다.

따라서, 신호 레벨 y_G1을 갖는 제어 신호 S_G1은 상술한 수식(30) 및 (31)로부터 가산 회로(229)를 통해 발생되며, 이것은 다음 수식으로 표시된다.

상술한 바와 같이, 웨이팅 회로 A₀내지 A_N은 웨이팅 수단을 구비하여, 소정의 웨이팅 양만큼 검출 신호 S_L및 승산 신호 S_M1내지 S_MN을 웨이팅 하며, 가산 회로(229)는 가산 수단을 구비하여 웨이팅 동작을 통해 제공된 출력 신호 S_A0내지 S_AN을 가산한다.

따라서, 진폭 압축/신장 회로는 상술한 회로 장치로 구성되어, 웨이팅 회로 A₀내지 A_N및 계수 발생 회로(228)의 웨이팅 계수 C₁내지 C_N을 소정의 값으로 설정함으로써, 고차 함수로 표시되는 입출력 특성을 얻을 수 있다. 그 결과, 진폭 압축비가 전체적으로 간단한 회로 구성을 통해 복잡하게 변화하는 입출력 특성을 얻을 수 있다.

제25도에는 제4도에 도시된 승산 회로(3) 및 제어 신호 발생기(4)의 다른 실시예가 도시되어 있다.

제25도에서, 참조번호 320은 제4도의 승산 회로(3) 및 제어 신호 발생기(4)를 전체적으로 표시한다. 상기 회로 장치는 연산 증폭 회로(32)의 비반전 입력단자에서의 음성 신호 S_I를 입력 신호로서 수신하며, 상기 회로는 50dB 이상의 충분한 이득을 가지며, 상술한 연산 증폭 회로(321)의 출력 단자에서는 진폭 압축/신장 방법에 의해 처리된 출력 신호 S_O1을 얻을 수 있다.

연산 증폭 회로(321)는 레지스터(322)를 포함하며, 상기 레지스터는 제1궤환 회로로서 동작하며, 상기 회로에 의한 진폭 이득은 출력 신호 S_O1의 신호 레벨이 변하더라도 일정한 값으로 유지된다. 또, 상기 연산 증폭 회로(321)는 승산 회로(323)로 구성된 제2궤환 회로를 포함하며, 상기 회로의 진폭 이득은, 출력 신호 S_O1의 신호 레벨이 증가함에 따라 증가하며, 엔벨로프 검출 회로로 구성되어 상기 승산 회로(323)의 진폭 이득을 제어한다.

특히 엔벨로프 검출 회로(324)는 승산 회로(323)의 진폭 이득을 조절하기 위하여 출력 신호 S_L1에 응답하여 상기 승산 회로(323)의 출력 신호 S_L1에 정비례하여 제어 신호 S_G1을 발생시킨다. 결과적으로, 승산 회로(323)가 출력 신호 S_O1의 신호 레벨에 따라 변화되는 입출력 특성을 얻을 수 있다.

또한, 승산 회로(323)의 출력 신호 S_L1은 레지스터(322)의 출력 신호 S_L2와 함께 레지스터(326)를 통해 접지된 연산 증폭 회로(321)의 비반전 입력 단자에 레지스터(325)를 통해 공급되어, 제1 및 제2궤환 회로로부터 유도된 가산 신호가 연산 증폭 회로(321)에 궤환될 수 있다.

그 결과, 제26도에 도시된 바와 같이, 회로(320)가 등가 회로로 표시된 경우, 엔벨로프 검출 회로(324)는 제어 신호 발생 회로(329)로 구성되고, 승산 회로(323)는 진폭 변조 회로(330)로구성되며, 상기 진폭 이득은 제어 신호 S_G1에 따라서 변하고, 상기 진폭 변조 회로(33)는 또한 제어 신호 발생 회로(329)와 함께 제2궤환 회로(331)로 구성된다.

이와 대조적으로, 레지스터(326)는 가산 회로(333)로 구성되어, 레지스터(322)로 구성된 제1 및 제2궤환 회로(332, 331)의 출력 신호 S_L1및 S_L2를 가산하며, 연산 증폭 회로(321)는 음성 신호 S_I로부터 가산 회로(333)의 출력 신호를 감산하는 감산 회로(334) 및 소정의 이득을 갖는 증폭 회로(335)로 구성된다.

따라서, 회로(320)는 2개의 궤환 회로(331 및 332)를 구비한 궤환 증폭 회로로 구성되어, 제1 및 제2궤환 회로(332 및 331)의 입출력 특성이 전체 회로(320)의 특성을 결정하도록 한다.

제1 및 제2궤환 회로(332 및 331)의 궤환 이득이 소정의 신호 레벨을 갖는 음성 신호 S_I가 입력될 때, 서로 동일한 것은 제25도의 회로(320)를 보면 이해할 수 있다. 동시에, 제1궤환 회로(332)에 있어서, 회로(320)의 전체 이득은 값 1로 설정된다.

결과적으로, 제25도에 도시된 회로(320)에서의 입출력 특성은 신호 레벨의 경계에서의 제1 및 제2궤환 회로(322 및 331)의 입출력 특성에 의해 결정된다. 출력 신호의 신호 레벨이 증가하는 경우, 승산 회로(323)의 진폭 이득도 대응하여 증가되므로, 제1 및 제2궤환 회로(322 및 331)로부터 결정될 수 있는 입출력 특성에 따라서 변화되는 회로(320)를 신호 레벨의 경계에서의 음성 신호 S_I의 신호 레벨의 증가에 따라 얻을 수 있다. 따라서, 이러한 신호 레벨이 임계점에서 얻어진 신호 레벨로 설정되면, 임계점의 경계에서 제1 및 제2궤환 회로(322 및 331)에 의해 결정되는 입출력 특성으로 변화되는 입출력 특성을 갖는 회로(320)를 얻을 수 있다.

또한, 제1 및 제2궤환 회로(322 및 331)로 부터 유도된 신호는 궤환되기 때문에 임계점의 경계에서 제1궤환 회로(332)에 의해 결정된 입출력 특성은 제2궤환 회로(331)에 의해 결정된 입/출력 특성으로 변화될 수 있다.

따라서, 제1 및 제2궤환 회로(322, 331)의 입출력 특성이 바람직하게 선택된 경우, 회로(320)의 입출력 특성은 제1궤환 회로(332)에 의해 결정된 입출력 특성에서 제2궤환 회로(331)에 의해 결정된 입출력 특성으로 변화하는 방식으로 서서히 변화될 수 있다.

이 때, 출력 신호 S_O1의 진폭은 값 x₁과 같고, 또한 승산 회로(323)에서 유도된 출력 신호 S_L1의 진폭은 값 y₁과 같고, 승산 회로(323)의 이득은 값 g₁과 같으며, 그 관계를 다음의 수식으로 표시된다.

대조적으로, 엔벨로프 검출 회로(324)에서, 비례 상수가 값 m과 같다면, 또 다른 관계는 다음 수식으로 표시된다.

이 때, 비례 상수 m이 값 1과 같으면, 수식(33) 및 (34)로부터 다음 수식을 얻을 수 있다.

따라서, 수식(35)를 간단히 하면, 다음 수식을 얻을 수 있다.

결과적으로, 제27도에 도시된 바와 같이, 입력 레벨에 대하여 출력 레벨이 무한 신호 레벨로 변화되는 제2궤환 회로(331)의 진폭 이득에 대한 입/출력 특성을 얻을 수 있다.

대조적으로, 제28도에 도시된 바와 같이, 제1궤환 회로(332)에서는, 출력 레벨이 비례 상수 1 이하의 입력 레벨에 정비례하여 변화되는 입출력 특성을 얻을 수 있다.

그 결과, 제29도에 도시된 바와 같이, 제1 및 제2궤환 회로(332 및 331)로부터 유도된 가산 신호에 대해서는, 입력 레벨의 경계에서 제1 및 제2궤환 회로(332, 331)의 출력 레벨이 동일한 입출력 특성을 얻을 수 있다. 즉, 제23도에 기술된 바와 같이 입력 레벨의 증가에 따라 제1궤환 회로(332)의 입출력 특성으로 부터 제2궤환 회로(31)의 입출력 특성으로 서서히 변화되는 입출력 특성을 얻을 수 있다.

결과적으로, 전체 회로(320)의 입출력 특성은 제30도에 도시된 바와 같이 제1 및 제2궤환 회로(322 및 321)의 역특성으로 나타난다. 진폭 압축비 CR은 임계점의 경계(즉, 양호한 실시예에서는 입력 신호에서 0dB)에 따라, 1의 비례 상수로 표시된 값 1로부터 0의 비례 상수로 표시된 무한 값으로 서서히 변화될 수 있다.

또한, 양호한 실시예에 있어서, 제1궤환 회로(332)는 레지스터 회로로 구성되고, 제2궤환 회로(331)는 승산기 회로(323)의 이득을 제어하기 위한 엔벨로프 검출 회로(324)로 구성되어, 제1 및 제2궤환 회로(332 및 331)의 진폭 이득을 극히 정밀하게 설정할 수 있다.

결과적으로, 임계 레벨에서의 신호 레벨은 고정밀로 설정될 수 있으며, 전체 회로는 궤환 회로로 구성되어 있기 때문에, 전반적으로 온도와 공급 전압 등에 대한 좀더 놓은 안정성을 구현할 수 있다.

실상, 종래의 진폭 압축/신장 회로에 따르면, 임계점에서의 신호 레벨은 클리핑 회로와 같은 비선형 회로 소자를 사용하는 회로망에 의해 설정되야만 한다. 그 결과, 비선형 회로 소자의 동작 레벨에서의 진동을 방지하기 위한 효과적인 해결책이 없으며, 또한 온도 특성이 전반적으로 충분히 안정적이지 않다는 문제가 있다.

그러나, 본 발명의 양호한 실시예에 따르면, 이들 종래의 문제들을 효과적으로 해결할 수 있다.

상술한 회로 장치에 있어서, 음성 신호 S_I의 신호 레벨이 임계점보다 낮은 경우에, 회로(320)의 전체 입/출력 특성은 제1궤환 회로(332)로 구성되는 레지스터(322)의 진폭 이득에 의해 설정되기 때문에, 진폭 압축비 CR이 전체적으로 값 1과 같은 입/출력 특성을 얻을 수 있다.

반대로, 음성 신호 S_I의 신호 레벨이 점차 증가되는 경우, 진폭 압축비 CR은 제2궤환 회로(331)의 진폭 이득에 따라 점차 변화된다. 음성 신호 S_I의 신호 레벨이 임계점 이상일 때, 진폭 압축비 CR이 제2궤환 회로(331)로 인해 무한대로 되는 입출력 특성을 얻을 수 있다.

상술한 회로 장치에 따르면, 입력 신호의 신호 레벨에 응답하여 변화되는 진폭 이득을 갖는 제2궤환 회로는 신호 레벨이 일정한 제1궤환 회로에 대하여 사용되고, 그 결과 전체 회로가 간단히 구성될 수 있고, 진폭 압축비 CR이 값 1에서 무한대의 값으로 서서히 변화되는 회로의 입출력 특성을 얻을 수 있다.

또한, 본 발명의 양호한 실시예에 따르면, 회로(320)의 전체 입출력 특성은 비선형 회로 소자가 제1 및 제2궤환 회로에 사용되지 않더라도 제1 및 제2궤환 회로의 가산 신호에 의해 결정될 수 있기 때문에, 진폭 압축비 CR이 소망하는 임계점과 관련하여 변화될 수 있다. 결과적으로, 임계점은 종래의 회로 장치와 비교할 때 전체적으로 아주 정밀하게 설정될 수 있고, 안정한 온도 특성을 갖는 진폭 압축/신장 회로를 얻을 수 있다.

제31도를 참조하면, 제25도의 회로가 제4도에 도시된 양호한 실시예에서 이용되는 회로 장치에 대해 설명되어 있다.

제31도에 도시된 회로 장치에서는 제25도와 동일하거나 유사한 회로 소자에 대해서 동일한 참조번호를 붙인다. 참조 번호 340은 전체적인 진폭 압축/신장 회로를 가리킨다. 메인 신호 통과 회로는 제25도에 도시된 회로(320)로 배열되고, 신호 서브-통과 회로는 이러한 메인 통과 회로용으로 사용된다.

특히, 감산 회로(341)는 연산 증폭 회로(321)로부터의 출력 신호 S_O1및 음성 신호 S_I를 수신하여, 차신호 S_R을 연산 증폭 회로(342)의 비반전 입력 단자에 공급한다.

연산 증폭 회로(321)와 유사한 연산 증폭 회로(342)는 레지스터로 구성된 제1궤환 회로와, 승산 회로(344) 및 그 이득을 제어하는 엔벨로프 검출 회로(345)를 포함한다. 연산 증폭 회로(342)는 레지스터(346 및 347)를 통해 비반전 입력 단자에 출력 신호 S_O2를 궤환시킨다.

또한, 엔벨로프 검출 회로(345)는 상기 검출 회로(345)에 입력되는 승산 회로(323)의 출력 신호 S_L1을 수신하고, 승산 회로(344)에서의 이득은 승산 회로(323)와 유사하게 변화된다.

또한, 레지스터(343, 346, 347)의 저항값은 연산 증폭 회로(342)의 입출력 특성이 연산 증폭기 회로(321)의 입출력 특성과 같게 되도록 선택된다.

대조적으로, 가산 회로(350)는 연산 증폭 회로(321, 342)의 출력 신호 S_O1및 S_O2로부터 얻어진 가산 신호를 진폭 압축/신장 회로(340)의 출력 신호 S_O3로서 출력시킨다.

결과적으로, 상기 회로 장치가 제26도의 대응하는 회로 소자와 동일한 참조 번호로 표기된 제32도에 예시된 등가 회로로 표현된 경우, 회로(320)는 메인 통과 회로(359)로 구성되고, 연산 증폭 회로(342)는 증폭 회로(360) 및 감산 회로(358)로 구성된다.

또한, 레지스터(343)는 제1궤환 회로(361)로 구성되고, 증폭 회로(344)는 진폭 변조 회로(362)로 구성되고, 엔벨로프 검출 회로(345)는 제어 신호 발생 회로(363)로 구성된다. 이 때, 진폭 변조 회로(362)와 제어 신호 발생 회로(363)는 제2궤환 회로(365)로 구성된다.

또한, 레지스터(346 및 347)는 가산 회로(366)로 구성된다. 연산 증폭 회로(342)는 제1 및 제2궤환 회로와 서브 통과 회로(370)로 구성되며, 그 이득은 메인 통과 신호(359)의 입력 신호 S_I와 출력 신호 S_O1및 차신호 S_R에 응답하여 메인 통과 회로(359)와 유사하게 변화된다. 연산 증폭 회로(342)는 소정의 이득을 갖는 증폭 회로(371)를 통하여 그 출력 신호 S_O2를 메인 통과 회로(359)의 출력 신호 S_O1에 가산한 후, 그 가산 신호를 출력시킨다.

결과적으로, 제32도의 제어 신호 발생 회로(329 및 363)에서, 제어 신호 S_G1은 메인 통과 회로(359)에서의 진폭 변조 회로(330)의 출력 신호 S_L1에 따라 발생되기 때문에, 제32도에 도시된 회로 장치는 메인 통과 회로(359)와 서브 통과 회로(370)가 입력 신호의 신호 레벨에 응답하여 제30도에 도시된 바와 같이 변화되는 입출력 특성을 갖는 승산 회로로서 나타나면, 제4도에 도시된 회로 장치로부터 필터 회로(23)를 제거하므로써 등가 회로가 형성된다.

즉, 메인 통과 회로(359)와 서브 통과 회로(370)는 각각 승산 회로(375 및 376)로 나타난다. 이들 승산 회로(375 및 376)의 이득은 제어 신호 S_G에 의해 변화되고, 진폭 압축비 CR은 임계점 아래의 범위에서 1의 값이고, 임계점 위의 범위에서는 무한대의 값이다.

제33도를 참조한 본 발명의 또 다른 양호한 실시예에서는 제4도에 도시된 양호한 실시예의 방법을 변경하여 상기 회로 장치를 더 상세히 설명한다.

제33도에서, 참조번호 420은 전체 진폭 압축/신장 회로를 나타낸다. 디지탈 오디오 신호로 구성된 입력 신호 S_I는 제어 신호 발생 회로(421)와 승산 회로 M₁에 의해 수신된다.

제어 신호 발생 회로(421)는 입력 신호 S_I가 전파 정류기 회로로 배열된 절대치 회로(423)를 통해 엔벨로프 검출 회로(424)에 의해 수신되도록 동작된다. 제어 신호 발생 회로(421)는 상호 반전 회로(425)를 통하여 입력 신호 S_I의 신호 레벨에 정비례하는 검출 신호 S_L을 제어 신호 S_G1으로서 출력시킨다.

결과적으로, 상기 제어 신호 S_G1은 입력 신호 S_I의 진폭 x에 대한 비례 상수 a₁을 사용하여 다음의 수식으로 표시된다.

제어 신호 발생 회로(421)에서, 상기 제어 신호 S_G1은 직렬 접속된 승산 회로 M₁내지 M_N의 이득을 제어하기 위하여 N-직렬-접속된 승산 회로 M₁, M₂, M₃, …, M_N에 출력된다.

그 결과, 각 승산 회로 M₁내지 M_N은 후술되는 수식(38)에서 표현된 계수 x^-1을 사용하므로써 입력 신호에 대한 승산 처리를 실행하여 출력을 얻을 수 있다.

다음의 수식으로 표시되는 입력 신호 S_I를 승산 회로 M₁에 입력시킨다.

한편, 승산 회로 M₁으로부터 얻은 승산 신호 S_M1은 다음 수식(40)에서 나타난다.

또한 승산 신호 SM1은 연속적인 승산 회로 M2에 입력되어 승산되기 때문에, 다른 승산 신호 SM2는 다음 수식에서 나타난다.

따라서, 승산 회로 M₁내지 M_N에서, 입력 신호는 승산 처리가 N-직렬 접속된 승산 회로에 대응하는 번호 N까지 실행되도록 순차적으로 승산된다. 각 승산 회로 M₁내지 M_N에서는 승산 신호 S_M1, S_M2, S_M3, …, S_MN을 얻을 수 있으며, 이것은 다음의 일반 수식에 의해 나타난다.

이러한 일반 수식(42)를 간단하게 하면, 다음의 수식으로 표현되는 승산 신호 S_M1내지 S_MN을 얻을 수 있다.

또한, 진폭 압축/신장 회로(420)는 증폭 회로로 배열된 (N+1) 웨이팅 회로 A₀, A₁, A₂, A₃, …, A_N을 포함하며, 각 웨이팅 회로 A₀내지 A_N을 통하여 입력 신호 S_I와 각 승산 신호 S_M1, S_M2, S_M3, …, S_MN을 가산 회로(429)에 출력시킨다. 또한 진폭 압축/신장 회로(420)는 각 웨이팅 회로 A₀내지 A_N의 이득에 따라 결정되는 웨이팅 계수를 통해 입력 신호 S_I와 각 승산 신호 S_M1내지 S_MN을 웨이트시킨 후, 그 가산 신호를 출력 신호 S_O1으로서 출력시킨다.

결과적으로, 각각의 웨이팅 회로 A₀내지 A_N의 웨이팅 계수가 각각 값 C₀, C₁, C₂, C₃, …, C_N으로 표시되면, 출력 신호 S_A0를 상술된 수식(39)를 기초로 웨이팅 회로를 통해 얻을 수 있으며, 이것은 다음의 수식으로 표현된다.

대조적으로, 나머지 웨이팅 회로 A₁내지 A_N에서, 출력 신호 S_A1, S_A2, S_A3, …, S_AN은 상술한 수식(43)으로부터 구할 수 있고, 이것은 다음의 일반 수식으로 표현된다.

결과적으로, 출력 신호 S_O1은 가산 회로(429)를 통해 이전의 수식(44) 및 (45)로부터 얻을 수 있고, 이것은 다음의 수식으로 표현된다.

따라서, 웨이팅 회로 A₀내지 A_N의 웨이팅 계수 CO 내지 CN은 소망하는 값으로 설정되기 때문에, 수식(46)의 고차 함수 공식으로 표현된 입출력 특성을 얻을 수 있고, 이에 따라 진폭 압축비가 보다 간단한 회로 구성을 통해 서서히 완전하게 변화되는 입/출력 특성을 얻을 수 있다.

실상, 웨이팅 회로 A0 와 A1의 웨이팅 계수 C0와 C1이 값 1로 설정되고, 웨이팅 회로 A2 내지 AN의 웨이팅 계수 C0 내지 CN 값 0으로 설정되는 경우, 출력 신호 S_O1을 구할 수 있으며, 이전의 수식(46)으로부터 다음의 수식(47)을 얻을 수 있다.

이 경우에, 제34도에 도시된 바와 같이, 진폭 압축비 CR이 무한대와 1의 값인 입출력 특성에 대해서는 다음의 수식으로 나타낸다.

이 때, 진폭 압축비가 최초 언급된 입출력 특성이 중단되는 입력 레벨에 대응하는 임계점에서 무한대로부터 값 1로 서서히 변화되는 입출력 특성을 갖는 진폭 압축/신장 회로를 얻을 수 있으며, 이것은 다음의 수식으로 나타난다.

상술한 회로 장치에 있어서, 제어 신호 S_G1을 입력 신호 S_I의 입력 신호 레벨을 기초로 제어 신호 발생 회로(421)로부터 얻을 수 있고, 직렬 접속된 승산 회로 M₁내지 M_N은 상기 제어 신호에 기초한 계수 x^-1로 입력 신호 S_I의 승산 처리를 실행한다.

그 결과, 승산 신호 M₁내지 S_MN은 승산 회로 M₁내지 M_N으로부터 얻을 수 있으며, 이것은 입력 신호 S_I의 진폭 X에 관하여 (N-1)차 함수 공식의 각각의 항을 나타낸다. 이들 승산 신호들은 웨이팅 회로 A₀내지 A_N의 소정의 웨이팅 계수 C₀내지 C_N을 통해 입력 신호 S_I와 가산된 후 출력됨으로써, (N-1) 고차 함수 공식으로 표현된 입출력 특성을 얻을 수 있다.

상술된 회로 장치에 있어서, 승산 회로들은 서로 직렬 접속되며, 승산된 출력들은 소정의 계수에 가산된다. 그 결과, 입력 신호의 진폭에 관하여 고차 함수 공식으로 표현된 입출력 특성을 얻을 수 있다. 결국, 보다 간단한 회로 구성으로 진폭 압축비가 서서히 완전하게 변화되는 입출력 특성을 갖는 진폭 압축/신장 회로를 얻을 수 있다.

Claims

입력 신호의 진폭을 압축 또는 신장하는 진폭 압축 신장 회로에 있어서, 입력 신호에 응답하여 제어 신호를 발생하는 제어 신호 발생 수단과, 제어 신호 및 상기 입력 신호를 승산하여 승산된 출력 신호를 발생하는 신호 승산 수단과, 상기 승산된 출력 신호에서 상기 입력 신호를 감산하여 제1감산 출력 신호를 발생하는 제1감산 수단과, 상기 제1감산 출력 신호를 수신하여 상기 제1감산 출력 신호로부터 처리된 출력 신호를 발생하는 신호 처리 수단 및, 상기 승산된 출력 신호에서 상기 처리된 출력 신호를 감산하여 진폭 신장 또는 압축된 출력 신호를 발생하는 제2감산 수단을 포함한 진폭 압축 신장 회로.
제1항에 있어서, 상기 신호 처리 회로는, 상기 제어 신호와 상기 제1감산수단의 출력 신호를 승산하는 제2신호 승산 수단을 포함한 진폭 압축 신장 회로.
제2항에 있어서, 상기 신호 처리 수단은, 상기 제2승산 수단의 출력을 수신하는 증폭 수단을 더 포함하고, 상기 증폭 수단의 출력은 상기 처리된 출력 신호인 진폭 압축 신장 회로.
제1항에 있어서, 상기 신호 처리 수단은, 상기 제1감산 수단의 출력을 수신하여 필터된 출력 신호를 발생하는 필터 수단을 포함한 진폭 압축 신장 회로.
제4항에 있어서, 상기 필터 수단은, 저역 통과 필터를 포함하는 진폭 압축 신장 회로.
제1항에 있어서, 상기 제어 수단은, 상기 입력 신호를 수신하여 절대치 출력 신호를 발생하는 절대치 수단과, 상기 절대치 출력 신호의 엔벨로프를 검출하여 검출된 출력 신호를 발생하는 엔벨로프 검출 수단과, n개의 다수 단을 갖고, 상기 각 단은 2개의 각 입력 단자와 각 출력 단자를 갖고, 상기 단중 첫 번째 단은 상기 2개의 각 단자에서 상기 검출된 출력 신호를 수신하고, 상기 단중 나머지 단은 각각 상기 2개의 각 입력 단자에서 전단의 출력 단자로부터의 출력 신호 및 상기 엔벨로프 수단의 상기 검출된 출력 신호를 수신하는 신호 승산기와, 제1회로에서의 n+1 회로가 검출된 출력 신호와 소정의 계수를 승산하며, 나머지 각 회로가 각 출력 신호에 대한 상기 이전 단의 출력 신호와 각 소정의 계수를 승산하는 다수의 웨이팅 회로 및, 상기 회로의 상기 각 출력 신호를 모두 가산하는 가산 수단을 포함한 진폭 압축 신장 회로.
제1항에 있어서, 상기 제어 발생 수단 및 상기 신호 승산 수단은 모두, 제1 및 제2궤환 회로를 포함하여 증폭된 출력 신호를 공급하는 연산 증폭기를 포함하고, 상기 궤환 회로는 상기 연산 증폭기의 입력에 궤환되는 전압 분주된 출력 신호를 공급하기 위하여 상기 연산 증폭기의 상기 증폭된 출력 신호에 대한 전압 분주기를 포함하고, 상기 제2궤환 회로는 상기 연산 증폭기의 상기 증폭된 출력 신호를 수신하는 승산기를 포함하고, 상기 엔벨로프 검출기는 상기 승산기의 출력 신호의 엔벨로프를 검출하고, 상기 엔벨로프 검출기의 출력 신호는 상기 승산기에 출력되며, 상기 승산기의 출력 신호는 또한 상기 연산 증폭기에 입력되는 진폭 압축 신장 회로.
다수의 입력 디지탈 신호를 연속적으로 수신하여 부동 소수점 연산 처리 회로에 대한 입력 디지탈 신호를 정규화하는 디지탈 처리 회로에 있어서, 제어 신호에 의해 결정된 양만큼 상기 각 입력 디지탈 신호를 연속적으로 사전 비트 시프트하고 상기 사전 비트 시프트된 각 입력 신호를 공급하는 사전 비트 시프트 수단과, 상기 사전 비트 시프트된 입력 신호를 공급받아 각 정규화된 출력 신호가 발생될 수 있도록 상기 사전 비트 시프트된 입력 신호를 연속적으로 비트 시프트하며, 상기 사전 비트 시프트 수단에 인가되는 현재 입력 디지탈 신호 직전의 입력 디지탈 신호에 대응하는 사전 비트 시프트된 입력 신호를 정규화하기 위해 필요한 비트 시프트량을 나타내는 각 비트 시프트 신호를 연속적으로 발생하는 정규화 수단과, 상기 각 비트 시프트 신호를 연속적으로 공급받아 상기 사전 비트 시프트 수단에 공급되는 상기 제어 신호를 발생하는 제어 수단을 포함하는 디지탈 처리 회로.
제8항에 있어서, 상기 사전 비트 시프트 수단은 상기 제어 신호와 상기 입력 디지탈 신호를 승산하는 승산 수단을 포함하고, 상기 제어 수단은 시프트 레지스터 수단을 포함하는 디지탈 처리 회로.
제8항에 있어서, 상기 정규화 수단은 상기 정규화된 출력 신호의 가수부를 발생하며, 상기 비트 시프트 신호를 공급받아 상기 정규화된 출력 신호의 지수부를 발생하는 카운터 수단을 포함하는 디지탈 신호 처리 회로.
입력 신호의 진폭을 압축, 또는 신장 또는 압축 및 신장하는 진폭 압축 신장 회로에 있어서, 입력 신호에 응답하여 제어 신호를 발생하는 제어 신호 발생 수단으로서, 절대 출력 신호를 공급하는 절대치 발생 수단과, 상기 절대치 출력 신호의 엔벨로프를 검출하여 검출된 각 엔벨로프 출력 신호를 공급하는 엔벨로프 검출 수단과, 상기 검출된 엔벨로프 출력 신호의 반전값을 발생하는 반전값 발생 수단과, 상기 제어 신호에 의해 결정된 양만큼 상기 검출된 출력 신호를 비트 시프트하여 각 사전 비트 시프트된 신호를 공급하는 사전 비트 시프트 수단과, 상기 사전 비트 시프트된 신호를 수신하여 정규화된 출력 신호가 발생될 수 있도록 상기 사전 비트 시프트된 신호를 비트 시프트하며, 상기 사전 비트 시프트 수단에 인가되는 현재 검출된 엔벨로프 출력 신호 직전에 발생한 검출된 엔벨로프 출력 신호에 대응하는 사전 비트 시프트된 신호를 정규화하기 위해 필요한 비트 시프트량을 나타내는 비트 시프트 신호를 발생하는 정규화 수단과, 상기 비트 시프트 신호를 공급받아 상기 사전 비트 시프트 수단에 공급되는 상기 제어 신호를 발생하는 제어 수단을 포함한 제어 신호 발생 수단과, 상기 제어 신호 발생 수단으로부터 상기 제어 신호와 입력 신호를 수신하여 상기 제어 신호와 상기 입력 신호를 승산함으로서 승산된 출력 신호를 발생하는 신호 승산 수단과, 상기 신호 승산 수단의 출력을 수신하여 상기 승산된 출력 신호로부터 상기 입력 신호를 감산함으로써 제1감산 출력 신호를 발생하는 제1감산 수단과, 상기 제1감산 수단의 출력을 수신하여 상기 제1감산 출력 신호로부터 처리된 출력 신호를 발생하는 신호 처리 수단과, 상기 신호 처리 수단의 출력을 수신하여 상기 승산된 출력 신호로부터 상기 처리된 출력 신호를 감산함으로써 진폭 신장, 또는 압축 또는 신장 및 압축된 출력 신호를 발생하는 제2감산 수단을 포함한 진폭 압축 신장 회로.
제11항에 있어서, 상기 엔벨로프 검출 수단의 검출부는, 상기 절대치 발생 수단의 출력을 공급받는 감산기와, 상기 감산기의 출력 신호의 극성을 검출하는 모드 검출기와, 상기 모드 검출기의 출력 신호와 상기 감산기의 상기 출력 신호를 승산하는 제1승산기와, 엔벨로프 검출된 출력 신호를 발생하는 가산기와, 상기 엔벨로프 검출된 출력 신호를 공급받아 한 샘플 주기동안 지연시키며 그 출력 신호가 상기 가산기에 공급되는 샘플 지연 회로 및, 상기 샘플 지연 회로의 상기 출력 신호와 소정의 계수를 승산하여 상기 가산기에 공급되는 출력 신호를 발생하는 제2승산기를 포함하는 진폭 압축 신장 회로.