JP4656524B2 - デジタル信号処理装置 - Google Patents

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本発明は、オーディオ信号のフェード処理等を行う際にノイズを発生を阻止するための技術に関する。
1ビット信号に対するフェード処理(フェードイン、フェードアウト)を実行可能な装置が多数提案されている。例えば、シグマデルタ変調処理により得られた入力信号であシグマデルタ変調信号を遅延した遅延シグマデルタ変調信号及びこの入力信号に再度シグマデルタ変調処理を施して得られた再シグマデルタ変調信号とを切り換えながらフェード処理を行うデジタル信号処理装置が提案されていた(例えば、特許文献1参照)。そして、この装置にあっては、フェード処理の際に発生するノイズを極力低減するためにパターン検出器を設け、このパターン検出器が遅延シグマデルタ変調信号と再シグマデルタ変調信号との複数サンプルの一致を検出すると、切り換えスイッチが両信号の出力状態を切り換えて、ノイズの発生を抑制可能なフェード処理を行うように構成されていた。
特許第3318823号公報(第9−11頁、第8図)
しかしながら、上述したように数サンプル程度のパターン一致を行って切り換え制御をすると、ノイズ発生をある程度低減することはできるものの、フェード処理中の切り換えノイズの発生を完全に抑えることは困難である。より具体的に述べると、切り換えノイズの発生を原理的に阻止することができるのは、フェードイン処理終了後に、遅延シグマデルタ変調信号と再シグマデルタ変調信号の両者のビットストリームが完全に一致し続けた場合のみである。しかし、一致していない状態から一致した状態を生成するのは、通常のシグマデルタ変調器を用いた信号処理では不可能なためノイズの発生は避けられなかったという課題があった。
本発明は、かかる従来の課題を解決するためになされたもので、フェード処理を行う際にノイズを発生させないデジタル信号処理装置を提供することを目的とする。
上記目的を達成するために、本発明は、シグマデルタ変調処理が施された1ビット入力信号を所定時間だけ遅延して出力する遅延処理手段と、
前記1ビット入力信号を2ビット以上の所定数ビットの信号に変調するビット長変調手段と、
この2以上の所定数ビットの信号と係数発生手段から所定時間毎に最小値0.0から最大値1.0となる順に大きな値となる順番に供給される係数とを乗算する乗算手段と、
この乗算手段から出力される乗算結果信号を時間軸上において後先を反転させて出力する第1の時間反転手段と、
この第1の時間反転手段からの出力信号にシグマデルタ変調処理を施すシグマデルタ変調手段と、
このシグマデルタ変調手段から出力される再シグマデルタ変調信号を時間軸上において後先を反転させて出力する第2の時間反転手段と、
前記遅延処理手段からの出力信号と前記第2の時間反転手段からの反転出力とを切り換え制御して出力させる制御手段とを備え、更に、
前記第1の時間反転手段、前記シグマデルタ変調手段、および、前記第2の時間反転手段の3手段による信号遅延時間の総和を、前記遅延処理手段が前記入力信号を遅延させる遅延時間と同一となるように構成されたことを特徴とするようにした。
この発明によれば、先ず、ビット長変調手段が入力信号を2ビット以上の所定数ビット(例えば16ビット)の信号に変調し、次いで、乗算手段がこの2ビット以上の所定数ビットの信号と係数発生手段から順番に供給される係数とを乗算した乗算信号を、第1の時間反転手段によって時間軸上において後先を反転させて出力し、更に、シグマデルタ変調手段が、この第1の時間反転手段からの出力信号にシグマデルタ変調処理を施し、第2の時間反転手段が再シグマデルタ変調信号を時間軸上において後先を反転させて出力する一方で、遅延処理手段は、1ビット入力信号を所定時間だけ遅延して出力する。
また、制御手段は、遅延処理手段からの出力信号と第2の時間反転手段からの反転出力とを切り換え制御して出力するが、第1の時間反転手段、シグマデルタ変調手段、および、第2の時間反転手段の3手段による信号遅延時間の総和を遅延処理手段が入力信号を遅延させる遅延時間と同一となる構成としており、更に、係数発生手段は、所定時間毎に、例えば最小値から大きい順に最大値まで係数を出力するので、ノイズ無しのフェードイン処理を実現することができる。特に、遅延処理手段が、シグマデルタ変調処理が施された1ビット入力信号を所定時間だけ遅延して出力し、ビット長変調手段が、1ビット入力信号を2ビット以上の所定数ビット(例えば16ビット)の信号に変調する構成とすれば、オリジナル入力信号が1ビットのシグマデルタ変調信号である場合に対応することが可能になる。
また、本発明の他の態様によれば、シグマデルタ変調処理が施されたビットの入力信号を時間軸上において後先を反転させて出力する第1の時間反転手段と、
この反転信号を2ビット以上の所定数ビットの信号に変調するビット長変調手段と、
この2以上の所定数ビットの信号と係数発生手段から最大値1.0から最小値0.0となる順に小さな値となる順番に供給される係数とを乗算する乗算手段と、
この乗算結果信号にシグマデルタ変調処理を施し1ビットの再シグマデルタ変調信号を出力するシグマデルタ変調手段と、
前記第1の時間反転手段からの信号又は再シグマデルタ変調信号を適宜選択出力する選択手段と、
選択出力信号を時間軸上において後先を反転させて出力する第2の時間反転手段と、を備えたことを特徴とするデジタル信号処理装置が提供される。
また、本発明によれば、コンピュータが実行可能なデジタル信号処理プログラムであって、
コンピュータに、
シグマデルタ変調処理が施された1ビット入力信号を所定時間だけ遅延して出力する遅延処理機能と、
前記1ビット入力信号を2ビット以上の所定数ビットの信号に変調するビット長変調機能と、
この2以上の所定数ビットの信号と係数発生手段から所定時間毎に最小値0.0から最大値1.0となる順に大きな値となる順番に供給される係数とを乗算する乗算機能と、
この乗算機能により出力される乗算結果信号を時間軸上において後先を反転させて出力する第1の時間反転機能と、
この第1の時間反転機能による出力信号にシグマデルタ変調処理を施すシグマデルタ変調機能と、
このシグマデルタ変調機能によって出力される再シグマデルタ変調信号を時間軸上において後先を反転させて出力する第2の時間反転機能と、
前記遅延処理機能による出力信号と前記第2の時間反転機能による反転出力とを切り換え制御して出力させる制御手機能とを、
実現させるためのプログラムであって、
前記第1の時間反転機能、前記シグマデルタ変調機能、および、前記第2の時間反転機能の3機能による信号遅延時間の総和を、遅延処理機能が前記入力信号を遅延させる遅延時間と同一となるようにしことを特徴とするデジタル信号処理プログラムも提供される。
更に、本発明の他の態様によれば、コンピュータが実行可能なデジタル信号処理プログラムであって、
コンピュータに、
シグマデルタ変調処理が施された所定数ビットの入力信号を時間軸上において後先を反転させて出力する第1の時間反転機能と、
この反転信号を2ビット以上の所定数ビットの信号に変調するビット長変調機能と、
この2以上の所定数ビットの信号と係数発生手段から最大値1.0から最小値1.0となる順に小さな値となる順番に供給される係数とを乗算する乗算機能と、
この乗算結果信号にシグマデルタ変調処理を施し1ビットの再シグマデルタ変調信号を出力するシグマデルタ変調機能と、
前記第1の時間反転手段からの信号又は再シグマデルタ変調信号を選択出力する選択機能と、
選択出力信号を時間軸上において後先を反転させて出力する第2の時間反転機能と、を実現させるためのデジタル信号処理プログラムも提供される。
本発明によれば、フェード処理を行う際にノイズを発生させないデジタル信号処理装置実現することが可能になるという効果が得られる。
以下、図面を参照しながら本発明を実施するための最良の形態について説明する。
(構成)
図1は本発明の好適な実施形態であるデジタル信号処理装置100の構成図である。デジタル信号処理装置100は、入力端子1を介して入力された1ビットシグマデルタ変調信号を受け付け、これを所定時間遅延させて出力するディレイ器10を備えている。なお、ディレイ器10から出力される信号Saは、スイッチ3がA側にオンされた場合には出力端子2から出力可能になる一方、スイッチ3がB側にオンされた場合には出力端子2からは出力不能とされている。
また、このデジタル信号処理装置100は、ビット長変調器20、時間反転部30、シグマデルタ変調器40、時間反転部50、係数発生器70、制御部60を備えて構成され、時間反転部50から出力される信号Sbは、スイッチ3がB側にオンされた場合には出力端子2から出力可能になる一方、スイッチ3がA側にオンされた場合には出力端子2から出力不能とされている。制御部60はこのようなスイッチ3のオン、オフ制御機能をも備え、出力端子2からは信号Sa又は信号Sbの何れか一方が出力されるように制御される構成としている。
ビット長変調器20は1ビットの入力信号を16ビットの信号に変調し、また、乗算器5は、この16ビットの信号と係数発生器70から所定の規則にしたがった順番で供給される係数とを乗算するように構成されている。更に、時間反転部30はこの乗算結果信号を時間軸上において後先を反転させて出力してシグマデルタ変調器40に供給するように構成されている。そして、シグマデルタ変調器40は供給された信号に対してシグマデルタ変調処理(再度のシグマデルタ変調)を施し1ビット長のデータとし、次いで時間反転部50が、この1ビットの再シグマデルタ変調信号を時間軸上において後先を反転させて出力する構成とされている。
なお、ディレイ器10での遅延時間は、時間反転部30、シグマデルタ変調器40、および、時間反転部50の3つによる信号遅延時間の総和と同一となるように設定されていて、これによってスイッチ3によるスイッチング制御を行っても両信号Sa、Sbの切り換えが円滑になるように構成されている。
また、係数発生器70は、例えば所定時間Δt毎に最小値「0.0」から順に大きな値を最大値「1.0」まで出力するように制御される。つまり、係数発生器70は、最初は最小値「0」、Δt経過後には最小値「0」よりも所定値大きな値、更にΔt経過後にはこの所定値大きな値よりも更に所定値大きな値を出力し、…、最後に最大値「1.0」を出力する。このように、係数発生器70から出力される係数が除々に大きくなっていくように制御される。なお、係数を順に変更していく場合、その値の変化の仕方が必ずしもリニアリティを保たなくても良い。
なお、シグマデルタ変調器40は、例えば積分器からの信号を1サンプルの遅延器(不図示)を介してフィードバック帰還させるその帰還ループの間に量子化器を設けたもの等で構成される。図4は2次デルタシグマ変調器の構成例であり、200は遅延器、210は乗算器、220は加算器、230は量子化器、Nqはノイズである。このタイプのシグマデルタ変調器40においては、信号伝達関数(STF)の値は「STF=1.0」とするのが好ましい。
(動作)
今、フェードイン処理する場合の動作例を図1、図2を参照して説明する。図2(a)〜図2(f)は図面右に行くほど時間が経過するように描いている。図2(a)に示すように、オリジナルの信号が入力端子1を介して入力されるが、この入力信号はシグマデルタ変調処理が施された1ビット信号とする。更に、フェードイン開始からフードイン終了までをフェードイン区間(時間T)とし、制御部60がこのフェードイン処理の実行を指示したものとする。先ず、制御部60は、シグマデルタ変調器40を構成する各遅延器の値を「0.0」にさせると共に、係数発生器70にフェードイン処理パターンでの係数供給を行うことを指示して処理準備を行う。更に、制御部60はスイッチ3がB側にオンするように制御して、フェード区間においては信号Sbが出力端子2から出力されるようにする。
さて、図2(a)に示される1ビット入力信号が供給されると、ビット長変調器20が1ビット入力信号を16ビット信号に変換し乗算器5に供給される。一方、係数発生器70からは最小値「0.0」から最大値「1.0」となるまで順に大きな値の係数が乗算器5に供給される。そして、乗算器5は、16ビット信号と係数との乗算を行い乗算結果信号を時間反転部30に供給する。図2(b)は、16ビット信号と係数との乗算を行った結果得られる乗算結果信号(「フェイド係数乗算」)の時間変化を示している。次いで、図2(c)に示すように、時間反転部30は乗算結果信号を時間軸上において後先を反転させて出力してシグマデルタ変調器40に供給する(「時間反転」)。
次いで、シグマデルタ変調器40は供給された信号にシグマデルタ変調処理を施し1ビットの再シグマデルタ変調信号とする(図2(d)「再ΣΔ」参照)。そして、図2(e)に示すように、時間反転部50は再度、この再シグマデルタ変調信号を時間軸上において後先を反転させて出力する(「時間反転」)。その結果、図2(f)に示すような1ビット信号Sbがスイッチ3を介して出力端子2から出力される。そして、フェード区間終了タイミングで、制御部60はスイッチ3をA側にオンしてフェードイン処理を終了する。つまり、フェード区間終了後は、ディレイ器10で遅延されたオリジナルの入力信号Saが出力端子2を介して出力される(ダイレクト出力)となる。
上述したように、時間反転部30、シグマデルタ変調器40、および、時間反転部50の3つの信号遅延時間の総和を、ディレイ器10が入力信号を遅延させる遅延時間と同一となる構成とした上で、ビット長変調器20が1ビット入力信号を16ビット信号に変調し、次いで、乗算器5がこの16ビットの信号と係数発生器70からの、最小値「0.0」から最大値「1.0」となるまで順に大きな値となる供給係数とを乗算した乗算信号を、時間反転部30によって時間軸上において後先を反転させて出力し、更に、シグマデルタ変調器40が時間反転部30からの出力信号にシグマデルタ変調処理を施し、時間反転部50が再シグマデルタ変調信号を時間軸上において後先を反転させて出力するので、ノイズ発生を阻止した状態でフェードイン処理を実現することが可能になる。
(他の実施形態)
図3はデジタル信号処理装置101の構成例である。各構成要素において、図1と同じ機能を有するものについては同じ符号を付している。この装置101におけるシグマデルタ変調器40は遅延が無いものを利用しているため、ディレイ器10が不要となる点に特徴がある。なお、係数発生器71からは最大値「1.0」から最小値「0.0」となるまで順に小さな係数の供給を行うようにしている。
まず、制御部61がフェードイン処理の実行を指示したものとする。制御部61は、シグマデルタ変調器40を構成する各遅延器の値を「0.0」にさせると共に、係数発生器71にフェードイン処理パターンでの係数供給を行うことを指示して処理準備を行う。更に、制御部61はスイッチ3がB側にオンするように制御して、フェード区間においては信号Sbが選択されて時間反転部50に供給される。
さて、1ビット入力信号が供給されると、時間反転部30がこの入力信号を反転し、ビット長変調器20がこの反転された1ビット信号を16ビット信号に変換しこれを乗算器5に供給する。また、係数発生器71からは最大値「1.0」から最小値「0.0」となるまで順に小さな値の係数が乗算器5に供給される。乗算器5は、16ビット信号と供給される係数との乗算を行った乗算結果信号をシグマデルタ変調器40に供給する。シグマデルタ変調器40は供給された信号にシグマデルタ変調処理を施し1ビットの再シグマデルタ変調信号(Sb)としてスイッチ3に供給する。供給された再シグマデルタ変調信号(Sb)は、時間反転部50によって時間軸上において後先を反転され出力端子2を介して出力される。なお、フェード区間終了後はオリジナルの入力信号を時間反転部30が時間反転した信号Saが選択され(即ちスイッチ3がAオン制御され)、更に、時間反転部50によってこの信号Saを時間軸上において後先を反転されて出力端子2を介して出力させる。
このように、時間反転部30はシグマデルタ変調処理が施された1ビットの入力信号を時間軸上において後先を反転させて出力し、ビット長変換器20はこの反転信号を16ビット信号とする。更に、乗算器5はこの16ビットの信号と係数発生器71から供給される係数とを用いた乗算い、この乗算結果信号はシグマデルタ変調器40によってシグマデルタ変調処理を施されて再シグマデルタ信号となる。そして、スイッチ3がB側にオン制御され、時間反転部50が再シグマデルタ変調信号を再反転させて出力端子2から出力するので、ノイズ発生を阻止した状態でフェードイン処理を実現することが可能になる。
なお、この装置101に用いるシグマデルタ変調器40も、信号伝達関数(STF)を1.0としたものを採用するのが好ましい。また、本発明はフェード処理には限られず、再シグマデルタ変調信号からオリジナル信号への切り換え必要な総ての処理に応用可能である。また、本発明によれば、入力信号やシグマデルタ変調器40内の量子化自体も特に1ビット信号でなくても良く、2ビット、3ビット等の切り換えノイズが発生しやすい低ビット長信号に対しても効果がある。
なお、以上のような処理は、例えば、CPUがROMに記憶されたプログラムを実行することにより実現することが可能である。即ち、PC等のコンピュータシステムでプログラムを実行させることによっても本発明に係る処理を実現することが可能である。この場合にはHD(ハードディスク)に格納しておいた1ビット信号の内でフェード処理区間に対応する信号を読み出して、図2で示した一連の処理を実行する構成とすれば良い。
以上説明してきたように、本発明は、オーディオ信号のフェード処理を行う際にノイズを発生させないような装置、プログラムを提供することができる。
デジタル信号処理装置100の構成図である。 デジタル信号処理装置100の動作の説明図である。 デジタル信号処理装置101の構成図である。 2次デジタルシグマデルタ変調器の構成図である。
符号の説明
1 入力端子
2 出力端子
5 乗算器
10 ディレイ器
20 ビット長変調器
30 時間反転部
40 シグマデルタ変調器
50 時間反転部
60 制御部
61 制御部
70 係数発生器
71 係数発生器
100 デジタル信号処理装置
101 デジタル信号処理装置

Claims (2)

  1. シグマデルタ変調処理が施された1ビット入力信号を所定時間だけ遅延して出力する遅延処理手段と、
    前記1ビット入力信号を2ビット以上の所定数ビットの信号に変調するビット長変調手段と、
    この2以上の所定数ビットの信号と係数発生手段から所定時間毎に最小値0.0から最大値1.0となる順に大きな値となる順番に供給される係数とを乗算する乗算手段と、
    この乗算手段から出力される乗算結果信号を時間軸上において後先を反転させて出力する第1の時間反転手段と、
    この第1の時間反転手段からの出力信号にシグマデルタ変調処理を施すシグマデルタ変調手段と、
    このシグマデルタ変調手段から出力される再シグマデルタ変調信号を時間軸上において後先を反転させて出力する第2の時間反転手段と、
    前記遅延処理手段からの出力信号と前記第2の時間反転手段からの反転出力とを切り換え制御して出力させる制御手段とを備え、更に、
    前記第1の時間反転手段、前記シグマデルタ変調手段、および、前記第2の時間反転手段の3手段による信号遅延時間の総和を、前記遅延処理手段が前記入力信号を遅延させる遅延時間と同一となるように構成されたことを特徴とするデジタル信号処理装置。
  2. シグマデルタ変調処理が施されたビットの入力信号を時間軸上において後先を反転させて出力する第1の時間反転手段と、
    この反転信号を2ビット以上の所定数ビットの信号に変調するビット長変調手段と、
    この2以上の所定数ビットの信号と係数発生手段から最大値1.0から最小値0.0となる順に小さな値となる順番に供給される係数とを乗算する乗算手段と、
    この乗算結果信号にシグマデルタ変調処理を施し1ビットの再シグマデルタ変調信号を出力するシグマデルタ変調手段と、
    前記第1の時間反転手段からの信号又は再シグマデルタ変調信号を適宜選択出力する選択手段と、
    選択出力信号を時間軸上において後先を反転させて出力する第2の時間反転手段と、を備えたことを特徴とするデジタル信号処理装置。
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