JP2017123635A - 音声処理装置 - Google Patents

Abstract

【課題】簡易な構成で、ＰＣＭデータとＤＳＤデータとの切り替わり時に、ノイズが発生することを防止することである。
【解決手段】ＡＶレシーバー１は、ＤＡＣ４からの出力をミュートするミュート回路５と、デジタル音声信号がゼロデータであることを検出し、検出信号を供給する検出回路６と、ＰＣＭデータからＤＳＤデータへの切り替わり時、ＤＡＣ４がＰＣＭデータをアナログ音声信号に変換するＰＣＭモードから、ＤＡＣ４がＤＳＤデータをアナログ音声信号に変換するＤＳＤモードに、ＤＡＣ４を切り替える前に、制御信号を供給するマイクロコンピューター２と、検出回路５からの検出信号と、マイクロコンピューター２からの制御信号と、が供給される場合に、ミュート回路５を動作させるＡＮＤ回路７と、を備える。
【選択図】図１

Description

本発明は、デジタル音声信号に音声信号処理を行う音声処理装置に関する。

音声処理装置が音声信号処理を行うデジタル音声信号は、従来、サンプリング周波数４４．１ｋＨｚ、量子ビット数１６ビットのＰＣＭ（Pulse Code Module）データ（第１デジタル音声信号）が主流であった。近年、デジタルオーディオデータとして、サンプリング周波数２．８２２４ＭＨｚ（＝４４．１ｋＨｚ×６４）、１ビットのＤＳＤ（Direct Stream Digital）データ（第２デジタル音声信号）が登場した。

"ＤＡコンバーター「MY-D3000」による、DoP方式-DSDネイティブＤＡ変換のやり方について"、[online]、2013年6月11日、有限会社グラストーン、[2015年12月1日検索]、インターネット〈URL：http://www.glasstone.co.jp/myd3000_dsd.htm〉

音声処理装置において、ＰＣＭデータ、ＤＳＤデータ双方をＤ／Ａ変換可能なＤ／Ａコンバーターを使用する場合、ＰＣＭデータからＤＳＤデータへの切り替わり時に、ノイズが発生する。ＰＣＭデータの場合、ミュートはゼロデータ（信号がローレベル）である。しかし、ＤＳＤデータの場合、ゼロデータをＤ／Ａコンバーターに入力し続けると、マイナス側にフルスケールの最大レベルとなる。ＰＣＭデータからＤＳＤデータへの切り替わり時に、Ｄ／Ａコンバーターに入力される信号がＰＣＭデータ、Ｄ／ＡコンバーターがＤＳＤデータをＤ／Ａ変換するＤＳＤモードの瞬間が存在する。このため、Ｄ／Ａコンバーターからフルスケールでアナログ音声信号が出力され、ノイズが発生する。

また、ＤＳＤデータからＰＣＭデータへの切り替わり時にも、ノイズが発生する。ＤＳＤデータのミュート信号は、ゼロデータではなく、例えば、「０１１０１００１」という信号である。このため、Ｄ／ＡコンバーターにＤＳＤデータのミュート信号が入力されている状態で、Ｄ／ＡコンバーターをＰＣＭモードに切り替えると、ノイズが発生する。

なお、非特許文献１では、ＤＳＤデータからＰＣＭデータへの切り替わり時のノイズの発生を防止するため、Ｄ／Ａコンバーターに、ＤＳＤデータの０Ｖ相当信号（２進数：０１１０１００１）を出力することが記載されている。しかしながら、非特許文献１では、ＤＳＤデータの０Ｖ相当信号をＤ／Ａコンバーターに出力するという処理が追加されており、処理が煩雑になっているという問題がある。

本発明の目的は、簡易な構成で、第１デジタル音声信号と第２デジタル音声信号との切り替わり時に、ノイズが発生することを防止することである。

第１の発明の音声処理装置は、第１デジタル音声信号と、前記第１デジタル音声信号とデータ形式が異なる第２デジタル音声信号と、をアナログ音声信号に変換するＤ／Ａコンバーターと、前記Ｄ／Ａコンバーターからの出力をミュートするミュート部と、デジタル音声信号がゼロ信号であることを検出し、検出信号を供給する検出部と、前記第１デジタル音声信号から前記第２デジタル音声信号への切り替わり時、前記Ｄ／Ａコンバーターが前記第１デジタル音声信号を前記アナログ音声信号に変換する第１モードから、前記Ｄ／Ａコンバーターが前記第２デジタル音声信号を前記アナログ音声信号に変換する第２モードに、前記Ｄ／Ａコンバーターを切り替える前に、制御信号を供給する制御部と、前記検出部からの前記検出信号と、前記制御部からの前記制御信号と、が供給される場合に、前記ミュート部を動作させるミュート制御部と、を備えることを特徴とする。

本発明では、検出部は、デジタル音声信号がゼロ信号であることを検出し、検出信号を供給する。また、制御部は、第１デジタル音声信号から第２デジタル音声信号への切り替わり時、Ｄ／Ａコンバーターが第１デジタル音声信号をアナログ音声信号に変換する第１モードから、Ｄ／Ａコンバーターが第２デジタル音声信号をアナログ音声信号に変換する第２モードに、Ｄ／Ａコンバーターを切り替える前に、制御信号を供給する。また、ミュート制御部は、検出部からの検出信号と、制御部からの制御信号と、が供給される場合に、ミュート部を動作させる。これにより、第１デジタル音声信号から第２デジタル音声信号への切り替わり時に、Ｄ／Ａコンバーターが第２モードであっても、Ｄ／Ａコンバーターの出力をミュートし、ノイズが発生することを防止することができる。また、検出部が、ミュート制御部に検出信号を供給し、ミュート制御部が、ミュート部を動作させるため、制御部を経由することなく、Ｄ／Ａコンバーターの出力を即座にミュートすることができる。

このように、本発明によれば、従来の音声処理装置に備えられているＤ／Ａコンバーター、ミュート部、制御部の他に、検出部と、ミュート制御部と、を追加するのみの簡易な構成で、第１デジタル音声信号から第２デジタル音声信号への切り替わり時に、ノイズが発生することを防止することができる。

第２の発明の音声処理装置は、第１デジタル音声信号と、前記第１デジタル音声信号とデータ形式が異なる第２デジタル音声信号と、をアナログ音声信号に変換するＤ／Ａコンバーターと、前記Ｄ／Ａコンバーターからの出力をミュートするミュート部と、デジタル音声信号がゼロ信号であることを検出し、検出信号を供給する検出部と、前記第２デジタル音声信号から前記第１デジタル音声信号への切り替わり時、前記検出信号が供給される場合に、制御信号を供給した後、前記Ｄ／Ａコンバーターが前記第２デジタル音声信号を前記アナログ音声信号に変換する第２モードから、前記Ｄ／Ａコンバーターが前記第１デジタル音声信号を前記アナログ音声信号に変換する第１モードに、前記Ｄ／Ａコンバーターを切り替える制御部と、前記検出部からの前記検出信号と、前記制御部からの前記制御信号と、が供給される場合に、前記ミュート部を動作させるミュート制御部と、を備えることを特徴とする。

本発明では、検出部は、デジタル音声信号がゼロ信号であることを検出し、検出信号を供給する。また、制御部は、第２デジタル音声信号から第１デジタル音声信号への切り替わり時、検出信号が供給される場合に、制御信号を供給する。その後、制御部は、Ｄ／Ａコンバーターが第２デジタル音声信号をアナログ音声信号に変換する第２モードから、Ｄ／Ａコンバーターが第１デジタル音声信号をアナログ音声信号に変換する第１モードに、Ｄ／Ａコンバーターを切り替える。また、ミュート制御部は、検出部からの検出信号と、制御部からの制御信号と、が供給される場合に、ミュート部を動作させる。このように、第２デジタル音声信号から第１デジタル音声信号への切り替わり時に、デジタル音声信号が、第２デジタル音声信号のミュート信号から、第１デジタル音声信号のゼロ信号に変化したことを検出し、Ｄ／Ａコンバーターを第２モードから第１モードに切り替えるため、ノイズが発生することを防止することができる。

このように、本発明によれば、従来の音声処理装置に備えられているＤ／Ａコンバーター、ミュート部、制御部の他に、検出部と、ミュート制御部と、を追加するのみの簡易な構成で、第２デジタル音声信号から第１デジタル音声信号への切り替わり時に、ノイズが発生することを防止することができる。

第３の発明の音声処理装置は、第１又は第２の発明の音声処理装置において、前記検出部は、前記検出信号として、ハイレベルの信号を供給し、前記制御部は、前記制御信号として、ハイレベルの信号を供給し、前記ミュート制御部は、前記検出部から供給される信号と、前記制御部から供給される信号と、の論理積を演算するＡＮＤ部であり、前記ミュート部は、前記ミュート制御部からハイレベルの信号が供給されることにより、前記Ｄ／Ａコンバーターからの出力をミュートすることを特徴とする。

本発明では、ミュート制御部は、検出部から供給される信号と、制御部から供給される信号と、の論理積を演算するＡＮＤ部である。このため、ハイレベルの信号である検出信号と、ハイレベルの信号である制御信号と、が供給された場合に、ミュート制御部は、ハイレベルの信号を供給する。ミュート部は、ミュート制御部からハイレベルの信号が供給されることにより、Ｄ／Ａコンバーターからの出力をミュートする。このように、本発明によれば、ＡＮＤ部を用いた簡易な回路構成で、第１デジタル音声信号と第２デジタル音声信号との切り替わり時に、ノイズが発生することを防止することができる。

第４の発明の音声処理装置は、第１又は第２の発明の音声処理装置において、前記検出部は、前記検出信号として、ハイレベルの信号を供給し、前記制御部は、前記制御信号として、ハイレベルの信号を供給し、前記ミュート制御部は、前記検出部から供給される信号と、前記制御部から供給される信号と、が入力されるスリーステートバッファであり、前記ミュート部は、前記ミュート制御部からハイレベルの信号が供給されることにより、前記Ｄ／Ａコンバーターからの出力をミュートすることを特徴とする。

本発明では、ミュート制御部は、検出部から供給される信号と、制御部から供給される信号と、が入力されるスリーステートバッファである。このため、ハイレベルの信号である検出信号と、ハイレベルの信号である制御信号と、が供給された場合、ミュート制御部は、ハイレベルの信号を供給する。ミュート部は、ミュート制御部からハイレベルの信号が供給されることにより、Ｄ／Ａコンバーターからの出力をミュートする。このように、本発明によれば、スリーステートバッファを用いた簡易な回路構成で、第１デジタル音声信号と第２デジタル音声信号との切り替わり時に、ノイズが発生することを防止することができる。

第５の発明の音声処理装置は、第１〜第４の発明のいずれかの音声処理装置において、前記検出部は、ベースに、前記デジタル音声信号が入力され、コレクタが、抵抗を介して、電源に接続され、エミッタが、接地電位に接続された、ｎｐｎ型のバイポーラトランジスタを有し、出力が、前記抵抗と前記バイポーラトランジスタのコレクタとの間であることを特徴とする。

本発明では、検出部を構成するｎｐｎ型のバイポーラトランジスタは、ベースに、デジタル音声信号が入力される。また、バイポーラトランジスタは、コレクタが、抵抗を介して、電源に接続されている。また、バイポーラトランジスタは、エミッタが、接地電位に接続されている。また、検出部は、出力が、抵抗とバイポーラトランジスタのコレクタとの間である。

従って、デジタル音声信号がゼロ信号である場合、バイポーラトランジスタは、ベースにローレベルの信号が入力されることにより、オフの状態となる。このため、検出部は、検出信号として、出力からハイレベルの信号を供給する。このように、本発明によれば、バイポーラトランジスタを用いた簡易な構成の検出部により、デジタル音声信号がゼロ信号であることを検出することができる。

第６の発明の音声処理装置は、第１の発明の音声処理装置において、前記制御部は、前記制御信号を供給した後、前記Ｄ／Ａコンバーターを、前記第１モードから前記第２モードに切り替えることを特徴とする。

第７の発明の音声処理装置は、第１〜第６の発明のいずれかの音声処理装置において、前記第１デジタル音声信号は、ＰＣＭデータであり、前記第２デジタル音声信号は、ＤＳＤデータであることを特徴とする。

本発明では、検出部は、デジタル音声信号がゼロ信号であることを検出し、検出信号を供給する。また、制御部は、第１デジタル音声信号から第２デジタル音声信号への切り替わり時、Ｄ／ＡコンバーターがＰＣＭデータをアナログ音声信号に変換する第１モードから、Ｄ／ＡコンバーターがＤＳＤデータをアナログ音声に変換する第２モードに切り替える前に、制御信号を供給する。また、ミュート制御部は、検出部からの検出信号と、制御部からの制御信号と、が供給される場合に、ミュート部を動作させる。これにより、ＰＣＭデータからＤＳＤデータへの切り替わり時に、Ｄ／Ａコンバーターが第２モードであっても、Ｄ／Ａコンバーターの出力をミュートし、ノイズが発生することを防止することができる。

このように、本発明によれば、従来の音声処理装置に備えられているＤ／Ａコンバーター、ミュート部、制御部の他に、検出部と、ミュート制御部と、を追加するのみの簡易な構成で、ＰＣＭデータからＤＳＤデータへの切り替わり時に、ノイズが発生することを防止することができる。

また、本発明では、検出部は、デジタル音声信号がゼロ信号であることを検出し、検出信号を供給する。また、制御部は、ＤＳＤデータからＰＣＭデータへの切り替わり時、検出信号が供給される場合に、制御信号を供給する。その後、制御部は、Ｄ／ＡコンバーターがＤＳＤデータをアナログ音声信号に変換する第２モードから、Ｄ／ＡコンバーターがＰＣＭデータをアナログ音声信号に変換する第１モードに、Ｄ／Ａコンバーターを切り替える。また、ミュート制御部は、検出部からの検出信号と、制御部からの制御信号と、が供給される場合に、ミュート部を動作させる。このように、ＤＳＤデータからＰＣＭデータへの切り替わり時に、デジタル音声信号が、ＤＳＤデータのミュート信号から、ＰＣＭデータのゼロ信号に変化したことを検出し、Ｄ／Ａコンバーターを第２モードから第１モードに切り替えるため、ノイズが発生することを防止することができる。

このように、本発明によれば、従来の音声処理装置に備えられているＤ／Ａコンバーター、ミュート部、制御部の他に、検出部と、ミュート制御部と、を追加するのみの簡易な構成で、ＤＳＤデータからＰＣＭデータへの切り替わり時に、ノイズが発生することを防止することができる。

本発明によれば、簡易な構成で、第１デジタル音声信号と第２デジタル音声信号との切り替わり時に、ノイズが発生することを防止することができる。

本発明の第１実施形態に係るＡＶレシーバーの構成を示すブロック図である。 検出回路の回路構成を示す図である。 ＡＮＤ回路への入力信号と、ＡＮＤ回路からの出力信号と、の論理を示す図である。 ＰＣＭデータからＤＳＤデータへの切り替わり時の、ＡＮＤ回路への入力信号、ＡＮＤ回路からの出力信号等の遷移を示す図である。 本発明の第２実施形態に係るＡＶレシーバーの構成を示すブロック図である。 ＤＳＤデータからＰＣＭデータへの切り替わり時の、ＡＮＤ回路への入力信号、ＡＮＤ回路からの出力信号等の遷移を示す図である。 変形例に係るＡＶレシーバーの構成を示すブロック図である。 本発明の第３実施形態に係るＡＶレシーバーの構成を示すブロック図である。 本発明の第４実施形態に係るＡＶレシーバーの構成を示すブロック図である。

以下、本発明の実施形態について説明する。

（第１実施形態）
図１は、本発明の実施形態に係るＡＶレシーバーの構成を示すブロック図である。図１に示すように、ＡＶレシーバー１（音声処理装置）は、マイクロコンピューター２、ＤＳＰ（Digital Signal Processor）３、Ｄ／Ａコンバーター（以下、「ＤＡＣ」という。）４、ミュート回路５、検出回路６、ＡＮＤ回路７、を備える。マイクロコンピューター２（制御部）は、ＡＶレシーバー１を構成する各部を制御する。ＤＳＰ３は、デジタル音声信号に、音場処理、イコライザー処理等のデジタル信号処理を行う。

ＤＡＣ４は、ＤＳＰ３から出力されるデジタル音声信号を、アナログ音声信号にＤ／Ａ変換する。ＤＡＣ４は、ＰＣＭデータ（第１デジタル音声信号）と、ＰＣＭデータとデータ形式が異なるＤＳＤデータ（第２デジタル音声信号）と、をアナログ音声信号にＤ／Ａ変換する。ＤＡＣ４は、ＰＣＭデータをアナログ音声信号に変換するＰＣＭモード（第１モード）と、ＤＳＤデータをアナログ音声信号に変換するＤＳＤモード（第２モード）と、を有する。マイクロコンピューター２は、ＤＡＣ４のモードを制御する。

ミュート回路５（ミュート部）は、ＤＡＣ４からの出力をミュートする。ミュート回路５には、ＡＮＤ回路７からの信号が供給される。ミュート回路５は、ＡＮＤ回路７からハイレベルの信号が供給されることにより、オンの状態となる。従って、ミュート回路５は、ＤＡＣ４からの出力をミュートする。ミュート回路５は、ＡＮＤ回路７からローレベルの信号が供給されることにより、オフの状態となる。従って、ミュート回路５は、ＤＡＣ４からの出力をミュートしない。

検出回路６（検出部）は、デジタル音声信号がゼロデータ（ゼロ信号）であることを検出し、検出信号を供給する。図２は、検出回路６の回路構成を示す図である。図２に示すように、検出回路６は、バイポーラトランジスタＱ１を有する。バイポーラトランジスタＱ１は、ｎｐｎ型、すなわち、ベースの電圧が、エミッタの電圧に対して、ハイレベルの電位でオンの状態となるバイポーラトランジスタである。バイポーラトランジスタＱ１は、ベースに、デジタル音声信号（ＰＣＭデータ、ＤＳＤデータ）が入力される。また、バイポーラトランジスタＱ１は、コレクタが、抵抗Ｒ１を介して、電源ＶＣＣに接続されている。また、バイポーラトランジスタＱ１は、エミッタが、接地電位に接続されている。また、検出回路６は、出力が、抵抗Ｒ１とバイポーラトランジスタＱ１のコレクタとの間である。また、バイポーラトランジスタＱ１は、ベースとエミッタとの間に、抵抗Ｒ２（エミッタ抵抗）が接続されている。また、バイポーラトランジスタＱ１は、ベースに、抵抗Ｒ３（ベース抵抗）、コンデンサＣ１が接続されている。また、コンデンサＣ２の一端が、検出回路６の出力に接続されている。また、コンデンサＣ２の他端が、接地電位に接続されている。

デジタル音声信号がゼロデータである場合、バイポーラトランジスタＱ１は、ベースにローレベルの信号が入力されることにより、オフの状態となる。このため、検出回路６は、検出信号として、出力からハイレベルの信号を供給する。また、デジタル音声信号がゼロデータでない場合、すなわち、データがある場合（ＰＣＭ音楽信号、又は、ＤＳＤ音楽信号）、バイポーラトランジスタＱ１は、ベースにハイレベルの信号が入力されることにより、オンの状態となる。このため、検出回路６は、出力からローレベルの信号を供給する。

ＡＮＤ回路７（ミュート制御部、ＡＮＤ部）は、ミュート回路５を制御する。具体的には、ＡＮＤ回路７は、検出回路６からの検出信号と、マイクロコンピューター２からの制御信号と、が供給される場合に、ミュート回路５を動作させる。ここで、マイクロコンピューター２は、ＰＣＭデータからＤＳＤデータの切り替わり時、ＤＡＣ４をＰＣＭモードからＤＳＤモードに切り替える前に、制御信号として、ハイレベルの信号を供給する。

ＡＮＤ回路７の一方の入力端子（図１のＡ）は、検出回路６に接続されている。従って、検出回路６からの信号は、ＡＮＤ回路７の一方の入力端子（図１のＡ）に供給される。また、ＡＮＤ回路７の他方の入力端子（図１のＢ）は、マイクロコンピューター２に接続されている。従って、マイクロコンピューター２からの信号は、ＡＮＤ回路７の他方の入力端子（図１のＢ）に供給される。ＡＮＤ回路７の出力端子（図１のＹ）は、ミュート回路５に接続されている。従って、ＡＮＤ回路７からの信号は、ミュート回路５に供給される。ＡＮＤ回路７は、検出回路６から供給される信号と、マイクロコンピューター２から供給される信号と、の論理積を演算する。ＡＮＤ回路７が論理演算を行った信号は、ミュート回路５に供給される。

図３は、ＡＮＤ回路７への入力信号と、ＡＮＤ回路７からの出力信号と、の論理を示す図である。検出回路６からの信号がローレベル（Ｌ）であり、且つ、マイクロコンピューター２からの信号がローレベル（Ｌ）である場合、ＡＮＤ回路７は、ミュート回路５にローレベル（Ｌ）の信号を供給する。また、検出回路６からの信号がローレベル（Ｌ）であり、且つ、マイクロコンピューター２からの信号がハイレベル（Ｈ）である場合、ＡＮＤ回路７は、ミュート回路５にローレベルの信号を供給する。また、検出回路６からの信号がハイレベル（Ｈ）であり、且つ、マイクロコンピューター２からの信号がローレベル（Ｌ）である場合、ＡＮＤ回路７は、ミュート回路５にローレベルの信号を供給する。また、検出回路６からの信号がハイレベル（Ｈ、検出信号）であり、且つ、マイクロコンピューター２からの信号がハイレベル（Ｈ、制御信号）である場合、ＡＮＤ回路７は、ミュート回路５にハイレベルの信号を供給する。

図４は、ＰＣＭデータからＤＳＤデータへの切り替わり時の、ＡＮＤ回路７への入力信号、ＡＮＤ回路７からの出力信号等の遷移を示す図である。

１．ＰＣＭデータが、ＰＣＭ音楽信号であるとき、ＡＮＤ回路７の一方の入力端子（Ａ）には、ローレベル（Ｌ）の信号が入力される。また、マイクロコンピューター２は、ＡＮＤ回路７の他方の入力端子（Ｂ）に、ローレベル（Ｌ）の信号を出力している。従って、ＡＮＤ回路７からミュート回路５に（Ｙ）、ローレベル（Ｌ）の信号が供給される。また、マイクロコンピューター２は、ＤＡＣ４を、ＰＣＭモードに制御している。このため、ミュート回路５は、オフの状態であり、ＤＡＣ４は、通常出力状態である。

２．ＰＣＭデータが、ゼロデータになると、ＡＮＤ回路７の一方の入力端子（Ａ）には、ハイレベル（Ｈ）の信号が入力される。また、マイクロコンピューター２は、ＡＮＤ回路７の他方の入力端子（Ｂ）に、ローレベル（Ｌ）の信号を出力している。従って、ＡＮＤ回路７からミュート回路５に（Ｙ）、ローレベル（Ｌ）の信号が供給される。また、マイクロコンピューター２は、ＤＡＣ４を、ＰＣＭモードに制御している。このため、ミュート回路５は、オフの状態であり、ＤＡＣ４は、ＰＣＭデータのゼロデータが入力されることにより、無音出力状態である。

３．ＰＣＭデータが、ゼロデータであるとき、ＡＮＤ回路７の一方の入力端子（Ａ）には、ハイレベル（Ｈ）の信号（検出信号）が入力される。また、マイクロコンピューター２は、ＡＮＤ回路７の他方の入力端子（Ｂ）に、ハイレベル（Ｈ）の信号（制御信号）を出力する。従って、ＡＮＤ回路７からミュート回路５に（Ｙ）、ハイレベル（Ｈ）の信号が供給される。また、マイクロコンピューター２は、ＤＡＣ４を、ＰＣＭモードに制御している。このため、ミュート回路５は、オンの状態であり、ＤＡＣ４からの出力をミュートする。

４．ＰＣＭデータが、ゼロデータであるとき、ＡＮＤ回路７の一方の入力端子（Ａ）には、ハイレベル（Ｈ）の信号（検出信号）が入力される。また、マイクロコンピューター２は、ＡＮＤ回路７の他方の入力端子（Ｂ）に、ハイレベル（Ｈ）の信号（制御信号）を出力する。従って、ＡＮＤ回路７からミュート回路５に（Ｙ）、ハイレベル（Ｈ）の信号が供給される。また、マイクロコンピューター２は、ＤＡＣ４を、ＤＳＤモードに切り替える。このため、ミュート回路５は、オンの状態であり、ＤＡＣ４からの出力をミュートする。これにより、ＤＳＤモードのＤＡＣ４にゼロデータが入力されても、ＤＡＣ４からの出力は、ミュートされているため、ノイズが発生することはない。

５．ＤＳＤデータのミュート信号になると、ＡＮＤ回路７の一方の入力端子（Ａ）には、ローレベル（Ｌ）の信号が入力される。ＤＳＤデータのミュート信号には、ハイレベルの信号が含まれるからである。また、マイクロコンピューター２は、ＡＮＤ回路７の他方の入力端子（Ｂ）に、ハイレベル（Ｈ）の信号を出力する。従って、ＡＮＤ回路７からミュート回路５に（Ｙ）、ローレベル（Ｌ）の信号が供給される。また、マイクロコンピューター２は、ＤＡＣ４を、ＤＳＤモードに制御している。このため、ミュート回路５は、オフの状態であり、ＤＡＣ４は、ＤＳＤデータのミュート信号が入力されることにより、無音出力状態である。

６．ＤＳＤデータが、ＤＳＤ音楽信号となると、ＡＮＤ回路７の一方の入力端子（Ａ）には、ローレベル（Ｌ）の信号が入力される。また、マイクロコンピューター２は、ＡＮＤ回路７の他方の入力端子（Ｂ）に、ハイレベル（Ｈ）の信号を出力する。従って、ＡＮＤ回路７からミュート回路５に（Ｙ）、ローレベル（Ｌ）の信号が供給される。また、マイクロコンピューター２は、ＤＡＣ４を、ＤＳＤモードに制御している。このため、ミュート回路５は、オフの状態であり、ＤＡＣ４は、通常出力状態である。

以上説明したように、本実施形態では、検出回路６は、デジタル音声信号がゼロデータであることを検出し、検出信号を供給する。また、マイクロコンピューター２は、ＰＣＭデータからＤＳＤデータへの切り替わり時、ＤＡＣ４がＰＣＭデータをアナログ音声信号に変換するＰＣＭモードから、ＤＡＣ４がＤＳＤデータをアナログ音声に変換するＤＳＤモードに、ＤＡＣ４を切り替える前に、制御信号を供給する。また、ＡＮＤ回路７は、検出回路６からの検出信号と、マイクロコンピューター２からの制御信号と、が供給される場合に、ミュート回路５を動作させる。これにより、ＰＣＭデータからＤＳＤデータへの切り替わり時に、ＤＡＣ４がＤＳＤモードであっても、ＤＡＣ４の出力をミュートし、ノイズが発生することを防止することができる。また、検出回路６が、ＡＮＤ回路７に検出信号を供給し、ＡＮＤ回路７が、ミュート回路５を動作させるため、マイクロコンピューター２を経由することなく、ＤＡＣ４の出力を即座にミュートすることができる。

このように、本実施形態によれば、従来のＡＶレシーバーに備えられているＤＡＣ４、ミュート回路５、マイクロコンピューター２の他に、検出回路６と、ＡＮＤ回路７と、を追加するのみの簡易な構成で、ＰＣＭデータからＤＳＤデータへの切り替わり時に、ノイズが発生することを防止することができる。

（第２実施形態）
図５は、本発明の実施形態に係るＡＶレシーバーの構成を示すブロック図である。第２実施形態に係るＡＶレシーバー１０１は、第１実施形態に係るＡＶレシーバー１と比べて、検出回路６からの検出信号が、マイクロコンピューター２にも供給される点が相違する。検出回路６は、マイクロコンピューター２に接続されている。

図６は、ＤＳＤデータからＰＣＭデータへの切り替わり時の、ＡＮＤ回路７への入力信号、ＡＮＤ回路７からの出力信号等の遷移を示す図である。

１．ＤＳＤデータが、ＤＳＤ音楽信号であるとき、ＡＮＤ回路７の一方の入力端子（Ａ）には、ローレベル（Ｌ）の信号が入力される。また、マイクロコンピューター２にも、ローレベル（Ｌ）の信号が入力される。また、マイクロコンピューター２は、ＡＮＤ回路７の他方の入力端子（Ｂ）に、ハイレベル（Ｈ）の信号を出力している。従って、ＡＮＤ回路７からミュート回路５に（Ｙ）、ローレベル（Ｌ）の信号が供給される。また、マイクロコンピューター２は、ＤＡＣ４を、ＤＳＤモードに制御している。このため、ミュート回路５は、オフの状態であり、ＤＡＣ４は、通常出力状態である。

２．ＤＳＤデータが、ミュート信号になると、ＡＮＤ回路７の一方の入力端子（Ａ）には、ローレベル（Ｌ）の信号が入力される。ＤＳＤデータのミュート信号には、ハイレベルの信号が含まれるからである。また、マイクロコンピューター２にも、ローレベル（Ｌ）の信号が入力される。また、マイクロコンピューター２は、ＡＮＤ回路７の他方の入力端子（Ｂ）に、ハイレベル（Ｈ）の信号を出力している。従って、ＡＮＤ回路７からミュート回路５に（Ｙ）、ローレベル（Ｌ）の信号が供給される。また、マイクロコンピューター２は、ＤＡＣ４を、ＤＳＤモードに制御している。このため、ミュート回路５は、オフの状態であり、ＤＡＣ４は、ＤＳＤデータのミュート信号が入力されることにより、無音出力状態である。

３．ＰＣＭデータのゼロデータになると、ＡＮＤ回路７の一方の入力端子（Ａ）には、ハイレベル（Ｈ）の信号（検出信号）が入力される。また、マイクロコンピューター２にも、ハイレベル（Ｈ）の信号（検出信号）が入力される。また、マイクロコンピューター２は、ＡＮＤ回路７の他方の入力端子（Ｂ）に、ハイレベル（Ｈ）の信号（制御信号）を出力する。従って、ＡＮＤ回路７からミュート回路５に（Ｙ）、ハイレベル（Ｈ）の信号が供給される。また、マイクロコンピューター２は、ＤＡＣ４を、ＤＳＤモードに制御している。このため、ミュート回路５は、オンの状態であり、ＤＡＣ４からの出力をミュートする。これにより、ＤＳＤモードのＤＡＣ４にゼロデータが入力されても、ＤＡＣ４からの出力は、ミュートされているため、ノイズが発生することはない。

４．ＰＣＭデータが、ゼロデータであるとき、ＡＮＤ回路７の一方の入力端子（Ａ）には、ハイレベル（Ｈ）の信号（検出信号）が入力される。また、マイクロコンピューター２にも、ハイレベル（Ｈ）の信号（検出信号）が入力される。また、マイクロコンピューター２は、ＡＮＤ回路７の他方の入力端子（Ｂ）に、ハイレベル（Ｈ）の信号（制御信号）を出力する。従って、ＡＮＤ回路７からミュート回路５に（Ｙ）、ハイレベル（Ｈ）の信号が供給される。また、マイクロコンピューター２は、ＤＡＣ４を、ＰＣＭモードに切り替える。このため、ミュート回路５は、オンの状態であり、ＤＡＣ４からの出力をミュートする。ここで、マイクロコンピューター２は、検出回路６からの検出信号により、ＤＳＤデータのミュート信号から、ＰＣＭデータのゼロデータに変化したことがわかる。そして、マイクロコンピューター２は、検出信号が供給された後、ＤＡＣ４を、ＤＳＤモードからＰＣＭデータに切り替える。

５．ＰＣＭデータが、ゼロデータであるとき、ＡＮＤ回路７の一方の入力端子（Ａ）には、ハイレベル（Ｈ）の信号（検出信号）が入力される。また、マイクロコンピューター２にも、ハイレベル（Ｈ）の信号（検出信号）が入力される。また、マイクロコンピューター２は、ＡＮＤ回路７の他方の入力端子（Ｂ）に、ローレベル（Ｌ）の信号を出力する。従って、ＡＮＤ回路７からミュート回路５に（Ｙ）、ローレベル（Ｌ）の信号が供給される。また、マイクロコンピューター２は、ＤＡＣ４を、ＰＣＭモードに制御している。このため、ミュート回路５は、オフの状態であり、ＤＡＣ４は、ＰＣＭデータのゼロデータが入力されることにより、無音出力状態である。

６．ＰＣＭデータが、ＰＣＭ音楽信号となると、ＡＮＤ回路７の一方の入力端子（Ａ）には、ローレベル（Ｌ）の信号が入力される。また、マイクロコンピューター２にも、ローレベル（Ｌ）の信号が入力される。また、マイクロコンピューター２は、ＡＮＤ回路７の他方の入力端子（Ｂ）に、ローレベル（Ｌ）の信号を出力する。従って、ＡＮＤ回路７からミュート回路５に（Ｙ）、ローレベル（Ｌ）の信号が供給される。また、マイクロコンピューター２は、ＤＡＣ４を、ＰＣＭモードに制御している。このため、ミュート回路５は、オフの状態であり、ＤＡＣ４は、通常出力状態である。

なお、ＰＣＭデータからＤＳＤデータへの切り替わり時における、第２実施形態に係るＡＶレシーバー１０１の動作は、第１実施形態に係るＡＶレシーバー１の動作と同様である（図４参照）。

以上説明したように、本実施形態では、検出回路６は、デジタル音声信号がゼロデータであることを検出し、検出信号を供給する。また、マイクロコンピューター２は、ＤＳＤデータからＰＣＭデータへの切り替わり時、検出信号が供給される場合に、制御信号を供給する。その後、マイクロコンピューター２は、ＤＡＣ４がＤＳＤデータをアナログ音声信号に変換するＤＳＤモードから、ＤＡＣ４がＰＣＭデータをアナログ音声信号に変換するＰＣＭモードに、ＤＡＣ４を切り替える。また、ＡＮＤ回路７は、検出回路６からの検出信号と、マイクロコンピューター２からの制御信号と、が供給される場合に、ミュート回路５を動作させる。このように、ＤＳＤデータからＰＣＭデータへの切り替わり時に、デジタル音声信号が、ＤＳＤデータのミュート信号から、ＰＣＭデータのゼロデータに変化したことを検出し、ＤＡＣ４をＤＳＤモードからＰＣＭモードに切り替えるため、ノイズが発生することを防止することができる。

このように、本実施形態によれば、従来のＡＶレシーバーに備えられているＤＡＣ４、ミュート回路５、マイクロコンピューター２の他に、検出回路６と、ＡＮＤ回路７と、を追加するのみの簡易な構成で、ＤＳＤデータからＰＣＭデータへの切り替わり時に、ノイズが発生することを防止することができる。

また、第１及び第２実施形態では、ＡＮＤ回路７は、検出回路６から供給される信号と、マイクロコンピューター２から供給される信号と、の論理積を演算する。このため、ハイレベルの信号である検出信号と、ハイレベルの信号である制御信号と、が供給された場合に、ＡＮＤ回路７は、ハイレベルの信号を供給する。ミュート回路５は、ＡＮＤ回路７からハイレベルの信号が供給されることにより、ＤＡＣ４からの出力をミュートする。このように、本実施形態によれば、ＡＮＤ回路７を用いた簡易な回路構成で、ＰＣＭデータとＤＳＤデータとの切り替わり時に、ノイズが発生することを防止することができる。

また、第１及び第２実施形態では、検出回路６を構成するｎｐｎ型のバイポーラトランジスタＱ１は、ベースに、デジタル音声信号が入力される。また、バイポーラトランジスタＱ１は、コレクタが、抵抗Ｒ１を介して、電源ＶＣＣに接続されている。また、バイポーラトランジスタＱ１は、エミッタが、接地電位に接続されている。また、検出回路６は、出力が、抵抗Ｒ１とバイポーラトランジスタＱ１のコレクタとの間である。

従って、デジタル音声信号がゼロデータである場合、バイポーラトランジスタＱ１は、ベースにローレベルの信号が入力されることにより、オフの状態となる。このため、検出回路６は、検出信号として、出力からハイレベルの信号を供給する。このように、本実施形態によれば、バイポーラトランジスタＱ１を用いた簡易な構成の検出回路６により、デジタル音声信号がゼロデータであることを検出することができる。

（第３実施形態）
図８は、本発明の実施形態に係るＡＶレシーバーの構成を示すブロック図である。図８に示すように、ＡＶレシーバー２０１は、マイクロコンピューター２、ＤＳＰ３、ＤＡＣ１４（音声処理装置）、を備える。第３実施形態に係るＡＶレシーバー２０１は、第１実施形態に係るＡＶレシーバー１と比べて、ＤＡＣ１４に、ミュート回路１７、検出回路１８、ＡＮＤ回路１９が組み込まれ、ワンチップ化されている点が主に異なる。

ＤＡＣ１４は、コントローラー１５、Ｄ／Ａ変換回路１６、ミュート回路１７、検出回路１８、ＡＮＤ回路１９、を備える。コントローラー１５（制御部）は、ＰＣＭデータからＤＳＤデータへの切り替わり時、第１実施形態における、マイクロコンピューター２と同様の処理を行う。Ｄ／Ａ変換回路１６（Ｄ／Ａコンバーター）は、ＤＡＣ４に相当する。ミュート回路１７（ミュート部）は、ミュート回路５に相当する。検出回路１８（検出部）は、検出回路６に相当する。ＡＮＤ回路１９（ミュート制御部、ＡＮＤ部）は、ＡＮＤ回路７に相当する。

ＡＶレシーバー２０１における、ＰＣＭデータからＤＳＤデータへの切り替わり時の処理は、上述した図４において示す処理と同様であり、マイクロコンピューター２と同様の処理を行うコントローラー１５、ミュート回路５に相当するミュート回路１７、検出回路６に相当する検出回路１８、ＡＮＤ回路７に相当するＡＮＤ回路１９によって行われるため、説明を省略する。

（第４実施形態）
図９は、本発明の実施形態に係るＡＶレシーバーの構成を示すブロック図である。図９に示すように、ＡＶレシーバー３０１は、マイクロコンピューター２、ＤＳＰ３、ＤＡＣ２４（音声処理装置）、を備える。第４実施形態に係るＡＶレシーバー３０１は、第２実施形態に係るＡＶレシーバー１０１と比べて、ＤＡＣ２４に、ミュート回路２７、検出回路２８、ＡＮＤ回路２９が組み込まれ、ワンチップ化されている点が主に異なる。

ＤＡＣ２４は、コントローラー２５、Ｄ／Ａ変換回路２６、ミュート回路２７、検出回路２８、ＡＮＤ回路２９、を備える。コントローラー２５（制御部）は、ＤＳＤデータからＰＣＭデータへの切り替わり時、ＰＣＭデータからＤＳＤデータへの切り替わり時、第２実施形態における、マイクロコンピューター２と同様の処理を行う。Ｄ／Ａ変換回路２６（Ｄ／Ａコンバーター）は、ＤＡＣ４に相当する。ミュート回路２７（ミュート部）は、ミュート回路５に相当する。検出回路２８（検出部）は、検出回路６に相当する。ＡＮＤ回路２９（ミュート制御部、ＡＮＤ部）は、ＡＮＤ回路７に相当する。

ＡＶレシーバー３０１における、ＤＳＤデータからＰＣＭデータへの切り替わり時の処理は、上述した図６において示す処理と同様であり、マイクロコンピューター２と同様の処理を行うコントローラー２５、ミュート回路５に相当するミュート回路２７、検出回路６に相当する検出回路２８、ＡＮＤ回路７に相当するＡＮＤ回路２９によって行われるため、説明を省略する。

また、ＡＶレシーバー３０１における、ＰＣＭデータからＤＳＤデータへの切り替わり時の処理は、上述した図４において示す処理と同様であり、マイクロコンピューター２と同様の処理を行うコントローラー２５、ミュート回路５に相当するミュート回路２７、検出回路６に相当する検出回路２８、ＡＮＤ回路７に相当するＡＮＤ回路２９によって行われるため、説明を省略する。

以上、本発明の実施形態について説明したが、本発明を適用可能な形態は、上述の実施形態には限られるものではなく、以下に例示するように、本発明の趣旨を逸脱しない範囲で適宜変更を加えることが可能である。

上述の実施形態においては、ミュート制御回路として、ＡＮＤ回路７を例示した。これに限らず、図７に示すように、ＡＮＤ回路７に替えて、スリーステートバッファ８を用いてもよい。なお、検出回路６からの信号がローレベル（Ｌ）であり、且つ、マイクロコンピューター２からの信号がローレベル（Ｌ）である場合、スリーステートバッファ８の出力（Ｙ）は、ハイインピーダンス（Ｈｉ−Ｚ）になるが、スリーステートバッファ８の出力（Ｙ）をプルダウンすれば、ローレベルに固定できる。また、図７では、第１実施形態に係るＡＶレシーバー１において、スリーステートバッファ８を用いた例を示しているが、第２実施形態に係るＡＶレシーバー１０１においても、同様に、スリーステートバッファ８を用いることが可能である。

上述の実施形態においては、検出回路６は、検出信号として、ハイレベルの信号を供給する。また、マイクロコンピューター２は、制御信号として、ハイレベルの信号を供給する。また、ミュート回路５は、ＡＮＤ回路７（スリーステートバッファ８）からハイレベルの信号が供給されることにより、ＤＡＣ４からの出力をミュートする。検出信号、制御信号、ミュート回路５がオンとなる論理は、これらに限られない。例えば、検出信号、制御信号は、ローレベルであってもよい。また、ミュート回路５は、ローレベルの信号が供給されることにより、ＤＡＣ４からの出力をミュートするようになっていてもよい。

上述の実施形態においては、音声処理装置として、ＡＶレシーバーを例示した。これに限らず、他の音声処理装置であってもよい。

上述の実施形態においては、第１デジタル音声信号として、ＰＣＭデータ、第２デジタル音声信号として、ＤＳＤデータを例示した。これに限らず、第１デジタル音声信号と第２デジタル音声信号とは、データ形式が異なっていればよい。

上述の実施形態における検出回路６、ＡＮＤ回路７等で行われる処理は、ソフトウェアで処理されるようになっていてもよい。

本発明は、デジタル音声信号に音声信号処理を行う音声処理装置に好適に採用され得る。

１、１０１ ＡＶレシーバー（音声処理装置）
２ マイクロコンピューター（制御部）
４ ＤＡＣ（Ｄ／Ａコンバーター）
５ ミュート回路（ミュート部）
６ 検出回路（検出部）
７ ＡＮＤ回路（ミュート制御部、ＡＮＤ部）
８ スリーステートバッファ（ミュート制御部）
２０１、３０１ ＡＶレシーバー
１４、２４ ＤＡＣ（音声処理装置）
１５、２５ コントローラー（制御部）
１６、２６ Ｄ／Ａ変換回路（Ｄ／Ａコンバーター）
１７、２７ ミュート回路（ミュート部）
１８、２８ 検出回路（検出部）
１９、２９ ＡＮＤ回路（ミュート制御部、ＡＮＤ部）
Ｑ１ バイポーラトランジスタ
Ｒ１〜Ｒ３ 抵抗

Claims (7)

1. 第１デジタル音声信号と、前記第１デジタル音声信号とデータ形式が異なる第２デジタル音声信号と、をアナログ音声信号に変換するＤ／Ａコンバーターと、
   前記Ｄ／Ａコンバーターからの出力をミュートするミュート部と、
   デジタル音声信号がゼロ信号であることを検出し、検出信号を供給する検出部と、
   前記第１デジタル音声信号から前記第２デジタル音声信号への切り替わり時、前記Ｄ／Ａコンバーターが前記第１デジタル音声信号を前記アナログ音声信号に変換する第１モードから、前記Ｄ／Ａコンバーターが前記第２デジタル音声信号を前記アナログ音声信号に変換する第２モードに、前記Ｄ／Ａコンバーターを切り替える前に、制御信号を供給する制御部と、
   前記検出部からの前記検出信号と、前記制御部からの前記制御信号と、が供給される場合に、前記ミュート部を動作させるミュート制御部と、
   を備えることを特徴とする音声処理装置。
2. 第１デジタル音声信号と、前記第１デジタル音声信号とデータ形式が異なる第２デジタル音声信号と、をアナログ音声信号に変換するＤ／Ａコンバーターと、
   前記Ｄ／Ａコンバーターからの出力をミュートするミュート部と、
   デジタル音声信号がゼロ信号であることを検出し、検出信号を供給する検出部と、
   前記第２デジタル音声信号から前記第１デジタル音声信号への切り替わり時、前記検出信号が供給される場合に、制御信号を供給した後、前記Ｄ／Ａコンバーターが前記第２デジタル音声信号を前記アナログ音声信号に変換する第２モードから、前記Ｄ／Ａコンバーターが前記第１デジタル音声信号を前記アナログ音声信号に変換する第１モードに、前記Ｄ／Ａコンバーターを切り替える制御部と、
   前記検出部からの前記検出信号と、前記制御部からの前記制御信号と、が供給される場合に、前記ミュート部を動作させるミュート制御部と、
   を備えることを特徴とする音声処理装置。
3. 前記検出部は、前記検出信号として、ハイレベルの信号を供給し、
   前記制御部は、前記制御信号として、ハイレベルの信号を供給し、
   前記ミュート制御部は、前記検出部から供給される信号と、前記制御部から供給される信号と、の論理積を演算するＡＮＤ部であり、
   前記ミュート部は、前記ミュート制御部からハイレベルの信号が供給されることにより、前記Ｄ／Ａコンバーターからの出力をミュートすることを特徴とする請求項１又は２に記載の音声処理装置。
4. 前記検出部は、前記検出信号として、ハイレベルの信号を供給し、
   前記制御部は、前記制御信号として、ハイレベルの信号を供給し、
   前記ミュート制御部は、前記検出部から供給される信号と、前記制御部から供給される信号と、が入力されるスリーステートバッファであり、
   前記ミュート部は、前記ミュート制御部からハイレベルの信号が供給されることにより、前記Ｄ／Ａコンバーターからの出力をミュートすることを特徴とする請求項１又は２に記載の音声処理装置。
5. 前記検出部は、
   ベースに、前記デジタル音声信号が入力され、コレクタが、抵抗を介して、電源に接続され、エミッタが、接地電位に接続された、ｎｐｎ型のバイポーラトランジスタを有し、
   出力が、前記抵抗と前記バイポーラトランジスタのコレクタとの間であることを特徴とする請求項１〜４のいずれか１項に記載の音声処理装置。
6. 前記制御部は、前記制御信号を供給した後、前記Ｄ／Ａコンバーターを、前記第１モードから前記第２モードに切り替えることを特徴とする請求項１に記載の音声処理装置。
7. 前記第１デジタル音声信号は、ＰＣＭデータであり、
   前記第２デジタル音声信号は、ＤＳＤデータであることを特徴とする請求項１〜６のいずれか１項に記載の音声処理装置。

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