JP2008187315A - Δς変調器、その制御方法、ならびにそれら用いたデジタルオーディオ処理回路ならびに電子機器 - Google Patents

Abstract

【課題】オーバーフローによりノイズが発生する。
【解決手段】ΔΣ変調器は、積分器Ｉ１〜Ｉ５と、加算器Ａ１〜Ａ５等を含む。レジスタＲ１〜Ｒ５は、積分器Ｉ１〜Ｉ５ごとに設けられ、それぞれのデータを保持する。レジスタリセット部４４は、当該ΔΣ変調器内においてオーバーフローが発生すると、積分器Ｉ１〜Ｉ５ごとに設けられたレジスタＲ１〜Ｒ５をすべて初期化する。レジスタリセット部４４は、加算器Ａ１〜Ａ５ごとに、加算対象の入力データおよび出力データのサインビットを監視する。
【選択図】図３

Description

本発明は、オーディオ信号処理に関し、特にΔΣ変調器に関する。

近年の半導体集積技術の発展に伴い、シリコンオーディオプレイヤやＣＤ（Compact Disc）プレイヤ、携帯電話端末などのオーディオ再生機能を有する電子機器において、高速なデジタル信号処理を利用した１ビットデジタルアナログ変換が利用される。１ビットデジタルアナログ変換は、まずオーディオ信号を、デジタルフィルタを利用してオーバーサンプリングし、不要な帯域を除去する。続いて、フィルタリングされたオーディオ信号を、ΔΣ変調器などを用いてパルス変調された１ビットのパルス信号に変換する。続いて、このパルス信号をＤ級アンプを利用して増幅し、アナログフィルタによって高周波成分を除去する。その結果得られるアナログフィルタの出力信号は、再生すべきオーディオ信号となる。

特開昭６３−１６０４０６号公報

ΔΣ変調器は、いくつかの積分器と、いくつかの加算器を含んで構成される。ΔΣ変調器をデジタル回路で構成する場合、データ同士の加算の結果、オーバーフローが発生する場合がある。オーディオ用のデジタルアナログ変換に使用されるΔΣ変調器において、オーバーフローが発生すると、オーバーフローした意味をなさないデータが、ループを伝搬するため、聴感上のノイズが発生するという問題がある。

本発明はこうした課題に鑑みてなされたものであり、その包括的な目的は、オーバーフローに起因するノイズを抑制したΔΣ変調器の提供である。

本発明のある態様のΔΣ変調器は、次数に応じた少なくともひとつの積分器と、少なくともひとつの加算器を含む。ΔΣ変調器は、少なくともひとつの積分器ごとに設けられ、それぞれのデータを保持するレジスタと、当該ΔΣ変調器内においてオーバーフローが発生すると、少なくともひとつの積分器ごとに設けられたレジスタをすべて初期化するレジスタリセット部と、を備える。

この態様によると、オーバーフローが発生すると、積分器内のすべてのレジスタがリセットされるため、後段の処理にオーバーフローしたデータが伝搬するのを防止することができる。したがって、オーディオ信号のアナログ／デジタル変換回路に利用した場合、オーバーフローによるノイズが長時間出力されるのを抑制できる。

レジスタリセット部は、加算器ごとに、加算対象の入力データおよび出力データのサインビットを監視し、少なくともひとつの加算器にオーバーフローが発生すると、積分器ごとに設けられたレジスタをすべて初期化してもよい。

本発明のさらに別の態様は、複数の積分器と複数の加算器を含むΔΣ変調器の制御方法である。この方法は、ΔΣ変調器内においてオーバーフローが発生したことを検出するステップと、オーバーフローの発生を検出すると、少なくともひとつの積分器ごとに設けられたレジスタをすべて初期化するステップと、を含む。

本発明の別の態様は、デジタルオーディオ処理回路である。このデジタルオーディオ処理回路は、入力オーディオ信号をオーバーサンプリングするデジタルフィルタと、デジタルフィルタの出力信号をΔΣ変調してパルス信号に変換する上述のΔΣ変調器と、を備える。
デジタルオーディオ処理回路は、一つの半導体基板上に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのＩＣとして集積化することにより、その面積を削減することができる。

本発明のさらに別の態様は、電子機器である。この電子機器は、デジタルのオーディオ信号を生成する信号生成部と、オーディオ信号を入力として受ける上述のデジタルオーディオ処理回路と、デジタルオーディオ処理回路のΔΣ変調器からのパルス信号を増幅するＤ級アンプと、Ｄ級アンプの出力信号をフィルタリングするフィルタと、フィルタの後段に設けられた音声出力部と、を備える。

この態様によると、音声出力部からオーバーフローに起因するノイズが発生するのを抑制できる。

なお、以上の構成要素の任意の組合せ、本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。

本発明に係るデジタルフィルタによれば、消費電力を低減できる。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

まず、図１を参照し、本実施の形態に係るΔΣ変調器４０を利用したデジタルオーディオ処理回路１００および電子機器２００の全体構成について説明する。図１は、本発明の実施の形態に係るΔΣ変調器４０を搭載した電子機器２００の構成を示すブロック図である。電子機器２００は、たとえば携帯電話端末、シリコンオーディオプレイヤ、ＣＤプレイヤなどのスピーカやヘッドホン、イヤホンなどから音声を出力可能な機器である。電子機器２００は、デジタルオーディオ処理回路１００、ローパスフィルタ１１０、音声出力部１２０、オーディオ信号生成部１３０を備える。

音声出力部１２０は、スピーカ、ヘッドホンあるいはイヤホンなど、電気信号を音響波に変換するデバイスであり、電子機器２００に内蔵され、もしくは外付けされる。

オーディオ信号生成部１３０は、デジタルのオーディオ信号Ｓ１を生成する。オーディオ信号Ｓ１は、通話相手の発話した声、着信音、あるいは図示しないメモリ等にエンコードして記録されたオーディオ信号をデコードしたＰＣＭ（Pulse Code Modulation）形式の信号である。

オーディオ信号生成部１３０とデジタルオーディオ処理回路１００は、信号線１３２を介して接続される。たとえば信号線１３２はＩ２Ｓ規格のバスであり、オーディオ信号Ｓ１は、シリアルデータとしてデジタルオーディオ処理回路１００に伝送される。なお、Ｉ２Ｓはあくまで一例であり、その他のシリアルバス、あるいはパラレルバスであってもよく、本発明は特定のバスを使用した状況に限定されるものではない。

デジタルオーディオ処理回路１００は、オーディオ信号Ｓ１を受け、パルス変調された１ビットのパルス信号に変換して増幅し、後段のローパスフィルタ１１０へと出力する。ローパスフィルタ１１０は、デジタルオーディオ処理回路１００の出力パルス信号Ｓ２の高周波成分を除去し、アナログのオーディオ信号Ｓ３に変換する。音声出力部１２０は、ローパスフィルタ１１０の出力信号Ｓ３によって駆動される。

デジタルオーディオ処理回路１００について説明する。デジタルオーディオ処理回路１００は、入力端子１０２、出力端子１０４を備える。入力端子１０２には、オーディオ信号生成部１３０からのオーディオ信号Ｓ１が入力され、出力端子１０４はローパスフィルタ１１０と接続される。

デジタルオーディオ処理回路１００は、入力インタフェース部１０、デジタル補間フィルタ（以下、単に補間フィルタという）２０、ΔΣ変調器４０、Ｄ級アンプ５０を含み、ひとつの半導体基板上に一体集積化されている。
入力インタフェース部１０は、信号線１３２を介して入力されたオーディオ信号Ｓ１を受け、これをシリアルパラレル変換してオーディオ信号Ｓ４を生成する。オーディオ信号Ｓ４は、後段の補間フィルタ２０に入力される。

補間フィルタ２０は、サンプリング周波数ｆｓのオーディオ信号Ｓ４を８倍にオーバーサンプリングして補間するＦＩＲフィルタである。フィルタリングされたオーディオ信号Ｓ５は、後段のΔΣ変調器４０に入力される。ΔΣ変調器４０は、パルス変調されたパルス信号Ｓ６として出力する。パルス信号Ｓ６に含まれるパルス列の粗密、もしくは各パルスの幅（デューティ比）が、再生すべきオーディオ信号の振幅に対応する。

Ｄ級アンプ５０は、ΔΣ変調器４０から出力されるパルス変調されたパルス信号Ｓ６を増幅する。このＤ級アンプ５０は、ＣＭＯＳ(Complementary Metal Oxide Semiconductor)インバータ型のスイッチングアンプである。Ｄ級アンプ５０により増幅された１ビットのオーディオ信号Ｓ２は、出力端子１０４を介して出力される。

図２は、実施の形態に係る図１のΔΣ変調器４０の構成を示す回路図である。
ΔΣ変調器４０は、ｎ＝５次のΔΣ変調器であり、複数の加算器Ａ１１〜Ａ１７、複数ｎ個の積分器Ｉ１〜Ｉ５、複数の乗算器Ｍ１〜Ｍ１２、量子化器４２、レジスタリセット部４４、出力レジスタＲ０を含む。

乗算器Ｍ１は、入力データＸに係数ｂ１を乗算する。乗算器Ｍ２〜Ｍ１２は、積分器Ｉ１〜Ｉ５いずれかの出力データに、所定の係数ｂ２〜ｂ１２を乗算する。加算器Ａ１１は、ΔΣ変調器４０の出力データＹを加算する。加算器Ａ１２〜Ａ１７は、乗算器Ｍ２〜Ｍ１２のいずれかの出力データ同士を加算する。量子化器４２は、加算器Ａ１７の出力を所定のしきい値と比較し、比較結果に応じた出力データＹを出力する。なお、本発明において、ΔΣ変調器４０のトポロジーは、図２のそれに限定されるものではなく、次数に応じて適宜変更可能である。なお、次数は２次〜７次程度に設定されるのが一般的である。出力レジスタＲ０は、量子化器４２の出力をラッチし、所定のタイミングで出力データＹを出力する。

レジスタリセット部４４は、ΔΣ変調器４０内に発生するオーバーフローを検出する。レジスタリセット部４４は、オーバーフローが発生すると、ΔΣ変調器４０内の積分器Ｉ１〜Ｉ５に設けられたレジスタ（不図示）をすべて初期化する。

図３は、実施の形態に係るレジスタリセット部４４および積分器Ｉ１〜Ｉ５の構成を示す回路図である。
積分器Ｉ１〜Ｉ５は、それぞれ加算器とレジスタを含んで構成される。すべての積分器Ｉ１〜Ｉ５の構成は同一であるため、積分器Ｉ１の構成を説明する。積分器Ｉ１は、加算器Ｉ１とレジスタＲ１を含む。レジスタＲ１には、加算器Ａ１の出力Ｄ３が入力される。レジスタＲ１は遅延回路として機能し、加算器Ａ１の出力Ｄ３を、１サンプリング分遅延させ帰還する。加算器Ａ１は、遅延されたレジスタＲ１の出力Ｄ２と、データＤ１を加算する。積分器Ｉ１は、順次入力されるデータＤ１を累積加算する。

レジスタリセット部４４は、複数のオーバーフロー検出部ＯＦ１１〜ＯＦ１７、ＯＦ１〜ＯＦ５と、リセット信号生成部４６を含む。これらのオーバーフロー検出部は、対応する加算器の入力データのサインビットと、出力データのサインビットを監視して、各加算器のオーバーフローの発生を検出する。

たとえば、オーバーフロー検出部ＯＦ１は、加算器Ａ１の入力データＩＮ１、ＩＮ２と、出力データＯＵＴのサインビットを監視する。入力データＩＮ１、ＩＮ２、出力データＯＵＴはそれぞれ、データＤ１、Ｄ２、Ｄ３に相当する。

オーバーフローの検出は、以下の論理値にしたがって行うことができる。データが正のとき、そのサインビットが０、負のときサインビットが１とする。通常、サインビットは各データＩＮ１、ＩＮ２、ＯＵＴの最上位ビット（ＭＳＢ）である。

入力データＩＮ１とＩＮ２のサインビットがいずれも０（正）であり、出力データＯＵＴのサインビットが１（負）であればオーバーフローである。また、入力データＩＮ１とＩＮ２のサインビットがいずれも１（負）であり、出力データＯＵＴのサインビットが０（正）の場合もオーバーフローである。その他の場合は、オーバーフローなしと判断する。オーバーフローの判定は、データＩＮ１、ＩＮ２、ＯＵＴそれぞれのサインビットＳ１〜Ｓ３に対して適切な論理演算を行うことにより可能である。

加算器ごとに設けられたオーバーフロー検出部ＯＦの出力データ（以下、オーバーフロー検出データＺという）は、オーバーフロー発生時に１となり、オーバーフローなしの場合に０であるとする。リセット信号生成部４６には、すべてのオーバーフロー検出部ＯＦからのオーバーフロー検出データＺを受ける。リセット信号生成部４６は、オーバーフロー検出データＺ１〜Ｚ５、Ｚ１１〜Ｚ１７を受け、少なくともひとつが１であるとき、すべてのレジスタＲ１〜Ｒ５をリセットする。リセットは、各レジスタＲ１〜Ｒ５に対して値０のロードであってもよい。

たとえばこの処理は、オーバーフロー検出データＺ１〜Ｚ５、Ｚ１１〜Ｚ１７のＯＲ（論理和）を演算することで実現できる。リセット信号生成部４６からレジスタＲ１〜Ｒ５には、各レジスタをリセットするためのリセット信号ＲＳＴ１〜ＲＳＴ５が出力される。リセット動作は、同時に実行するため、リセット信号ＲＳＴ１〜ＲＳＴ５は同一の論理値をとってもよい。さらに好ましくは、リセット信号生成部４６は、オーバーフローの発生を検出すると、レジスタＲ０もリセットする。

以上、本実施の形態に係るΔΣ変調器４０について説明した。
本実施の形態に係るΔΣ変調器４０では、回路内でオーバーフローが発生すると、積分器に設けられるすべてのレジスタをリセットする。その結果、オーバーフローにより意味を有さないデータが回路内を伝搬し、最終的に出力データＹとして後段のＤ級アンプ５０および音声出力部１２０に出力され、聴感上のノイズが発生するのを抑制できる。

もし、オーバーフローが発生したときに、一部のレジスタをリセットする場合、その直後に再度オーバーフローが発生する場合が想定されるため、ノイズの発生が長時間持続してしまう。これに対して、本実施の形態のように、すべての積分器のレジスタをリセットすることにより、ノイズの発生を極力短い時間に短縮することができる。

また、オーバーフローが発生しないように回路を設計する場合、ビット数を増やす必要があるため、回路面積、消費電力が増加してしまう。これに対して、本実施の形態に係るΔΣ変調器４０では、オーバーフローによるノイズが抑制できるため、信号のビット数を減らすことができ、回路面積、消費電力の観点から、従来技術に比べて有利である。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

実施の形態では、積分器Ｉ１、Ｉ２、Ｉ４内に設けられた加算器Ａ１、Ａ２、Ａ４が、その前段に設けられた加算器Ａ１１、Ａ１２、Ａ１３と別回路であるとして説明した。この変形例として、加算器Ａ１とＡ１１を３入力加算器として１つで構成してもよい。同様に、加算器Ａ２とＡ１２、加算器Ａ４とＡ１３を、それぞれ一つの３入力加算器として構成してもよい。この場合、オーバーフローの検出は、加算器の３つの入力データのサインビットと出力データのサインビットを監視すればよい。具体的には、加算器の３つの入力データＩＮ１〜ＩＮ３のサインビットがすべて１であり、出力データのサインビットが０であればオーバーフローである。また、加算器の３つの入力データＩＮ１〜ＩＮ３のサインビットがすべて０であり、出力データのサインビットが１であればオーバーフローである。

実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。

本発明の実施の形態に係るΔΣ変調器を搭載した電子機器の構成を示すブロック図である。 実施の形態に係る図１のΔΣ変調器の構成を示す回路図である。 実施の形態に係るレジスタリセット部および積分器の構成を示す回路図である。

符号の説明

１０ 入力インタフェース部、 ２０ 補間フィルタ、 ４０ ΔΣ変調器、 ４２ 量子化器、 ４４ レジスタリセット部、 ４６ リセット信号生成部、 ５０ Ｄ級アンプ、 １００ デジタルオーディオ処理回路、 １０２ 入力端子、 １０４ 出力端子、 １１０ ローパスフィルタ、 １２０ 音声出力部、 １３０ オーディオ信号生成部、 ２００ 電子機器。

Claims (5)

1. 少なくともひとつの積分器と、少なくともひとつの加算器を含むΔΣ変調器であって、
   前記少なくともひとつの積分器ごとに設けられ、それぞれのデータを保持するレジスタと、
   当該ΔΣ変調器内においてオーバーフローが発生すると、少なくともひとつの積分器ごとに設けられたレジスタをすべて初期化するレジスタリセット部と、
   を備えることを特徴とするΔΣ変調器。
2. 前記レジスタリセット部は、
   加算器ごとに、加算対象の入力データおよび出力データのサインビットを監視し、少なくともひとつの加算器にオーバーフローが発生すると、前記積分器ごとに設けられた前記レジスタをすべて初期化することを特徴とする請求項１に記載のΔΣ変調器。
3. 入力オーディオ信号をオーバーサンプリングするデジタルフィルタと、
   前記デジタルフィルタの出力信号をΔΣ変調してパルス信号に変換する請求項１または２に記載のΔΣ変調器と、
   を備えることを特徴とするデジタルオーディオ処理回路。
4. デジタルのオーディオ信号を生成する信号生成部と、
   前記オーディオ信号を入力として受ける請求項３に記載のデジタルオーディオ処理回路と、
   前記デジタルオーディオ処理回路の前記ΔΣ変調器からのパルス信号を増幅するＤ級アンプと、
   前記Ｄ級アンプの出力信号をフィルタリングするフィルタと、
   前記フィルタの後段に設けられた音声出力部と、
   を備えることを特徴とする電子機器。
5. 少なくともひとつの積分器と、少なくともひとつの加算器を含むΔΣ変調器の制御方法であって、
   ΔΣ変調器内においてオーバーフローが発生したことを検出するステップと、
   オーバーフローの発生を検出すると、少なくともひとつの積分器ごとに設けられたレジスタをすべて初期化するステップと、
   を含むことを特徴とする方法。

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